KR100945814B1 - 데이터 출력 회로 - Google Patents

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Abstract

본 발명에 따른 데이터 출력 회로는 입력 데이터를 인가받아 풀업 신호 및 풀다운 신호를 생성하는 프리 드라이빙부; 상기 풀업 신호에 응답하여 제 1 노드를 풀업 구동하며, 상기 제 1 노드의 레벨이 천이하는 시점에 추가적인 풀업 구동력을 제공하도록 구성된 풀업 드라이빙부; 상기 풀다운 신호에 응답하여 제 2 노드를 풀다운 구동시키며, 상기 제 2 노드의 레벨이 천이하는 시점에 추가적인 풀다운 구동력을 제공하도록 구성된 풀다운 드라이빙부; 및 상기 제 1 및 제 2 노드와 연결되어 출력 데이터를 출력하는 패드; 를 포함한다.
Figure R1020080078394
데이터 출력 회로, 유효 데이터

Description

데이터 출력 회로{Data Output Circuit}
본 발명은 반도체 메모리 장치의 설계에 관한 것으로, 더 상세하게는 반도체 메모리 장치의 데이터 출력 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 데이터 출력 회로를 구비하여 입력 데이터를 외부로 출력한다. 상기 데이터 출력 회로는 입력 데이터를 증폭시켜 반도체 메모리 장치 외부로 출력하는데, 반도체 메모리 장치가 고집적화, 저전력화됨과 동시에 고속동작을 요하기 때문에 안정적인 버퍼링(Buffering) 동작이 필수적으로 요구된다.
한편, 반도체 메모리 장치가 소모하는 전류를 감소시키기 위해서, 데이터 출력 회로의 데이터 증폭 강도(Amplication Strength)가 풀 사이즈(Full Size)에서 하프 사이즈(Half Size) 또는 쿼터 사이즈(Quarter Size)로 줄고 있다. 이로 인해, 데이터 출력 회로가 출력하는 데이터의 유효 범위(Data Valid Window)가 점점 줄어들고 있다.
도 1은 종래기술에 따른 데이터 출력 회로의 구성을 보여주는 회로도이다.
종래기술에 따른 데이터 출력 회로는 프리 드라이빙부(10), 풀업 드라이 버(20), 풀다운 드라이버(30) 및 패드(40)로 구성된다. 상기 프리 드라이빙부(10)는 풀업 신호(up_in)를 생성하는 제 1 프리 드라이버(11) 및 풀다운 신호(down_in)를 생성하는 제 2 프리 드라이버(12)로 구성된다. 상기 제 1 및 제 2 프리 드라이버(11, 12)는 입력 데이터(Din)를 인가받고, 이를 증폭시켜 상기 풀업 신호(up_in) 및 풀다운 신호(down_in)를 생성하여 상기 풀업 드라이버(20) 및 풀다운 드라이버(30)에 인가하는 역할을 한다.
상기 풀업 드라이버(20)는 제 1 프리 드라이버(11)의 풀업 신호(up_in)에 응답하여 제 1 노드(A)를 풀업 구동하고, 상기 풀다운 드라이버(30)는 제 2 프리 드라이버(12)의 풀다운 신호(down_in)에 응답하여 제 2 노드(B)를 풀다운 구동한다. 상기 풀업 드라이버(20)는 외부전압(VDDQ)을 인가 받는 세 개의 피모스 트랜지스터(P1, P2, P3)로 구성되어 상기 제 1 노드(A)를 풀업 구동한다. 상기 풀다운 드라이버는 접지전압 단(VSSQ)과 연결되는 세 개의 엔모스 트랜지스터(N1, N2, N3)로 구성되어 상기 제 2 노드(B)를 풀다운 구동한다.
상기 패드(40)는 상기 제 1 및 제 2 노드의 출력(up_out, down_out)을 입력 받아 출력 데이터(Dout)를 외부로 출력한다.
그러나 상기 풀업 드라이버(20)를 구성하는 피모스 트랜지스터들(P1, P2, P3) 및 상기 풀다운 드라이버(30)를 구성하는 엔모스 트랜지스터(N1, N2, N3)들은 각각 풀업 신호(up_in)와 풀다운 신호(down_in)에 응답하여 제 1 또는 제 2 노드(A, B)를 풀업 또는 풀다운 구동하다가, 일정한 시간이 지나면 그 증폭 구동력이 상당히 떨어지게 된다. 즉, 각 트랜지스터의 게이트 단과 소스 단간의 전압(Vgs)이 작아지면서 구동력이 감소하게 된다. 이는 곧 유효 데이터의 범위(Data Valid Window)가 줄어드는 문제로 직결된다. 유효 데이터의 범위를 증가 시키기 위해 상기 풀업 드라이버와 풀다운 드라이버를 구성하는 트랜지스터의 개수를 늘리는 방법을 생각할 수 있으나, 이는 출력 데이터의 상한과 하한의 범위를 초과시켜 또 다른 불량을 유발할 수 있는 문제점이 있다.
상기 유효 데이터 범위가 줄어드는 것은 모든 어플리케이션(Application)에서 불량을 발생하는 등의 문제가 된다. 따라서, 안정적인 유효 데이터 범위를 갖는 데이터 출력 회로의 특성을 확보하는 것이 중요한 과제가 되었다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 유효 데이터 범위를 증가시킬 수 있는 데이터 출력 회로를 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 데이터 출력 회로는 입력 데이터를 인가받아 풀업 신호 및 풀다운 신호를 생성하는 프리 드라이빙부; 상기 풀업 신호에 응답하여 제 1 노드를 풀업 구동하며, 상기 제 1 노드의 레벨이 천이하는 시점에 추가적인 풀업 구동력을 제공하도록 구성된 풀업 드라이빙부; 상기 풀다운 신호에 응답하여 제 2 노드를 풀다운 구동시키며, 상기 제 2 노드의 레벨이 천이하는 시점에 추가적인 풀다운 구동력을 제공하도록 구성된 풀다운 드라이빙부; 및 상기 제 1 및 제 2 노드와 연결되어 출력 데이터를 출력하는 패드; 를 포함한다.
또한 본 발명의 실시예에 따른 데이터 출력 회로는 입력 데이터를 인가받아 풀업 신호 및 풀다운 신호를 생성하는 프리 드라이빙부; 상기 풀업 신호에 응답하여 턴온 여부가 결정되어 제 1 노드의 레벨이 반전된 신호를 생성하는 제 1 스위칭부; 상기 풀업 신호에 응답하여 상기 제 1 노드를 풀업 구동하고, 상기 제 1 스위칭부의 출력에 응답하여 상기 제 1 노드를 추가적으로 풀업 구동하는 풀업 드라이빙부; 상기 풀다운 신호에 응답하여 턴온 여부가 결정되어 제 2 노드의 레벨이 반전된 신호를 생성하는 제 2 스위칭부; 상기 풀다운 신호에 응답하여 상기 제 2 노드를 풀다운 구동하고, 상기 제 2 스위칭부의 출력에 응답하여 상기 제 2 노드를 추가적으로 풀다운 구동하는 풀다운 드라이빙부; 및 상기 제 1 및 제 2 노드와 연결되고, 출력 데이터를 출력하는 패드; 를 포함한다.
본 발명에 의하면, 데이터 출력 회로의 성능을 개선을 통해, 데이터 출력 회로로부터 출력되는 유효 데이터 범위를 증가시켜 안정적인 동작을 보장할 수 있다.
도 2는 본 발명의 실시예에 따른 데이터 출력 회로의 구성을 보여주는 블록도이다.
본 발명의 실시예에 따른 데이터 출력 회로는 프리 드라이빙부(10), 풀업 드라이빙부(200), 풀다운 드라이빙부(300) 및 패드(40)를 포함한다.
상기 프리 드라이빙부(10)는 입력 데이터(Din)를 인가받아 풀업 신호(up_in) 및 풀다운 신호(down_in)를 생성한다. 상기 프리 드라이빙부(10)는 상기 입력 데이터(Din)에 응답하여 상기 풀업 신호(up_in)를 생성하는 제 1 프리 드라이버(11) 및 상기 입력 데이터(Din)에 응답하여 상기 풀다운 신호(down_in)를 생성하는 제 2 프리 드라이버(12)로 구성된다. 상기 제 1 및 제 2 프리 드라이버(11, 12)는 종래기술과 동일하게 구현할 수 있으며, 일반적으로 입력 데이터(Din)를 증폭시키는 회로(Buffer)로 구성될 수 있다.
상기 풀업 드라이빙부(200)는 상기 풀업 신호(up_in)에 응답하여 제 1 노드(A)의 레벨을 풀업 구동하고, 상기 제 1 노드(A)의 레벨이 천이(Transition)하는 시점에서 추가적으로 풀업 구동력을 제공하도록 구성된다. 즉, 상기 풀업 드라이빙 부(200)는 상기 풀업 신호(up_in)에 응답하여 상기 제 1 노드(A)를 풀업 구동하는 제 1 메인 드라이버(210) 및 상기 제 1 노드(A)의 레벨이 천이하는 시점에 추가적으로 상기 제 1 노드(A)를 풀업 구동하는 제 1 보조 드라이버(220)로 구성된다.
상기 풀다운 드라이빙부(300)는 상기 풀다운 신호(down_in)에 응답하여 제 2 노드(B)의 레벨을 풀다운 구동하고, 상기 제 2 노드(B)의 레벨이 천이하는 시점에서 추가적으로 풀다운 구동력을 제공하도록 구성된다. 즉, 상기 풀다운 드라이빙부(300)는 상기 풀다운 신호(down_in)에 응답하여 상기 제 2 노드(B)를 풀다운 구동하는 제 2 메인 드라이버(310) 및 상기 제 2 노드(B)의 레벨이 천이하는 시점에 추가적으로 상기 제 2 노드(B)를 풀다운 구동하는 제 2 보조 드라이버(320)로 구성된다.
상기 패드(40)는 상기 제 1 및 제 2 노드(A, B)와 연결되어 상기 제 1 및 제 2 노드(A, B)로부터 각각 출력 신호(up_out, down_out)를 인가 받는다. 상기 패드(40)는 상기 출력 신호를 버퍼링하여 출력 데이터(Dout)를 외부로 출력한다. 상기 패드(40)는 종래기술과 동일하게 구현 될 수 있다.
도 3은 도 2의 풀업 드라이빙부(200) 및 풀다운 드라이빙부(300)의 상세한 구성을 보여주는 회로도이다. 도 3을 참조하여 본 발명의 실시예에 따른 데이터 출력 회로의 상세한 구성을 살펴보면 다음과 같다.
상기 제 1 메인 드라이버(210)는 게이트로 상기 풀업 신호(up_in)를 인가 받고, 소스 단으로 외부전압(VDDQ)을 인가 받으며 드레인 단이 상기 제 1 노드(A)와 연결되는 복수개의 피모스 트랜지스터(P1, P2, P3)로 구성된다. 본 발명의 실시예 에서는 예를 들어, 상기 제 1 메인 드라이버(210)가 세 개의 피모스 트랜지스터(P1, P2, P3)로 구성됨을 도시하였으나, 이에 한정하는 것은 아니다.
상기 제 1 보조 드라이버(220)는 상기 제 1 노드(A)의 레벨이 천이하는 시점에 추가적으로 상기 제 1 노드(A)를 풀업 구동하도록, 제 1 스위칭부(221) 및 제 1 드라이버(222)로 구성된다. 상기 제 1 스위칭부(221)는 상기 풀업 신호(up_in)에 응답하여 턴온 여부가 결정되고, 상기 제 1 노드(A)의 레벨이 반전된 신호를 제 1 보조 구동신호(subup_in)로 생성한다. 상기 제 1 드라이버(222)는 상기 제 1 보조 구동신호(subup_in)에 응답하여 상기 제 1 노드(A)를 풀업 구동한다.
상기 제 1 스위칭부(221)는 상기 풀업 신호에 의해 턴온 여부가 결정되고, 상기 제 1 노드(A)의 레벨이 반전된 신호를 상기 제 1 보조 구동신호(subup_in)로 생성하는 제 1 트리 스테이트 인버터(Tri-state Inverter)로 구성될 수 있다. 상기 제 1 트리 스테이트 인버터는 두 개의 피모스 트랜지스터(Pi1, Pi2)와 두 개의 엔모스 트랜지스터(Ni1, Ni2)로 구성된다.
상기 제 1 드라이버(222)는 상기 제 1 보조 구동신호(subup_in)를 게이트로 인가 받고, 소스 단으로 외부전압(VDDQ)을 인가 받으며, 드레인 단이 상기 제 1 노드(A)와 연결되는 피모스 트랜지스터(Pd)로 구성될 수 있다.
상기 제 2 메인 드라이버(310)는 게이트로 상기 풀다운 신호(down_in)를 인가 받고, 소스 단이 접지전압 단(VSSQ)과 연결되며 드레인 단이 상기 제 2 노드(B)와 연결되는 복수개의 엔모스 트랜지스터(N1, N2, N3)로 구성된다. 본 발명의 실시예에서는 예를 들어, 상기 제 2 메인 드라이버(310)가 세 개의 엔모스 트랜지스 터(N1, N2, N3)로 구성됨을 도시하였으나, 이에 한정하는 것은 아니다.
상기 제 2 보조 드라이버(320)는 상기 제 2 노드(B)의 레벨이 천이하는 시점에 추가적으로 상기 제 2 노드(B)를 풀다운 구동하도록, 제 2 스위칭부(321) 및 제 2 드라이버(322)로 구성된다. 상기 제 2 스위칭부(321)는 상기 풀다운 신호(down_in)에 응답하여 턴온 여부가 결정되고, 상기 제 2 노드(B)의 레벨이 반전된 신호를 제 2 보조 구동신호(subdown_in)로 생성한다. 상기 제 2 드라이버(322)는 상기 제 2 보조 구동신호(subdown_in)에 응답하여 상기 제 2 노드(B)를 풀다운 구동한다.
상기 제 2 스위칭부(321)는 상기 풀다운 신호(down_in)에 의해 턴온 여부가 결정되고, 상기 제 2 노드(B)의 레벨이 반전된 신호를 상기 제 2 보조 구동신호(subdown_in)로 생성하는 제 2 트리 스테이트 인버터로 구성될 수 있다. 상기 제 2 트리 스테이트 인버터는 상기 제 1 트리 스테이트 인버터와 마찬가지로 두 개의 피모스 트랜지스터(Pi3, Pi4)와 두 개의 엔모스 트랜지스터(Ni3, Ni4)로 구성될 수 있다.
상기 제 2 드라이버(322)는 상기 제 2 보조 구동신호(subdown_in)를 게이트로 인가 받고, 소스 단이 접지전압 단(VSSQ)과 연결되며, 드레인 단이 상기 제 2 노드(B)와 연결되는 엔모스 트랜지스터(Nd)로 구성될 수 있다.
상기 제 1 및 제 2 프리 드라이버(11, 12)와 상기 패드(40)는 종래기술과 동일하므로 상세한 구성의 설명은 생략하기로 한다.
도 2 및 도 3을 참조하여 본 발명의 실시예에 따른 데이터 출력 회로의 동작 에 대해 살펴보면 다음과 같다.
먼저 입력 데이터(Din)가 하이 레벨일 때, 상기 제 1 및 제 2 프리 드라이버(11, 12)는 상기 입력 데이터(Din)를 증폭 시켜 하이 레벨의 풀업 신호(up_in)와 풀다운 신호(down_in)를 생성한다. 따라서, 상기 제 1 메인 드라이버(210)를 구성하는 피모스 트랜지스터(P1, P2, P3)들은 턴온프되고, 상기 제 2 메인 드라이버(310)를 구성하는 엔모스 트랜지스터(N1, N2, N3)들은 턴온된다. 상기 턴온된 엔모스 트랜지스터(N1, N2, N3)들은 상기 제 2 노드(B)의 레벨을 접지전압(VSSQ) 레벨로 풀다운 구동한다. 이에 따라, 상기 제 2 노드(B)에서는 점차적으로 로우 레벨의 출력신호(down_out)가 생성된다. 한편, 하이 레벨의 풀다운 신호(down_in) 및 상기 풀다운 신호(down_in)가 반전된 신호(제 2 인버터(IV2)를 통해 반전됨)를 입력 받는 제 2 스위칭부(321)는 턴온된다. 패드(40)를 기준으로 보았을 때, 상기 제 2 노드(B)의 출력신호(down_out)가 아직 로우 레벨로 천이하기 전에는, 상기 제 2 스위칭부(321)는 디스에이블 된 제 2 보조 구동신호(subdown_in)를 생성한다. 상기 제 2 메인 드라이버(310)가 제 2 노드(B)를 풀다운 구동하여 상기 제 2 노드(B)의 출력신호(down_out)가 로우 레벨로 천이하는 시점에서, 상기 제 2 스위칭부(321)는 인에이블 되는 제 2 보조 구동신호(subdown_in)를 생성한다. 따라서 인에이블 된 상기 제 2 보조 구동신호(subdown_in)를 입력 받는 제 2 드라이버(322)는 제 2 노드(B)를 추가적으로 풀다운 구동하게 된다.
상기 제 2 메인 드라이버(310)의 엔모스 트랜지스터(N1, N2, N3)들이 풀다운 신호(down_in)에 응답하여 제 2 노드(B)를 풀다운 구동하면서, 제 2 메인 드라이 버(310)의 소스 전압(Source Voltage)인 접지전압(VSSQ)의 레벨은 계속 상승하게 된다. 따라서 상기 엔모스 트랜지스터(N1, N2, N3)들의 게이트 소스 간 전압(Gate to Source Voltage: Vgs)은 계속 감소하게 되고, 이는 상기 엔모스 트랜지스터(N1, N2, N3)들의 풀다운 구동력이 저하되는 결과를 초래한다. 따라서 상기 엔모스 트랜지스터(N1, N2, N3)들의 구동력이 저하되는 시점에 상기 제 2 드라이버(322)를 추가적으로 구동시켜 제 2 노드(B)를 풀다운 구동하는 것을 알 수 있다.
위와 반대로 입력 데이터(Din)가 로우 레벨일 때, 상기 제 1 및 제 2 프리 드라이버(11, 12)는 상기 입력 데이터(Din)를 증폭 시켜 로우 레벨의 풀업 신호(up_in)와 풀다운 신호(down_in)를 생성한다. 따라서, 상기 제 1 메인 드라이버(210)를 구성하는 피모스 트랜지스터(P1, P2, P3)들은 턴온되고, 상기 제 2 메인 드라이버(310)를 구성하는 엔모스 트랜지스터(N1, N2, N3)들은 턴오프된다. 상기 턴온된 피모스 트랜지스터(P1, P2, P3)들은 상기 제 1 노드(A)의 레벨을 외부전압(VDDQ) 레벨로 풀업 구동한다. 이에 따라, 상기 제 1 노드(A)에서는 점차적으로 하이 레벨의 출력신호(up_out)가 생성된다. 한편, 로우 레벨의 풀업 신호(up_in) 및 상기 풀업 신호(up_in)가 반전된 신호(제 1 인버터(IV1)를 통해 반전됨)를 입력 받는 제 1 스위칭부(221)는 턴온된다. 패드(40)를 기준으로 보았을 때, 상기 제 1 노드(A)의 출력신호(up_out)가 아직 하이 레벨로 천이하기 전에는, 상기 제 1 스위칭부(221)는 디스에이블 된 제 1 보조 구동신호(subup_in)를 생성한다. 상기 제 1 메인 드라이버(210)가 제 1 노드(A)를 풀업 구동하여 상기 제 1 노드(A)의 출력신호(up_out)가 하이 레벨로 천이하는 시점에서, 상기 제 1 스위칭부(221)는 인에이 블 되는 제 1 보조 구동신호(subup_in)를 생성한다. 따라서 인에이블 된 상기 제 1 보조 구동신호(subup_in)를 입력 받는 제 1 드라이버(222)는 제 1 노드(A)를 추가적으로 풀업 구동하게 된다.
상기 제 1 메인 드라이버(210)의 피모스 트랜지스터(P1, P2, P3)들이 풀업 신호(up_in)에 응답하여 제 1 노드(A)를 풀업 구동하면서, 제 1 메인 드라이버(210)의 소스 전압인 외부전압(VDDQ)의 레벨은 계속 하강하게 된다. 따라서 상기 피모스 트랜지스터(P1, P2, P3)들의 게이트 소스 간 전압(Vgs)은 계속 감소하게 되고, 이는 상기 피모스 트랜지스터(P1, P2, P3)들의 풀업 구동력이 저하되는 결과를 초래한다. 따라서 상기 피모스 트랜지스터(P1, P2, P3)들의 구동력이 저하되는 시점에 상기 제 1 드라이버(222)를 추가적으로 구동시켜 제 1 노드(A)를 풀업 구동하는 것을 알 수 있다.
도 4는 종래기술과 본 발명의 실시예에 따른 출력 데이터의 유효범위를 보여주는 도면이다.
본 발명의 실시예에 따른 데이터 출력 회로는 제 1 및 제 2 보조 드라이버(222, 322)를 구비하여, 제 1 및 제 2 메인 드라이버(210, 310)를 구성하는 트랜지스터(P1~P3, N1~N3)들의 게이트 단자와 소스 단자간의 전압(Vgs)이 작아져 풀업 또는 풀다운 구동력이 떨어질 때 추가적으로 풀업 또는 풀다운 구동력을 제공함으로써 유효 데이터의 범위를 확대시킨다. 도 4에서 볼 수 있듯이 종래기술에 따른 유효 데이터 범위보다 본 발명의 실시예에 따른 유효 데이터의 범위가 넓어졌음을 알 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래기술에 따른 데이터 출력 회로의 회로도,
도 2는 본 발명의 실시예에 따른 데이터 출력 회로의 개략적인 블록도,
도 3은 본 발명의 실시예에 따른 데이터 출력 회로의 상세한 구성을 보여주는 회로도,
도 4는 종래기술과 본 발명의 실시예에 따른 출력 데이터의 유효범위를 비교한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10: 프리 드라이빙부 40: 패드
200: 풀업 드라이버 300: 풀다운 드라이버

Claims (22)

  1. 입력 데이터를 인가받아 풀업 신호 및 풀다운 신호를 생성하는 프리 드라이빙부;
    상기 풀업 신호에 응답하여 제 1 노드를 풀업 구동하며, 상기 제 1 노드의 전압이 하이 레벨일 때 추가적인 풀업 구동력을 제공하도록 구성된 풀업 드라이빙부;
    상기 풀다운 신호에 응답하여 제 2 노드를 풀다운 구동시키며, 상기 제 2 노드의 전압이 로우 레벨일 때 추가적인 풀다운 구동력을 제공하도록 구성된 풀다운 드라이빙부; 및
    상기 제 1 및 제 2 노드와 연결되어 출력 데이터를 출력하는 패드;
    를 포함하는 데이터 출력 회로.
  2. 제 1 항에 있어서,
    상기 풀업 드라이빙부는, 상기 풀업 신호에 응답하여 상기 제 1 노드를 풀업 구동하는 제 1 메인 드라이버; 및
    상기 제 1 노드의 레벨이 천이하는 시점에 상기 제 1 노드를 풀업 구동하는 제 1 보조 드라이버;
    로 구성되는 것을 특징으로 하는 데이터 출력 회로.
  3. 제 2 항에 있어서,
    상기 제 1 메인 드라이버는, 게이트로 상기 풀업 신호를 인가 받고 소스 단으로 외부전압을 인가 받으며 드레인 단이 상기 제 1 노드와 연결되는 복수개의 피모스 트랜지스터로 구성되는 것을 특징으로 하는 데이터 출력 회로.
  4. 제 2 항에 있어서,
    상기 제 1 보조 드라이버는, 상기 풀업 신호에 응답하여 턴온 여부가 결정되어 제 1 보조 구동신호를 생성하는 제 1 스위칭부; 및
    상기 제 1 보조 구동신호에 응답하여 상기 제 1 노드를 풀업 구동하는 제 1드라이버;
    로 구성되는 것을 특징으로 하는 데이터 출력 회로.
  5. 제 4 항에 있어서,
    상기 제 1 스위칭부는, 상기 풀업 신호에 의해 턴온 여부가 결정되어, 상기 제 1 노드의 레벨이 반전된 신호를 상기 제 1 보조 구동신호로 생성하는 제 1 트리 스테이트 인버터로 구성되는 것을 특징으로 하는 데이터 출력 회로.
  6. 제 4 항에 있어서,
    상기 제 1 드라이버는, 게이트로 상기 제 1 보조 구동신호를 인가 받고 소스 단으로 외부전압을 인가 받으며 드레인 단이 상기 제 1 노드와 연결되는 제 1 피모스 트랜지스터로 구성되는 것을 특징으로 하는 데이터 출력 회로.
  7. 제 1 항에 있어서,
    상기 풀다운 드라이빙부는, 상기 풀다운 신호에 응답하여 상기 제 2 노드를 풀다운 구동하는 제 2 메인 드라이버; 및
    상기 제 2 노드의 레벨이 천이하는 시점에 상기 제 2 노드를 풀다운 구동하는 제 2 보조 드라이버;
    로 구성되는 것을 특징으로 하는 데이터 출력 회로.
  8. 제 7 항에 있어서,
    상기 제 2 메인 드라이버는, 게이트로 상기 풀다운 신호를 인가 받고 소스 단이 접지전압 단과 연결되며 드레인 단이 상기 제 2 노드와 연결되는 복수개의 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 데이터 출력 회로.
  9. 제 7 항에 있어서,
    상기 제 2 보조 드라이버는, 상기 풀다운 신호에 응답하여 턴온 여부가 결정되어 제 2 보조 구동신호를 생성하는 제 2 스위칭부; 및
    상기 제 2 보조 구동신호에 응답하여 상기 제 2 노드를 풀업 구동하는 제 2드라이버;
    로 구성되는 것을 특징으로 하는 데이터 출력 회로.
  10. 제 9 항에 있어서,
    상기 제 2 스위칭부는, 상기 풀다운 신호에 의해 턴온 여부가 결정되어, 상기 제 2 노드의 레벨이 반전된 신호를 상기 제 2 보조 구동신호로 생성하는 제 2 트리 스테이트 인버터로 구성되는 것을 특징으로 하는 데이터 출력 회로.
  11. 제 9 항에 있어서,
    상기 제 2 드라이버는, 게이트로 상기 제 2 보조 구동신호를 인가 받고 소스 단이 접지전압 단과 연결되며 드레인 단이 상기 제 2 노드와 연결되는 제 1 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 데이터 출력 회로.
  12. 제 1 항에 있어서,
    상기 프리 드라이빙부는, 상기 입력 데이터에 응답하여 상기 풀업 신호를 생성하는 제 1 프리 드라이버; 및
    상기 입력 데이터에 응답하여 상기 풀다운 신호를 생성하는 제 2 프리 드라이버;
    로 구성되는 것을 특징으로 하는 데이터 출력 회로.
  13. 입력 데이터를 입력 받아 풀업 신호 및 풀다운 신호를 생성하는 프리 드라이빙부;
    상기 풀업 신호에 응답하여 턴온 여부가 결정되어 제 1 노드의 레벨이 반전된 신호를 생성하는 제 1 스위칭부;
    상기 풀업 신호에 응답하여 상기 제 1 노드를 풀업 구동하고, 상기 제 1 스위칭부의 출력에 응답하여 상기 제 1 노드를 추가적으로 풀업 구동하는 풀업 드라이빙부;
    상기 풀다운 신호에 응답하여 턴온 여부가 결정되어 제 2 노드의 레벨이 반전된 신호를 생성하는 제 2 스위칭부;
    상기 풀다운 신호에 응답하여 상기 제 2 노드를 풀다운 구동하고, 상기 제 2 스위칭부의 출력에 응답하여 상기 제 2 노드를 추가적으로 풀다운 구동하는 풀다운 드라이빙부; 및
    상기 제 1 및 제 2 노드와 연결되어 출력 데이터를 출력하는 패드;
    를 포함하는 데이터 출력 회로.
  14. 제 13 항에 있어서,
    상기 제 1 스위칭부는, 상기 풀업 신호에 의해 턴온 여부가 결정되는 제 1 트리 스테이트 인버터로 구성된 것을 특징으로 하는 데이터 출력 회로.
  15. 제 13 항에 있어서,
    상기 제 2 스위칭부는, 상기 풀다운 신호에 의해 턴온 여부가 결정되는 제 2 트리 스테이트 인버터로 구성된 것을 특징으로 하는 데이터 출력 회로.
  16. 제 13 항에 있어서,
    상기 풀업 드라이빙부는, 상기 풀업 신호에 응답하여 상기 제 1 노드를 풀업 구동하는 제 1 메인 드라이버; 및
    상기 제 1 스위칭부의 출력에 응답하여 상기 제 1 노드를 풀업 구동하는 제 1 보조 드라이버;
    로 구성된 것을 특징으로 하는 데이터 출력 회로.
  17. 제 16 항에 있어서,
    상기 제 1 메인 드라이버는, 게이트로 상기 풀업 신호를 인가 받고 소스 단으로 외부전압을 인가 받으며 드레인 단이 상기 제 1 노드와 연결되는 복수개의 피모스 트랜지스터로 구성되는 것을 특징으로 하는 데이터 출력 회로.
  18. 제 16 항에 있어서,
    상기 제 1 보조 드라이버는, 게이트로 상기 제 1 스위칭부의 출력을 인가 받고 소스 단으로 외부전압을 인가 받으며 드레인 단이 상기 제 1 노드와 연결되는 피모스 트랜지스터로 구성되는 것을 특징으로 하는 데이터 출력 회로.
  19. 제 13 항에 있어서,
    상기 풀다운 드라이빙부는, 상기 풀다운 신호에 응답하여 상기 제 2 노드를 풀다운 구동하는 제 2 메인 드라이버; 및
    상기 제 2 스위칭부의 출력에 응답하여 상기 제 2 노드를 풀다운 구동하는 제 2 보조 드라이버;
    로 구성된 것을 특징으로 하는 데이터 출력 회로.
  20. 제 19 항에 있어서,
    상기 제 2 메인 드라이버는, 게이트로 상기 풀다운 신호를 인가 받고 소스 단이 접지전압 단과 연결되며 드레인 단이 상기 제 2 노드와 연결되는 복수개의 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 데이터 출력 회로.
  21. 제 19 항에 있어서,
    상기 제 2 보조 드라이버는, 게이트로 상기 제 2 스위칭부의 출력을 인가 받고 소스 단이 접지전압 단과 연결되며 드레인 단이 상기 제 2 노드와 연결되는 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 데이터 출력 회로.
  22. 제 13 항에 있어서,
    상기 프리 드라이빙부는, 상기 입력 데이터에 응답하여 상기 풀업 신호를 생성하는 제 1 프리 드라이버; 및
    상기 입력 데이터에 응답하여 상기 풀다운 신호를 생성하는 제 2 프리 드라이버;
    로 구성되는 것을 특징으로 하는 데이터 출력 회로.
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