KR100983512B1 - 반도체 회로의 출력 회로 - Google Patents
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Abstract
본 발명은 반도체 메모리를 포함하는 반도체 회로나 컴퓨터 시스템 등에서 동작 주파수가 달라져도 출력 회로에서 출력되는 데이터의 슬류 레이트(Slew rate)가 일정도록 제어하는 출력 회로와 그 구동 방법을 개시하며, 출력 회로는 입력 데이터를 풀업 신호와 풀다운 신호로 출력하며, 동작되는 출력 드라이버의 수에 관련된 모드 신호에 따라 드라이버 능력이 가변 적용되어서 상기 풀업 신호와 상기 풀다운 신호를 출력하는 프리 드라이버; 및 상기 프리 드라이버에서 제공되는 풀업 신호와 풀다운 신호를 구동하여 데이터 패드로 전달하는 출력 드라이버;를 구비한다.
Description
본 발명은 반도체 회로에 관한 것으로서, 더욱 상세하게는 반도체 메모리를 포함하는 반도체 회로나 컴퓨터 시스템 등에서 동작 주파수가 달라져도 출력 회로에서 출력되는 데이터의 슬류 레이트(Slew rate)가 일정도록 제어하는 출력 회로와 그 구동 방법에 관한 것이다.
반도체 메모리 장치와 같은 반도체 회로나 컴퓨터 시스템에는 데이터를 출력하기 위한 출력 회로가 구성되며, 대체로 출력회로는 프리 드라이버와 출력 드라이버를 포함한다.
프리 드라이버는 칩 외부로 출력될 데이터를 입력받아서 풀업 신호와 풀다운 신호로 출력하는 회로이다.
그리고, 출력 드라이버는 입력된 풀업 신호와 풀다운 신호를 이용하여 데이터 패드로 데이터를 출력하는 회로이다.
이러한 반도체 회로의 출력 회로에서 데이터 패드로 출력되는 데이터는 슬류 레이트(Slew rate)라는 단위 시간당 출력 전압의 변화량을 갖게 된다. 이 슬류 레 이트는 일예로 DRAM의 설계에 따라 또는 동시에 적용되는 출력 패드의 개수에 따라서 변화된다. 예를 들어 동작하는 출력 드라이버의 개수가 ×4, ×8, ×16이 모두 적용 가능하게 설계된 경우, ×4 모드에 동작되는 경우와, ×8 모드에 동작되는 경우와, ×16모드에 동작되는 경우의 슬류 레이트는 다르게 된다.
대체로 이 경우 슬류 레이트는 ×16에 맞추어서 반도체 회로의 출력 회로는 설계되는데, 이로 인하여 ×4, ×8 모드에서 과도한 전류 소모가 발생될 수 있으며, 동작하는 출력 드라이버의 개수에 따라서 다른 슬류 레이트를 갖는 것은 반도체 회로의 동작 특성적인 측면에서도 바람직하지 않다.
이러한 문제점은 반도체 회로가 고속화되고 저전력화됨에 따라 더욱 중요한 해결 문제점으로 인식될 수 있다.
본 발명은 DRAM 및 반도체 소자에서 동시에 동작하는 출력 드라이버의 개수가 가변되어도 출력 데이터가 최적의 슬류 레이트(Slew Rate)를 갖도록 한다.
본 발명에 따른 반도체 회로의 출력 회로는, 입력 데이터를 풀업 신호와 풀다운 신호로 출력하며, 동작되는 출력 드라이버의 수에 관련된 모드 신호에 따라 드라이버 능력이 가변 적용되어서 상기 풀업 신호와 상기 풀다운 신호를 출력하는 프리 드라이버; 및 상기 프리 드라이버에서 제공되는 풀업 신호와 풀다운 신호를 구동하여 데이터 패드로 전달하는 출력 드라이버;를 구비함을 특징으로 한다.
여기에서, 상기 출력 드라이버는 상기 풀업 신호를 이용하여 풀다운 동작되거나, 상기 풀다운 신호를 이용하여 풀업 동작될 수 있다.
그리고, 상기 프리 드라이버는, 상기 입력 데이터를 제 1 풀업 신호와 제 1 풀다운 신호로 구동하는 제 1 구동부; 및 하나 이상의 모드 신호가 입력되고, 해당되는 상기 모드 신호에 따라서 상기 입력 데이터를 제 2 풀업 신호와 제 2 풀다운 신호로 구동하는 하나 이상의 제 2 구동부를 구비하며, 상기 제 1 구동부와 하나 이상의 제 2 구동부의 출력이 공통 노드를 통하여 상기 출력 드라이버로 전달될 수 있다.
그리고, 각각의 상기 제 2 구동부는, 모드 신호가 입력되고, 상기 모드 신호에 대응되는 출력을 제공하는 모드 판단부; 직렬 연결된 제 1 트랜지스터들의 각 게이트에 상기 입력 데이터와 상기 모드 판단부의 반전된 출력이 독립적으로 입력되어서 풀업 동작하는 제 1 풀업부와, 직렬 연결된 제 2 트랜지스터의 각 게이트에 상기 입력 데이터와 상기 모드 판단부의 반전된 출력이 독립적으로 입력되어서 풀다운 동작하는 제 1 풀다운부를 구비하며, 상기 제 1 풀업부와 상기 제 1 풀다운부가 제 1 노드를 통하여 연결되어서 상기 제 1 노드를 통하여 상기 풀업 신호를 출력하는 풀업 신호 출력부; 직렬 연결된 제 3 트랜지스터들의 각 게이트에 상기 입력 데이터와 상기 모드 판단부의 출력이 독립적으로 입력되어서 풀업 동작하는 제 2 풀업부와, 직렬 연결된 제 4 트랜지스터들의 각 게이트에 상기 입력 데이터와 상기 모드 판단부의 출력이 독립적으로 입력되어서 풀다운 동작하는 제 2 풀다운부를 구비하며, 상기 제 2 풀업부와 상기 제 2 풀다운부가 제 2 노드를 통하여 연결되어서 상기 제 2 노드를 통하여 상기 풀다운 신호를 출력하는 풀다운 신호 출력부;를 구비할 수 있다.
본 발명에 따른 반도체 회로의 출력 회로는 동작되는 출력 드라이버의 수에 관련된 모드 신호가 입력되고, 상기 모드 신호에 대응되는 출력을 제공하는 모드 판단부; 입력 데이터를 제 1 풀업 신호와 제 1 풀다운 신호로 구동하는 제 1 프리 드라이버; 및 상기 모드 신호가 입력되고, 해당되는 상기 모드 신호에 따라서 상기 입력 데이터를 제 2 풀업 신호와 제 2 풀다운 신호로 구동하는 하나 이상의 제 2 프리 드라이버;를 구비하고, 상기 제 1 프리드라이버와 하나 이상의 상기 제 2 프리드라이버는 제 1 공통 노드를 통하여 상기 제 1 및 제 2 풀업 신호를 출력하고, 제 2 공통 노드를 통하여 상기 제 1 및 제 2 풀다운 신호를 출력하며; 상기 제 1 및 제 2 공통 노드를 통하여 제공되는 풀업 신호와 풀다운 신호를 구동하여 데이터 패드로 전달하는 출력 드라이버;를 구비함을 특징으로 한다.
여기에서, 상기 출력 드라이버는 상기 풀업 신호를 이용하여 풀다운 동작되거나, 상기 풀다운 신호를 이용하여 풀업 동작될 수 있다.
그리고, 각각의 상기 제 2 프리 드라이버는, 직렬 연결된 제 1 트랜지스터들로서 풀업부와 풀다운부를 이루며, 상기 제 1 트랜지스터들의 각 게이트에 상기 입력 데이터와 상기 모드 판단부의 반전된 출력이 독립적으로 입력되어서 동작됨에 따라 풀업 및 풀다운 동작함으로써 상기 풀업 신호를 제공하는 풀업 신호 출력부; 및 직렬 연결된 제 2 트랜지스터들로서 풀업부와 풀다운부를 이루며, 상기 제 2 트랜지스터들의 각 게이트에 상기 입력 데이터와 상기 모드 판단부의 출력이 독립적으로 입력되어서 동작됨에 따라 풀업 및 풀다운 동작함으로써 상기 풀다운 신호를 제공하는 풀다운 신호 출력부;를 구비할 수 있다.
본 발명에 따른 반도체 회로의 출력 회로의 구동 방법은 동작되는 출력 드라이버의 수에 관련된 모드를 판단하여 그에 해당되는 모드 신호를 제공하는 단계; 상기 모드 신호에 해당되는 프리 드라이버의 구동부를 선택하여 상기 모드 신호에 대응되는 구동력으로 입력 데이터를 전치 구동하는 단계; 및 상기 전치 구동된 상기 입력 데이터를 구동하여 데이터 패드로 전달하는 단계;를 구비함을 특징으로 한다.
여기에서, 상기 모드는 X4, X8, X16에 대응되는 모드를 포함함이 바람직하다.
본 발명에 의하면, 하나의 칩에 X4, X8, X16과 같이 출력 드라이버의 개수가 가변되도록 설계된 경우, 모드에 따라 슬류 레이트(Slew Rate)가 변하는 것을 방지할 수 있다.
본 발명에서의 출력 프리 드라이버는 구동되는 출력 드라이버의 개수가 가변되도록 설계된 경우, 그에 대항하는 모드 신호 즉, X8, X16 신호를 입력 받아서 각 모드 별로 다른 드라이버 구동능력을 갖도록 하여, X4, X8, X16 동작 시 동일한 Slew Rate를 갖도록 한다.
도 1을 참조하면, 본 발명의 출력 회로는 프리 드라이버(10)와 출력 드라이버(12)를 구비하며, 프리 드라이버(10)는 입력 데이터(DOUT)와 모드 신호(X8, X16)를 입력받고 풀업 신호(PU) 및 풀다운 신호(PD)를 출력하며, 출력 드라이버(12)는 풀업 신호(PU)와 풀다운 신호(PD)를 제공받아서 데이터 패드(DQ)로 데이터를 출력한다.
도 2를 참조하여 상세히 설명하면, 도 2에서 출력 드라이버(20)는 인버터로 구성되는 직렬 연결된 PMOS 트랜지스터(P11) 및 NMOS 트랜지스터(N11)이 구성되며, PMOS 트랜지스터(P11)에는 풀업 신호(PU)가 게이트에 입력되고, NMOS 트랜지스터(N11)에는 풀다운 신호(PD)가 게이트에 입력된다. 그리고, PMOS 트랜지스터(P11)와 NMOS 트랜지스터(N11)의 공통 노드에는 데이터 패드(DQ)가 연결된다.
그리고, 프리 드라이버(10)는 PMOS 트랜지스터와 NMOS 트랜지스터의 쌍(<P1, N1>, <P4, N3>, <P8, N7>)이 직렬로 연결되는 풀업부들과 PMOS 트랜지스터와 NMOS 트랜지스터의 쌍(<P2, N2>, <P6, N5>, <P10, N9>)이 직렬로 연결되는 풀다운부들을 포함하며, PMOS 트랜지스터와 NMOS 트랜지스터의 쌍(<P4, N3>, <P6, N5>)에는 노드 ORGX8로부터 모드 신호를 인가받아서 선택적으로 동작되는 PMOS 트랜지스터(P3, P5)와 NMOS 트랜지스터(N4, N6)이 구성되고, PMOS 트랜지스터와 NMOS 트랜지스터의 쌍(<P8, N7>, <P10, N9>)에는 노드 ORGX16로부터 모드 신호를 인가받아서 선택적으로 동작되는 PMOS 트랜지스터(P7, P9)와 NMOS 트랜지스터(N8, N10)이 구성된다.
그리고, 노드 ORGX8에는 인버터(INV1)의 출력이 연결되고, 인버터(INV1)의 입력에는 노아 게이트(NR1)가 연결되며, 노아 게이트(NR1)에는 모드 신호 IX8, IX16이 인가된다. 또한, 노드 ORGX16에는 모드 신호 IX16이 인가된다.
상술한 바와 같이 구성됨에 따른 동작을 설명한다.
우선 X4 Organization시 동작을 설명하면, X4 Organization 동작 시 IX8, IX16은 Low Level이 입력된다. 그러므로 Dout으로 High Level이 입력되면, N1과 N2, N3, N5, N7, N9가 Turn On되고 P1, P2, P4, P6, P8, P10는 Turn Off된다. 하지만, IX8, IX16이 Low Level이기 때문에 ORGX8과 ORGX16 Node는 모두 Low Level이 되므로, P3, N4, P5, N6과 P7, N8, P9, N10이 Turn Off 된다. 그러므로 N1 Tr 만이 PU Node를 Pull Down시키고, N2 Tr만이 PD Node를 Pull Down 시키는 것이다. 이는 P11을 Turn On시키고, N11을 Turn Off시켜서 DQ에 High Level을 출력하게 될 것이다. 반대로 Dout에 Low Level이 입력되면, P1과 P2, P4, P6, P8, P10이 Turn On되고, N1, N2, N3, N5, N7, N9가 Turn Off된다. 그리고 ORGX8과 ORGX16 Node는 모두 Low Level이 되므로, P3, N4, P5, N6과 P7, N8, P9, N10이 Turn Off 된다. 그러므로 P1 Tr만이 PU Node를 Pull Up시키고, P2 Tr만이 PD node를 Pull Up시키는 것이다. 이는 P11을 Turn Off시키고, N11을 Turn On시켜서 DQ에 Low Level을 출력하게 될 것이다.
X8의 경우는 X4와 다르게 ORGX8노드가 High Level이 된다. 그러므로 Dout으로 High Level이 입력되면, N1과 Series로 연결된 N3, N4가 PU node를 Pull Down시킬 것이고, N2와 Series로 연결된 N5, N6가 PD Node를 Pull Down 시킬 것이다. 또한 P1과 Series로 연결된 P3, P4가 PU Node를 Pull Down시킬 것이다. 이는 P11을 Turn On시키고, N11을 Turn Off시켜 DQ에 High Level을 출력하게 될 것이다.
만약 Dout으로 Low Level이 입력되면, P1과 Series로 연결된 P3, P4가 PU Node를 Pull Up시킬 것이고, P2와 Series로 연결된 P5, P6가 PD Node를 Pull Up시킬 것이다. 이는 P11을 Turn Off시키고, N11을 Turn On 시켜 DQ에 Low Level을 출력하게 될 것이다. 다만 PU와 PD Node가 출력 프리 드라이버로 부터 Pull Down, Pull Up되는 드라이버 구동능력이 X4때 보다 다소 상승되어, X8시에 여러 DQ가 한꺼번에 구동되면서 생기는 Slew Rate감소현상을 보상할 수 있게 된다.
X16의 경우는 X4, X8때와 다르게 ORGX8노드와 ORGX16 노드가 High Level이 된다. 그러므로 Dout으로 High Level이 입력되면, N1과 Series로 연결된 N3, N4, 다음 단에 Series로 연결된 N7, N8이 PU node를 Pull Down시킬 것이고, N2와 Series로 연결된 N5, N6, 다음 단에 Series로 연결된 N9, N10이 PD Node를 Pull Down 시킬 것이다. 이는 P11을 Turn On시키고, N11을 Turn Off시켜 DQ에 High Level을 출력하게 될 것이다. 반대로 Dout으로 Low Level이 입력되면, P1과 Series로 연결된 P3, P4, 다음 단에 P7, P8이 PU node를 Pull Up시킬 것이고, P2와 Series로 연결된 P5, P6, 다음 단의 P9, P10이 PD Node를 Pull Up시킬 것이다. 이는 P11을 Turn Off시키고, N11을 Turn On시켜서 DQ에 Low Level을 출력하게 될 것이다. X16 Organization 때에는 이와 같이 드라이버 구동능력이 X4, X8때 보다 다소 상승되어, 16개의 DQ가 한번에 구동되면서 생기는 Slew Rate감소 현상을 보상하게 되는 구조이다.
출력회로를 본 발명과 같이 구성하게 되면, 제3도와 같이 X4, X8 X16시에 동일한 최적화된 Slew Rate를 갖고 Data를 출력할 수 있어서, High Speed, 저전력 DRAM에서 Organization별 안정적인 Data Eye를 갖는 Data를 출력할 수 있게 될 것이다.
도 1은 본 발명에 따른 반도체 회로의 출력 회로의 블록도이다.
도 2는 도 1의 상세 회로도이다.
도 3은 본 발명에 따른 파형도이다.
Claims (16)
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- 삭제
- 입력 데이터를 풀업 신호와 풀다운 신호로 출력하며, 동작되는 출력 드라이버의 수에 관련된 모드 신호에 따라 드라이버 능력이 가변 적용되어서 상기 풀업 신호와 상기 풀다운 신호를 출력하는 프리 드라이버; 및상기 프리 드라이버에서 제공되는 풀업 신호와 풀다운 신호를 구동하여 데이터 패드로 전달하는 출력 드라이버를 구비하며,상기 출력 드라이버는 상기 풀업 신호를 이용하여 풀다운 동작하고, 상기 풀다운 신호를 이용하여 풀업 동작하는 반도체 회로의 출력 회로.
- 제 3 항에 있어서, 상기 프리 드라이버는,상기 입력 데이터를 제 1 풀업 신호와 제 1 풀다운 신호로 구동하는 제 1 구동부; 및하나 이상의 모드 신호가 입력되고, 해당되는 상기 모드 신호에 따라서 상기 입력 데이터를 제 2 풀업 신호와 제 2 풀다운 신호로 구동하는 하나 이상의 제 2 구동부를 구비하며,상기 제 1 구동부와 하나 이상의 제 2 구동부의 출력이 공통 노드를 통하여 상기 출력 드라이버로 전달되는 반도체 회로의 출력 회로.
- 제 4 항에 있어서, 각각의 상기 제 2 구동부는,모드 신호가 입력되고, 상기 모드 신호에 대응되는 출력을 제공하는 모드 판단부;직렬 연결된 제 1 트랜지스터들의 각 게이트에 상기 입력 데이터와 상기 모드 판단부의 반전된 출력이 독립적으로 입력되어서 풀업 동작하는 제 1 풀업부와, 직렬 연결된 제 2 트랜지스터의 각 게이트에 상기 입력 데이터와 상기 모드 판단부의 반전된 출력이 독립적으로 입력되어서 풀다운 동작하는 제 1 풀다운부를 구비하며, 상기 제 1 풀업부와 상기 제 1 풀다운부가 제 1 노드를 통하여 연결되어서 상기 제 1 노드를 통하여 상기 풀업 신호를 출력하는 풀업 신호 출력부;직렬 연결된 제 3 트랜지스터들의 각 게이트에 상기 입력 데이터와 상기 모드 판단부의 출력이 독립적으로 입력되어서 풀업 동작하는 제 2 풀업부와, 직렬 연결된 제 4 트랜지스터들의 각 게이트에 상기 입력 데이터와 상기 모드 판단부의 출력이 독립적으로 입력되어서 풀다운 동작하는 제 2 풀다운부를 구비하며, 상기 제 2 풀업부와 상기 제 2 풀다운부가 제 2 노드를 통하여 연결되어서 상기 제 2 노드 를 통하여 상기 풀다운 신호를 출력하는 풀다운 신호 출력부;를 구비하는 반도체 회로의 출력 회로.
- 동작되는 출력 드라이버의 수에 관련된 모드 신호가 입력되고, 상기 모드 신호에 대응되는 출력을 제공하는 모드 판단부;입력 데이터를 제 1 풀업 신호와 제 1 풀다운 신호로 구동하는 제 1 프리 드라이버; 및상기 모드 신호가 입력되고, 해당되는 상기 모드 신호에 따라서 상기 입력 데이터를 제 2 풀업 신호와 제 2 풀다운 신호로 구동하는 하나 이상의 제 2 프리 드라이버;를 구비하고,상기 제 1 프리드라이버와 하나 이상의 상기 제 2 프리드라이버는 제 1 공통 노드를 통하여 상기 제 1 및 제 2 풀업 신호를 출력하고, 제 2 공통 노드를 통하여 상기 제 1 및 제 2 풀다운 신호를 출력하며,상기 제 1 및 제 2 공통 노드를 통하여 제공되는 풀업 신호와 풀다운 신호를 구동하여 데이터 패드로 전달하는 출력 드라이버;를 구비함을 특징으로 하는 반도체 회로의 출력 회로.
- 제 6 항에 있어서,상기 출력 드라이버는 상기 풀업 신호를 이용하여 풀다운 동작되는 반도체 회로의 출력 회로.
- 제 6 항에 있어서,상기 출력 드라이버는 상기 풀다운 신호를 이용하여 풀업 동작 되는 반도체 회로의 출력 회로.
- 제 6 항에 있어서, 각각의 상기 제 2 프리 드라이버는,직렬 연결된 제 1 트랜지스터들로서 풀업부와 풀다운부를 이루며, 상기 제 1 트랜지스터들의 각 게이트에 상기 입력 데이터와 상기 모드 판단부의 반전된 출력이 독립적으로 입력되어서 동작됨에 따라 풀업 및 풀다운 동작함으로써 상기 풀업 신호를 제공하는 풀업 신호 출력부; 및직렬 연결된 제 2 트랜지스터들로서 풀업부와 풀다운부를 이루며, 상기 제 2 트랜지스터들의 각 게이트에 상기 입력 데이터와 상기 모드 판단부의 출력이 독립적으로 입력되어서 동작됨에 따라 풀업 및 풀다운 동작함으로써 상기 풀다운 신호를 제공하는 풀다운 신호 출력부;를 구비하는 반도체 회로의 출력 회로.
- 삭제
- 동작되는 출력 드라이버의 수에 관련된 모드 신호가 입력되고, 상기 모드 신호에 대응되는 출력을 제공하는 모드 판단부;입력 데이터를 제 1 풀업 신호와 제 1 풀다운 신호로 구동하는 제 1 프리 드라이버; 및상기 모드 신호가 입력되고, 해당되는 상기 모드 신호에 따라서 상기 입력 데이터를 제 2 풀업 신호와 제 2 풀다운 신호로 구동하는 하나 이상의 제 2 프리 드라이버를 구비하며,상기 제 1 프리드라이버와 하나 이상의 상기 제 2 프리드라이버는 제 1 공통 노드를 통하여 상기 제 1 및 제 2 풀업 신호를 출력하고, 제 2 공통 노드를 통하여 상기 제 1 및 제 2 풀다운 신호를 출력하며,상기 제 1 및 제 2 공통 노드를 통하여 제공되는 풀업 신호와 풀다운 신호를 구동하여 데이터 패드로 전달하는 출력 드라이버를 구비하는 반도체 회로의 출력 회로.
- 제 11 항에 있어서,상기 출력 드라이버는 상기 풀업 신호를 이용하여 풀다운 동작되는 반도체 회로의 출력 회로.
- 제 11 항에 있어서,상기 출력 드라이버는 상기 풀다운 신호를 이용하여 풀업 동작 되는 반도체 회로의 출력 회로.
- 제 11 항에 있어서, 각각의 상기 제 2 프리 드라이버는,직렬 연결된 제 1 트랜지스터들로서 풀업부와 풀다운부를 이루며, 상기 제 1 트랜지스터들의 각 게이트에 상기 입력 데이터와 상기 모드 판단부의 반전된 출력이 독립적으로 입력되어서 동작됨에 따라 풀업 및 풀다운 동작함으로써 상기 풀업 신호를 제공하는 풀업 신호 출력부; 및직렬 연결된 제 2 트랜지스터들로서 풀업부와 풀다운부를 이루며, 상기 제 2 트랜지스터들의 각 게이트에 상기 입력 데이터와 상기 모드 판단부의 출력이 독립적으로 입력되어서 동작됨에 따라 풀업 및 풀다운 동작함으로써 상기 풀다운 신호를 제공하는 풀다운 신호 출력부;를 구비하는 반도체 회로의 출력 회로.
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| US8779838B2 (en) * | 2011-10-25 | 2014-07-15 | International Business Machines Corporation | Methodology and apparatus for tuning driving current of semiconductor transistors |
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