KR100950471B1 - 데이터 출력 장치 - Google Patents
데이터 출력 장치 Download PDFInfo
- Publication number
- KR100950471B1 KR100950471B1 KR1020070141012A KR20070141012A KR100950471B1 KR 100950471 B1 KR100950471 B1 KR 100950471B1 KR 1020070141012 A KR1020070141012 A KR 1020070141012A KR 20070141012 A KR20070141012 A KR 20070141012A KR 100950471 B1 KR100950471 B1 KR 100950471B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- voltage level
- power source
- output
- power
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
Description
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 데이터 출력 장치에 관한 것이다.
일반적으로 반도체 메모리의 데이터 출력 장치는 글로벌 입출력 라인의 데이터를 클럭에 동기시켜 출력한다.
도 1 은 종래 기술에 의한 데이터 출력 장치의 블럭도이고, 도 2 는 종래 기술에 의한 데이터 출력 장치의 타이밍도이다.
도 1 과 도 2 에 도시한 바와 같이, 종래 기술에 의한 데이터 출력 장치는 전원(VDDQ,VSSQ)을 인가받고, 글로벌 입출력 라인(GIO)의 데이터를 클럭(DCLK)에 동기 시켜 출력하는 프리 드라이버(100)와, 상기 프리 드라이버(100)의 출력신호에 응답하여 풀-업 또는 풀-다운 구동하는 구동 드라이버(200)를 포함한다. 여기서, 상기 풀-업 구동과 풀-다운 구동의 전압 스윙(SWING)은 VDDQ와 VSSQ 사이가 되어 1.2V를 지원하는 경우 스윙 레벨 높낮이는 1.2V가 된다.
한편, 모바일 반도체 메모리에 있어서 저전압의 데이터 출력 특성은 전압이 낮아짐에 따라 MOS의 특성이 급격히 나빠짐에 따라 클럭 엑세스 타임이 크게 늘어났다. 특히 이를 개선하고자 데이터 경로 속도를 개선하면 고전압에서는 특성이 너무 좋아져서 출력 홀드타임(HOLD TIME)이 너무 빨라진다. 그래서 기존 회로에서는 이 두개의 파라미터 사이에서 적당한 딜레이가 되도록 튜닝하는 작업을 항상 하게되는 단점이 있었다.
따라서, 본 발명은 전원전압이 고전압인지 저전압인지 여부에 따라 전원을 선택적으로 공급하여 데이터 출력 특성을 개선한 데이터 출력 장치의 전원 제어 회로를 제시한다.
이러한 본 발명의 데이터 출력 장치는 전원전압 전압레벨 검출 신호와 액티브 신호에 응답하여 상기 전원전압이 저전압인지 고전압인지 여부에 따라 제1전원 또는 제2전원을 선택적으로 출력하는 전원 제어부를 포함한다.
본 발명에서, 상기 데이터 출력 장치는 전원전압의 전압레벨을 검출하여 전압레벨 검출 신호를 출력하는 저전압 레벨 검출부를 더 포함한다.
본 발명에서, 상기 데이터 출력 장치는 상기 제1전원 또는 제2전원을 공급받 아, 입력되는 데이터 신호를 클럭 신호에 동기하여 출력하는 프리 드라이버를 더 포함한다.
본 발명에서, 상기 데이터 출력 장치는 상기 프리 드라이버의 출력신호에 응답하여 풀-업 및 풀-다운 구동하는 구동 드라이버를 더 포함한다.
본 발명에서, 상기 제2전원의 전압레벨은 상기 제1전원의 전압레벨보다 낮다.
이와 같이 구성된 본 발명의 데이터 출력 장치는 전원전압이 고전압인지 저전압인지 여부에 따라 접지전원과 백바이어스 전원을 선택적으로 공급하여 데이터 출력 특성을 개선한다.
특히, 본 발명은 전원전압이 저전압일 때 접지전압 대신 백 바이어스 전압을 공급하여 전원 스윙이 크도록 하여 드라이버의 문턱전압 개선에 따른 데이터 출력 특성을 개선한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3 은 본 발명에 의한 데이터 출력 장치의 블럭도이고, 도 4 는 도 3 의 전원 제어부의 회로도이며, 도 5 는 본 발명에 의한 데이터 출력 장치의 타이밍도이다.
도 3 과, 도 4 에 도시한 바와 같이, 본 발명은 전원압원(VDD)의 전압레벨을 검출하여 전압 레벨 검출 신호(LOW_DETECT)를 출력하는 저전압 레벨 검출부(10)와, 상기 전압 레벨 검출 신호(LOW_DETECT)와 액티브 신호(ACT)에 응답하여, 상기 전원전압(VDD)이 저전압인지 고전압인지 여부에 따라 접지전원(VSSQ) 또는 백바이어스 전원(VBB)을 선택적으로 출력하는 전원 제어부(20)와, 상기 접지전원(VSSQ) 또는 백바이어스 전원(VBB)을 공급받아 입력되는 데이터 신호(GIO)를 클럭 신호(DCLK)에 동기하여 출력하는 프리 드라이버(30)와, 상기 프리 드라이버(30)의 출력신호에 응답하여 풀-업 및 풀-다운 구동하는 구동 드라이버(40)를 포함한다.
도 4 에 도시한 바와 같이, 상기 전원 제어부(20)는 상기 전압 레벨 검출 신호(LOW_DETECT)와 액티브 신호(ACT)에 응답하여 논리 연산하는 연산부(21)와, 상기 연산부의 출력 신호에 응답하여 풀-다운 구동으로 접지 전원(VSSQ)을 출력하는 제1출력부(N1)와, 상기 연산부의 출력 신호의 로직 레벨을 시프트하여 출력하는 레벨 시프터(22)와, 상기 레벨 시프터의 출력 신호에 응답하여 풀-다운 구동으로 백바이어스 전원(VBB)을 출력하는 제2출력부(N2)를 포함한다.
이와 같이 구성된 본 발명의 동작을 도 3 내지 도 5 를 참조하여 상세히 설명한다.
도 3 과 도 4 에 도시한 바와 같이, 저전압 레벨 검출부(10)는 전원전압(VDD)의 전압레벨을 검출하여 전압 레벨 검출 신호(LOW_DETECT)를 출력한다. 여기서 상기 저전압 레벨 검출부(10)는 전원전압(VDD)이 저전압 또는 고전압인지를 검출하여 전원전압(VDD)이 기 설정된 저전압인 경우에는 전압 레벨 검출 신호(LOW_DETECT)로 하이를 출력하고, 그 이상의 경우에는 로우를 출력한다.
먼저, 전원전압(VDD)이 설정된 저전압 이하이고 액티브 신호(ACT)가 활성화 상태인 경우를 설명하면 다음과 같다. 전압 레벨 검출 신호(LOW_DETECT)가 하이가 되고, 액티브 신호(ACT)가 하이가 되어 전원 제어부(20)의 연산부(21)는 로우 신호를 출력한다.
그러면, 제1출력부(N1)는 상기 연산부(21)의 출력신호에 의해 닫히게 되어 접지전압(VSSQ) 공급을 차단한다. 반면에 제2출력부(N2)는 상기 연산부로부터 출력되는 로우 신호를 레벨 시프터(22)에 의해 하이로 전환된 신호에 의해 열리게 되어 백바이어스 전압(VBB)을 공급한다.
즉, 전원 제어부(20)는 액티브 상태에서 전원전압이 저전압인 경우 프리 드라이버(30)로 백바이어스 전압(VBB)을 공급한다.
그리고, 전원전압(VDD)이 설정된 저전압 이상이고 액티브 신호(ACT)가 활성화 상태인 경우를 설명하면 다음과 같다. 전압 레벨 검출 신호(LOW_DETECT)가 로우가 되고, 액티브 신호(ACT)가 하이가 되어 전원 제어부(20)의 연산부(21)는 하이 신호를 출력한다.
그러면, 제1출력부(N1)는 상기 연산부(21)의 출력신호에 의해 열리게 되어 접지전압(VSSQ)을 공급한다. 반면에 제2출력부(N2)는 상기 연산부로부터 출력되는 하이 신호를 레벨 시프터(22)에 의해 로우로 전환된 신호에 의해 닫히게 되어 백바이어스 전원(VBB)을 차단한다.
즉, 전원 제어부(20)는 액티브 상태에서 전원전압이 고전압인 경우 프리 드 라이버(30)로 접지 전원(VSSQ)을 공급한다.
그리고, 액티브 신호(ACT)가 비활성화 상태인 경우를 설명하면 다음과 같다. 액티브 신호(ACT)가 로우가 되면 전원 제어부(20)의 연산부(21)는 전압 레벨 검출 신호(LOW_DETECT)에 상관없이 하이 신호를 출력한다.
그러면, 제1출력부(N1)는 상기 연산부(21)의 출력신호에 의해 열리게 되어 접지전압(VSSQ)을 공급한다. 반면에 제2출력부(N2)는 상기 연산부로부터 출력되는 하이 신호를 레벨 시프터(22)에 의해 로우로 전환된 신호에 의해 닫히게 되어 백바이어스 전원(VBB)을 차단한다.
즉, 전원 제어부(20)는 액티브 신호가 비활성화인 경우 프리 드라이버(30)로 접지 전원(VSSQ)을 공급한다.
도 5 의 타이밍도는 전원전압이 고전압인 경우와 저전압인 경우의 상황을 도시한 것으로, 본 발명은 전원전압이 저전압인 경우 프리 드라이버(30)로 접지전원보다 낮은 백바이어스 전원을 공급하여 접지전원과 백바이어스 전원을 스윙하도록 구동시켜 모스 트랜지스터(MOS)에 가해지는 문턱전압이 커져서 모스 트랜지스터 특성이 개선된다. 이는 데이터 경로의 스피드 특성도 개선한다.
또한, 본 발명은 전원전압이 고전압인 경우 프리 드라이버(30)로 접지전원을 공급하여 모스 트랜지스터의 특성이 너무 좋아져서 데이터 출력 홀드 타임이 너무 빨라지는 단점을 해소한다.
또한, 본 발명은 액티브 신호가 비활성화 상태인 경우 전원전압이 고전압인 경우와 마찬가지로 접지전원을 공급하여 오프 누설 전류를 줄인다.
도 1 은 종래 기술에 의한 데이터 출력 장치의 블럭도이다.
도 2 는 종래 기술에 의한 데이터 출력 장치의 타이밍도이다.
도 3 은 본 발명에 의한 데이터 출력 장치의 블럭도이다.
도 4 는 도 3 의 전원 제어부의 회로도이다.
도 5 는 본 발명에 의한 데이터 출력 장치의 타이밍도이다.
Claims (22)
- 전원전압의 전압레벨을 검출하여 전압 레벨 검출 신호를 출력하는 저전압 레벨 검출부; 및액티브 신호가 활성화된 상태에서 상기 전압 레벨 검출 신호에 따라 제1전원 또는 제2전원을 선택적으로 출력하는 전원 제어부를 포함하는 데이터 출력 장치.
- 삭제
- 제 1 항에 있어서,상기 데이터 출력 장치는상기 제1전원 또는 상기 제2전원을 공급받아, 입력되는 데이터 신호를 클럭 신호에 동기하여 출력하는 프리 드라이버;를 더 포함하는 데이터 출력 장치.
- 제 3 항에 있어서,상기 데이터 출력 장치는상기 프리 드라이버의 출력신호에 응답하여 풀-업 및 풀-다운 구동하는 구동 드라이버;를 더 포함하는 데이터 출력 장치.
- 제 1 항에 있어서,상기 제2전원의 전압레벨은 상기 제1전원의 전압레벨보다 낮은 데이터 출력 장치.
- 제 1 항에 있어서,상기 제1전원은 접지전원이고, 상기 제2전원은 백바이어스 전원인 데이터 출력 장치.
- 제 1 항에 있어서,상기 데이터 출력 장치는 상기 액티브 신호가 활성화된 상태에서, 저전압 레벨 정보를 갖는 상기 전압 레벨 검출 신호가 입력되면 상기 제2전원을 출력하는 데이터 출력 장치.
- 제 1 항에 있어서,상기 데이터 출력 장치는 상기 액티브 신호가 비활성화 시, 상기 전압 레벨 검출 신호에 상관없이 상기 제1전원을 출력하는 데이터 출력 장치.
- 제 7 항 또는 제 8 항에 있어서,상기 제2전원의 전압레벨은 상기 제1전원의 전압레벨보다 낮은 전원인 데이터 출력 장치.
- 제 1 항에 있어서,상기 전원 제어부는 상기 전압 레벨 검출 신호와 상기 액티브 신호에 응답하여 논리 연산하는 연산부와;상기 연산부의 출력 신호에 응답하여 상기 제1전원을 출력하는 제1출력부와;상기 연산부의 출력 신호의 로직 레벨을 변환하여 출력하는 레벨 시프터와;상기 레벨 시프터의 출력 신호에 응답하여 상기 제2전원을 출력하는 제2출력부;를 포함하는 데이터 출력 장치.
- 제 10 항에 있어서,상기 연산부는 상기 전압 레벨 검출 신호와 상기 액티브 신호에 응답하여 부정 논리곱 연산하는 논리소자를 포함하는 데이터 출력 장치.
- 제 10 항에 있어서,상기 제1출력부와 상기 제2출력부는 각각 상기 연산부의 출력신호와 상기 레벨 시프터의 출력 신호에 응답하여 풀-다운 구동하는 풀-다운 구동부;를 포함하는 데이터 출력 장치.
- 전원전압의 전압레벨을 검출하여 전압 레벨 검출 신호를 출력하는 저전압 레벨 검출부와;액티브 신호가 활성화된 상태에서 상기 전압 레벨 검출 신호에 따라 제1전원 또는 제2전원을 선택적으로 출력하는 전원 제어부와;상기 제1전원 또는 상기 제2전원을 공급받아, 입력되는 데이터 신호를 클럭 신호에 동기하여 출력하는 프리 드라이버;를 포함하는 데이터 출력 장치.
- 제 13 항에 있어서,상기 데이터 출력 장치는상기 프리 드라이버의 출력신호에 응답하여 풀-업 및 풀-다운 구동하는 구동 드라이버;를 더 포함하는 데이터 출력 장치.
- 제 13 항에 있어서,상기 제2전원의 전압레벨은 상기 제1전원의 전압레벨보다 낮은 데이터 출력 장치.
- 제 13 항에 있어서,상기 제1전원은 접지전원이고, 상기 제2전원은 백바이어스 전원인 데이터 출력 장치.
- 제 13 항에 있어서,상기 데이터 출력 장치는 상기 액티브 신호가 활성화된 상태에서, 저전압 레벨 정보를 갖는 상기 전압 레벨 검출 신호가 입력되면 상기 제2전원을 출력하는 데이터 출력 장치.
- 제 13 항에 있어서,상기 데이터 출력 장치는 상기 액티브 신호가 비활성화 시, 상기 전압 레벨 검출 신호에 상관없이 상기 제1전원을 출력하는 데이터 출력 장치.
- 제 17 항 또는 제 18 항에 있어서,상기 제2전원의 전압레벨은 상기 제1전원의 전압레벨보다 낮은 전원인 데이터 출력 장치.
- 제 13 항에 있어서,상기 전원 제어부는 상기 전압 레벨 검출 신호와 상기 액티브 신호에 응답하여 논리 연산하는 연산부와;상기 연산부의 출력 신호에 응답하여 상기 제1전원을 출력하는 제1출력부와;상기 연산부의 출력 신호의 로직 레벨을 변환하여 출력하는 레벨 시프터와;상기 레벨 시프터의 출력 신호에 응답하여 상기 제2전원을 출력하는 제2출력부;를 포함하는 데이터 출력 장치.
- 제 20 항에 있어서,상기 연산부는 상기 전압 레벨 검출 신호와 상기 액티브 신호에 응답하여 부정 논리곱 연산하는 논리소자를 포함하는 데이터 출력 장치.
- 제 20 항에 있어서,상기 제1출력부와 상기 제2출력부는 각각 상기 연산부의 출력신호와 상기 레벨 시프터의 출력 신호에 응답하여 풀-다운 구동하는 풀-다운 구동부;를 포함하는 데이터 출력 장치.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070141012A KR100950471B1 (ko) | 2007-12-28 | 2007-12-28 | 데이터 출력 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070141012A KR100950471B1 (ko) | 2007-12-28 | 2007-12-28 | 데이터 출력 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20090072789A KR20090072789A (ko) | 2009-07-02 |
KR100950471B1 true KR100950471B1 (ko) | 2010-03-31 |
Family
ID=41329975
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070141012A KR100950471B1 (ko) | 2007-12-28 | 2007-12-28 | 데이터 출력 장치 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100950471B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140146330A (ko) | 2013-06-17 | 2014-12-26 | 에스케이하이닉스 주식회사 | 구동 장치 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990061035A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 반도체 메모리장치의 데이타 출력장치 |
-
2007
- 2007-12-28 KR KR1020070141012A patent/KR100950471B1/ko not_active IP Right Cessation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990061035A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 반도체 메모리장치의 데이타 출력장치 |
Also Published As
Publication number | Publication date |
---|---|
KR20090072789A (ko) | 2009-07-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8299831B2 (en) | Semiconductor device | |
TWI417896B (zh) | 半導體記憶體裝置及其驅動方法 | |
US7663940B2 (en) | Semiconductor memory device and driving method thereof | |
US6445226B2 (en) | Output circuit converting an internal power supply potential into an external supply potential in a semiconductor apparatus | |
US20140368237A1 (en) | Driving device | |
US7868667B2 (en) | Output driving device | |
KR100930414B1 (ko) | 데이터 출력 장치 | |
JP2004135098A (ja) | 出力データのスルーレート制御方式 | |
KR20170064842A (ko) | 송신 회로 및 반도체 장치 | |
KR100950471B1 (ko) | 데이터 출력 장치 | |
KR100429890B1 (ko) | 데이터 신호의 스큐를 개선하는 데이터 출력 회로 | |
KR100911867B1 (ko) | 슬루율 제어를 위한 반도체 메모리 장치의 데이터 출력회로 및 슬루율 제어 방법 | |
US9479146B1 (en) | Data output device | |
US20110057687A1 (en) | Input buffer circuit | |
US20090121766A1 (en) | Externally asynchronous internally clocked system | |
US7221182B2 (en) | Open drain type output buffer | |
KR100701683B1 (ko) | 센스 앰프 전원제어회로 | |
US8225417B2 (en) | Circuit for controlling signal line transmitting data and method of controlling the same | |
US7983369B2 (en) | Circuit for outputting data of semiconductor memory apparatus | |
KR100930392B1 (ko) | 반도체 메모리의 전원 제어 장치 | |
US8350604B2 (en) | Clock receiver in semiconductor integrated circuit and method of controlling the same | |
KR100968155B1 (ko) | 반도체 메모리 장치 | |
KR100852000B1 (ko) | 센스 앰프 구동 신호 생성 회로 | |
KR101096221B1 (ko) | 반도체 장치 | |
KR100865557B1 (ko) | 파워업 초기화 회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |