KR20080027921A

KR20080027921A - 비휘발성 메모리의 스냅백 개선을 위한 부극성 전압 방전스킴

Info

Publication number: KR20080027921A
Application number: KR1020087002937A
Authority: KR
Inventors: 비펄 패텔; 스티븐 궐랜드리
Original assignee: 마이크론 테크놀로지, 인크
Priority date: 2005-07-12
Filing date: 2006-07-07
Publication date: 2008-03-28
Also published as: TWI305919B; EP1905041B1; US20070014170A1; WO2007008745A1; ATE460733T1; CN101258554B; CN101258554A; US7248521B2; EP1905041A1; US7864607B2; US20070258302A1; TW200710859A; DE602006012844D1; KR100923848B1; JP4655246B2; JP2009501406A

Abstract

방전 동작을 2개의 방전기간으로 분할한 비휘발성 메모리-장치를 위한 충전 펌프 및 방전 회로(450)이다. 제1 방전 기간에, 전압(VH)은 방전 전압(VN)이 제1 전압 레벨에 도달할 때까지 한 쌍의 방전 트랜지스터(288, 420)를 통해 방전된다(예컨대, 전압 소거). 쌍의 방전 트랜지스터(288, 420)를 통한 경로는, 쌍의 트랜지스터(288, 420)가 스냅백 상태로 들어가지 않도록, 중간 제어 전압(ndiv)에 의해 제어된다. 제2 방전 기간에, 잔여 방전 전압이 제3 방전 트랜지스터(410)를 통해 제1 레벨로부터 완전히 방전된다.

Description

비휘발성 메모리의 스냅백 개선을 위한 부극성 전압 방전 스킴 {NEGATIVE VOLTAGE DISCHARGE SCHEME TO IMPROVE SNAPBACK IN A NON-VOLATILE MEMORY}

본 발명은 일반적으로 비휘발성 메모리 장치에 관한 것으로, 보다 상세하게는 비휘발성 메모리 장치를 위한 방전 스킴(scheme)에 관한 것이다.

비휘발성 메모리는 파워(power)가 제거되었을 때 저장된 데이터를 유지하는 타입(type)의 메모리이다. 예컨대, 읽기 전용 메모리(read only memory; “ROM”), 소거 및 프로그램 가능 읽기 전용 메모리(erasable programmable read only memory; “EPROM”), 및 전기적 소거 및 프로그램 가능 읽기 전용 메모리(electrically erasable programmable read only memory; “EEPROM”)를 포함하여 다양한 타입의 비휘발성 메모리가 있다. EEPROM 장치의 한 타입은 플래시(flash) EEPROM 장치이다(“플래시 메모리”로도 언급된다).

각 비휘발성 메모리 장치는 그 자신의 고유 특성을 갖는다. 예컨대, EPROM 장치의 메모리 셀은 자외선 광을 이용하여 소거되는 반면, EEPROM 장치의 메모리 셀은 전기적인 신호를 이용하여 소거된다. 종래의 플래시 메모리 장치에서는 메모리 셀의 블록이 동시에 소거된다. ROM 장치의 메모리 셀은, 반면에, 전혀 소거될 수 없다. EPROM, EEPROM 및 플래시 메모리는, 일반적으로 재프로그램 가능한 비휘 발성 메모리를 필요로 하는 컴퓨터 시스템에 사용된다.

종래의 플래시 메모리 장치는 복수의 메모리 셀을 포함하며, 각 셀은 절연층으로 덮인 플로팅(floating) 게이트와 함께 마련된다. 절연층을 오버레이(overlay)하는 제어 게이트도 있다. 플로팅 게이트의 아래에는 플로팅 게이트 및 셀 구조 사이에 낀 다른 절연층이 있다. 이 절연층은 산화물 층이며 종종 터널(tunnel) 산화물로 언급된다. 기판은, 소스 및 드레인 영역 사이에 배치된 채널 영역과 더불어, 도핑된(doped) 소스 및 드레인 영역을 포함한다.

플래시 메모리 장치에서, 충전된 플로팅 게이트가 하나의 논리 상태, 예컨대, 논리값“0”을 나타내는 반면, 충전되지 않은 플로팅 게이트는 반대의 논리 상태, 예컨대, 논리값“1”을 나타낸다. 플래시 메모리 셀은 플로팅 게이트를 이 충전된 상태들 중 하나로 두는 것에 의해 프로그램된다. 플래시 메모리 셀은, 전하가 플로팅 게이트로부터 제거되면, 언-프로그램(un-programmed)되거나, 소거된다.

플래시 메모리 셀을 프로그래밍하는 하나의 방법은, 알려진 퍼텐셜(potential)을 셀의 드레인으로, 그리고 프로그래밍 퍼텐셜을 그 제어 게이트로 인가함에 의해 성취된다. 이에 의하여 전자(electron)는 소스로부터 메모리 셀의 플로팅 게이트로 전송된다. 플로팅 게이트로 전자를 전송하는 프로그래밍 동작은, 언-프로그램 상태의 경우보다 더 적은 전류를 읽기 시에 메모리 셀이 도통하도록 한다.

예컨대, -9.5V에 이르는 큰 부극성(negative) 전압은 플래시 메모리 셀을 소거할 때 종종 사용된다. 일단 소거 동작이 종료되면, 큰 부극성 전압(VN)은 고정 된 시간대에 그라운드(ground) 퍼텐셜(예컨대, 0V)로 방전되어야 한다. 일반적으로, n-채널 풀-다운(pull-down) 트랜지스터는 전압(VN)을 방전하는 데 사용된다. 이 n-채널 “방전” 트랜지스터는 그 소스/드레인 단자를 횡단하는 큰 부극성 전압(VN)(예컨대, -9.5V)을 가질 것이기 때문에, 방전 트랜지스터는 “스냅백(snapback)”으로 알려진 현상에 걸리기 쉽다. MOSFET 스냅백은 일반적으로, MOSFET 소스, 바디(body) 및 드레인 사이에 기생 바이폴러(bipolar) 소자를 능동화함에 의해, MOSFET가 고 전압/ 저 전류 상태로부터 저 전압/ 고 전류 상태로 전환하는 현상으로 정의된다. 트리거(trigger) 전압(Vt)은 MOSFET 스냅백 개시와 관련된 효과를 나타내는 전압이다.

당업계에 주지된 바와 같이, 트랜지스터는, 드레인 영역을 횡단하는 고 전계(high field)를 가질 때(즉, 큰 전압이 그 소스/드레인 영역을 횡단함), 스냅백에 걸리기 쉽다. 만약, 트랜지스터가 너무 빨리 능동화되면, 스냅백이 발생할 수 있다. 즉, 스냅백은, (ESD를 목적으로) 소스 및 드레인 사이에 존재하는 기생 바이폴러 트랜지스터가 트랜지스터 능동화로 인한 전류를 증폭할 때 발생한다. 이 스냅백 현상은 트랜지스터의 소스 및 드레인 영역 사이에서, 바람직스럽지 않으며 메모리 장치의 성능을 변화시킬 수 있는, 매우 높은 전류를 초래한다.

마이크론 테크놀러지(Micron Technology) 주식회사의 미국 특허 제6,438,032호는, 스냅백과 같은 문제점을 피하기 위해 방전 트랜지스터를 제어하기 위한 하나의 기술을, 이 명세서에 참조로서 통합되는 것에 의하여, 개시한다. 도 1은 '032 특허에 개시된 기술을 통합한 충전 펌프(pump) 및 방전 회로(50)의 예시도이다. 회로(50)는 충전 펌프(316), 방전 제어 회로(324), NMOS 방전 트랜지스터(288), 방전 제어 캐패시터(292), NMOS 트랜지스터(286), 및 PMOS 트랜지스터(218)을 포함한다.

충전 펌프(316)는 회로(50)를 포함하는 메모리 장치의 비휘발성 메모리 셀의 소거를 위해 요구되는 상승된 소거 전압(VN)의 생성을 책임진다. 충전 펌프(316)는, 회로(50)를 포함하는 메모리 장치가 소거 동작을 수행할 때, 능동(즉, 하이(high)) 소거 신호 ERASEP에 의해 동작 가능하게 된다. 충전 펌프(316)에 의해 생성되는 소거 전압(VN)은, 비휘발성 메모리 셀의 어레이(도 1에 도시되지 않음)에 연결되는 신호 출력 라인(258)에 놓인다. 소거 동작이 행해진 후에, 비능동(즉, 로우(low))으로의 ERASEP 신호 전이는, 충전 펌프(316)를 비능동화하고 방전 제어 회로(324)를 동작 가능하게 한다.

방전 제어 회로(324)는, NMOS 방전 트랜지스터(288)를 통한 충전 펌프 출력(258)로부터 그라운드로의 잔여 전압의 방전을 제어한다. 방전 트랜지스터(288)는 일반적으로 캐패시터(292)에 의해 턴오프된다. 방전 동안에, 방전 트랜지스터(288)의 게이트는 방전 제어 신호 DISCHARGE에 의해 들어 올려져, 펌프 전압의 어떤 잔여 부분도 신속히 방전하기 위해, 포화에 도달하기 전에 펌프 전압의 일부를 제어된 경사진 방식으로 방전하여 트랜지스터(288)가 특정 시간 동안 선형 영역에서 동작하도록 한다.

회로(50)의 동작이 이제 약간 더 구체적으로 기술된다. 메모리 장치가 소거 동작을 수행할 때, 충전 펌프(316)가 능동화되어 소거 전압(VN)을 신호 출력 라 인(258)에 제공한다. 충전 펌프(316)는, 능동화시에, 회로 노드(290)를 출력 라인(258)의 소거 전압(VN)으로 연결하는 NMOS 트랜지스터(286)을 턴온시킨다. 회로 노드(290)의 부극성 소거 전압(VN)의 존재는, 충전 펌프(316)이 능등화되어 있는 동안 NMOS 방전 트랜지스터(288)가 비능동화되고 그라운드로 도통하지 않는 것을 보장한다. 추가적으로, 부극성 소거 전압(VN)은 노드(290)와 결합하여 방전 제어 캐패시터(292)를 전압(VN)으로 충전한다. 충전 펌프(316)는, 능동화된 동안, PMOS 트랜지스터(218)를 또한 턴오프하여, 방전 제어 회로(324)를 회로 노드(290) 및 부극성 소거 전압(VN)으로부터 절연한다.

소거 동작 후에, ERASEP 신호가 비능동화(로우) 되고, 충전 펌프(316)가 비능동화된다. NMOS 트랜지스터(286)가 턴오프되어, 회로 노드(290)를 신호 출력 라인(258)으로부터 절연한다. 동시에, PMOS 트랜지스터(218)가 턴온되어, 회로 노드(290)로 방전 제어 회로(324)를 연결하고, 충전된 방전 제어 캐패시터(292)에 의해 부극성 소거 전압(VN)으로 유지된다. 비능동(로우) ERASEP 신호는 또한, 방전 제어 회로(324)를 동작 가능하게 하여, 제어 신호 DISCHARGE(또는 전류 흐름)를 PMOS 트랜지스터(218)를 통해 회로 노드(290)로 제공한다. 이 제어 신호 DISCHARGE는 방전 제어 캐패시터(292)를 점진적으로 충전한다. 방전 제어 캐패시터(292)가 충전됨에 따라, 회로 노드(290)의 전압 신호가 부극성 소거 전압(VN)에서 공급 전압(VCC)으로 점진적으로 상승한다. 회로 노드(290)는 NMOS 방전 트랜지스터(288)의 게이트에 연결되며, 회로 노드(290)의 상승 전압은 방전 트랜지스터(288)를 능동화하여, 신호 출력 라인(258) 및 동작하지 않게 된 충전 펌프(316) 로부터의 잔여 전압을 서서히 방전한다.

신호 출력 라인(258)으로부터의 잔여 전압의 방전 후에, 방전 제어 회로(324)는, 방전 트랜지스터(288)의 게이트의 바이어스(bias)를 유지한다. 이는 다음 소거 동작 때까지 방전 트랜지스터(288)를 동작 가능하게 유지한다.

따라서, 도 2에 도시된 바와 같이, '032 특허는, 큰 부극성 소거 전압(VN)(예컨대, -9.5V)을 그라운드 퍼텐셜(예컨대, 0V)로 방전하기 위해, 기간 Z(즉, 방전 시간)에 걸쳐, 방전 트랜지스터(288)의 능동화(즉, 완만하게 경사지는 DISCHARGE 제어 신호를 이용한)하는 단계를 개시한다. 본 발명의 발명자는, 방전 트랜지스터(288)를 횡단하는 소스/드레인 전압과 같은, 방전 시간에 추가적인, 다른 요인들에 좌우되는 스냅백 현상을 발견했다. 따라서, 스냅백의 영향을 실제적으로 완화하기 위해, 그리고 메모리 장치의 전반적인 효율 및 동작을 개선하기 위해, 비휘발성 메모리 장치의 방전 트랜지스터(288)를 횡단하는 소스/드레인 전압을 제어하는 것이 바람직하다.

본 발명은 스냅백의 영향을 실제적으로 완화하기 위해, 그리고 메모리 장치의 전반적인 효율 및 동작을 개선하기 위해, 비휘발성 메모리 장치의 방전 트랜지스터를 횡단하는 소스/드레인 전압을 제어하는 메커니즘(mechanism)을 제공한다.

상기 및 다른 특징과 장점들은, 본 발명의 다양한 모범적인 실시예들에서, 방전 동작을 2개의 방전 기간으로 분할한 비휘발성 메모리 장치를 위한 충전 펌프 및 방전 회로를 제공함에 의해 달성된다. 제1 방전 기간에, 방전되는 전압(예컨대, 소거 전압)은 방전 전압이 제1 전압 레벨에 도달할 때까지 한 쌍의 방전 트랜지스터를 통해 방전된다. 한 쌍의 방전 트랜지스터를 통한 경로는, 한 쌍의 트랜지스터가 스냅백 상태로 들어가지 않도록, 중간 제어 전압에 의해 제어된다. 제2 방전 기간에, 잔여 방전 전압이 제3 방전 트랜지스터를 통해 제1 레벨로부터 완전히 방전된다.

본 발명의 상기 및 다른 장점과 특징들은 첨부 도면을 참조하여 후술되는 모범적인 실시예들의 상세한 설명으로부터 보다 명백해질 것이다.

도 1은 비휘발성 메모리 장치를 위한 종래의 충전 펌프 및 방전 회로를 예시한다.

도 2는 도 1 회로의 일부의 방전 특성을 예시한다.

도 3은 본 발명의 실시예에 따라 구성된 비휘발성 메모리 장치를 위한 충전 펌프 및 방전 회로를 예시한다.

도 4는 도 3 회로의 일부의 방전 특성을 예시한다.

도 5는 본 발명의 실시예에 따라 구성된 메모리 장치를 예시한다.

도 6은 본 발명의 실시예에 따라 구성된 적어도 하나의 메모리 장치를 통합한 프로세서 시스템을 도시한다.

도 3은 본 발명의 실시예에 따라 구성된 비휘발성 메모리 장치를 위한 충전 펌프 및 방전 회로(450)를 예시한다. 회로(450)는 충전 펌프(316), 방전 제어 회 로(324), NMOS 방전 트랜지스터(288), 방전 제어 캐패시터(292), NMOS 트랜지스터(286), 제2 NMOS 트랜지스터(410), PMOS 트랜지스터(218), PMOS 방전 트랜지스터(420) 및 전압 발생기 회로(400)를 포함한다. 예시된 실시예에서, 전압 발생기 회로(400)는, 기준 전압(VREF) 및 라인(258) 사이에 분압기로서 연결된 2개의 저항기(402, 404)를 포함한다. 상기 발생기의 출력은 중간 부극성 전압 NDIV(보다 상세하게 후술됨)이다.

회로(450)는, 다음의 변형을 제외하면, 도 1에 예시된 종래의 충전 펌프 및 방전 회로(50)와 유사한 방식으로 구성된다. PMOS 방전 트랜지스터(420)는 제1 NMOS 방전 트랜지스터(288)와 직결로 연결된다. PMOS 방전 트랜지스터(420)는 전압 발생기 회로(400)로부터 중간 부극성 전압 NDIV를 수신하도록 연결된 그의 게이트 단자를 갖는다. 추가로, 제2 NMOS 방전 트랜지스터(410)는 다른 방전 트랜지스터(420, 288)와 병렬로 연결된다. 제2 NMOS 방전 트랜지스터(410)는 제2 방전 제어 신호 DISCHARGE2(상세하게 후술됨)에 의해 제어된다.

도 3 내지 5를 참조하여, 본 발명의 충전 펌프 및 방전 회로(450)의 동작이 이제 기술된다. 초기에, 회로는 소거 동작에 대해 종래의 회로(50)(도 1)와 동일한 방식으로 동작한다. 즉, 충전 펌프(316)는 회로(450)를 포함하는 메모리 장치의 비휘발성 메모리 셀의 소거를 위해 요구되는 상승된 소거 전압(VN)의 생성을 책임진다. 충전 펌프(316)는, 회로(450)를 포함하는 메모리 장치가 소거 동작을 수행할 때, 능동(즉, 하이) 소거 신호 ERASEP에 의해 동작 가능하게 된다. 충전 펌프(316)는, 능동화시에, NMOS 트랜지스터(286)를 턴온시켜, 회로 노드(290)를 출력 라인(258)의 소거 전압(VN)으로 연결한다. 회로 노드(290)의 부극성 전압(VN)의 존재는, 충전 펌프(316)가 능등화되어 있는 동안 NMOS 방전 트랜지스터(288)가 비능동화되고 도통되지 않는 것을 보장한다. 추가적으로, 부극성 소거 전압(VN)은 노드(290)와 결합하여 방전 제어 캐패시터(292)를 부극성 소거 전압(VN)으로 충전한다. 충전 펌프(316)는, 능동화된 동안, PMOS 트랜지스터(218)를 또한 턴오프하여, 방전 제어 회로(324)를 회로 노드(290) 및 부극성 소거 전압(VN)으로부터 절연한다.

충전 펌프(316)에 의해 생성되는 소거 전압(VN)은, 비휘발성 메모리 셀(470)의 어레이(도 5 참조)에 연결되는 신호 출력 라인(258)에 놓인다. 소거 동작이 행해진 후에, 비능동(즉, 로우)으로의 ERASEP 신호 전이는, 충전 펌프(316)를 비능동화하고 방전 제어 회로(324)를 동작 가능하게 한다.

이 점에서, 본 발명의 회로(450)의 동작이 도 1의 종래 회로(50)와 다르다. 본 발명에 따르면, 충전 펌프 출력(258)에서의 잔여 소거 전압은 제1 NMOS 방전 트랜지스터(288) 및 PMOS 방전 트랜지스터(420)를 통해 방전된다. PMOS 방전 트랜지스터는 발생기(400)로부터 출력되는 중간 부극성 전압 NDIV에 의해 제어된다.

소거 동작 후에, ERASEP 신호가 비능동화(로우) 되고, 충전 펌프(316)가 비능동화된다. NMOS 트랜지스터(286)가 턴오프되어, 회로 노드(290)를 신호 출력 라인(258)의 전압으로부터 절연한다. 동시에, PMOS 트랜지스터(218)가 턴온되어, 회로 노드(290)로 방전 제어 회로(324)를 연결하는, 충전된 방전 제어 캐패시터(292)에 의해 부극성 소거 전압(VN)으로 유지된다. 비능동(로우) ERASEP 신호는 또한, 방전 제어 회로(324)를 동작 가능하게 하여, 방전 제어 신호 DISCHARGE를 발생한다. 방전 제어 신호 DISCHARGE는 방전 제어 캐패시터(292)를 점진적으로 충전한다. 방전 제어 캐패시터(292)가 충전됨에 따라, 회로 노드(290)의 전압 신호가 부극성 소거 전압(VN)에서 공급 전압(VCC)으로 점진적으로 상승한다. 회로 노드(290)는 제1 NMOS 방전 트랜지스터(288)의 게이트에 연결되며, 회로 노드(290)의 상승 전압은 제1 NMOS 방전 트랜지스터(288)를 능동화하여 신호 출력 라인(258) 및 동작하지 않게 된 충전 펌프(316)로부터의 잔여 소거 전압을 서서히 방전한다.

NMOS 방전 트랜지스터(288)는, 포화(즉, 도 4의 VCC)로 내몰리기 전, 통제되고 경사진 방식으로 특정 기간 동안 선형 영역에서 동작한다. 이 동일 방전 기간 X(도 4) 중에, PMOS 방전 트랜지스터(420)는 발생기(400)로부터 출력되는 중간 부극성 전압 NDIV에 의해 능동화된다. 상기와 같이, 제1 NMOS 방전 트랜지스터(288)를 횡단하는 소스/드레인 전압의 양은 VN으로부터 대략 NDIV-Vtp로 감소된다, 여기서 Vtp는 PMOS 방전 트랜지스터(420)의 임계전압이다. 이는 방전 동작 도중에 스냅백의 발생을 방지한다. 본 발명에 따르면, 발생기(400)는, 중간 부극성 전압 NDIV가, 스냅백이 제1 NMOS 방전 트랜지스터(288)에서 발생하지 않는 것을 보장하기에 충분하게 낮음을 보장하도록 구성될 수 있다.

PMOS 방전 트랜지스터(420)는, 방전 부극성 전압 NDIV가 -Vtp(즉, PMOS 방전 트랜지스터(420)의 임계 전압)에 도달할 때, 방전 기간 X의 끝에서 턴오프될 것이다. 도 4에 도시된 바와 같이, 부극성 전압 VN이 이 시점에서 완전히 방전되지 않았기 때문에, 회로(450)는 제2 방전 기간 Y를 겪는다. 제2 방전 기간 Y 중에, 제2 NMOS 방전 트랜지스터(410)는 능동화하여 잔여 소거 전압을 그라운드로 밀어넣는다. 제2 NMOS 방전 트랜지스터(410)는, PMOS 방전 트랜지스터(420)가 턴오프될 때 비휘발성 메모리 장치의 제어 회로(460)(도 5)에 의해 생성되는, 제2 방전 제어 신호 DISCHARGE2에 의해 능동화된다.

도 4에서 볼 수 있듯이, 총 방전 시간 Z는 제1 및 제2 방전 기간(즉, Z=X+Y)의 조합이다. 앞서 설명한 바와 같이, 제1 방전 기간 X는 VN의 주 방전을 포함하는 한편, 제2 방전 기간은 그라운드로의 방전을 포함한다. 총 방전 시간 Z는, 그러나, 종래의 방전 기술에 관한 도 2에 예시된 방전 시간 Z와 동일하다. 상기와 같이, 본 발명은 방전 시간의 증가 없이 스냅백을 방지한다. 본 발명은, 회로(450) 및 메모리 장치 자체가 스냅백의 영향을 받지 않음을 또한 보장한다.

예시된 본 발명에 따르면, 발생기(400)의 저항기 분압기 회로에서 탭(tap)으로 및 로부터의 포인트(point)를 선택함에 의해, 본 발명은 PMOS 방전 트랜지스터(420)의 게이트로 인가되는 NIDV 중간 부극성 전압의 정확한 값을 정밀하게 제어할 수 있다. 상기한 바와 같이, 제1 NMOS 방전 트랜지스터(288)를 횡단하여 보여지는 소스/드레인 전압의 양은 큰 부극성 전압 VN을 대신하여 중간 전압 NDIV에 의해 제어된다. 그러나, 어떤 타입의 전압 발생기 또는 분압기 회로라도 전압 발생기(400)로서 사용될 수 있다는 것을 이해해야 한다. 예를 들어, 발생기(400)는 기준 전압 VREF로부터 소망하는 전압 NDIV를 생성할 수 있는 임피던스를 갖는 직렬 연결된 트랜지스터들을 포함할 수 있다. 추가로, 발생기(400)는 소망하는 전압 NDIV를 출력하도록 제어될 수 있는 아날로그 또는 디지털 회로일 수 있다.

도 6은 본 발명의 실시예들 중 하나를 통합한 메모리 장치(500)를 활용할 수 있는 프로세서 시스템(900)을 도시한다. 처리 시스템(900)은 로컬 버스(local bus)(904)로 연결된 하나 이상의 프로세서(901)를 포함한다. 메모리 제어기(902) 및 주 버스 브릿지(bridge)(903)가 또한 로컬 버스(904)에 연결된다. 처리 시스템(900)은 다중 메모리 제어기(902) 및/또는 다중 주 버스 브릿지(903)을 포함할 수 있다. 메모리 제어기(902) 및 주 버스 브릿지(903)는 단일 장치(906)로 집적될 수 있다.

메모리 제어기(902)는 하나 이상의 메모리 버스(907)에 또한 연결된다. 각 메모리 버스(907)는 본 발명의 적어도 하나의 메모리 장치(500)를 포함하는 메모리 구성 요소(908)를 수용한다. 메모리 구성 요소(908)는 메모리 카드 또는 메모리 모듈(module)일 수 있다. 메모리 모듈의 예는, 단일 인라인(inline) 메모리 모듈(SIMM) 및 2중 인라인 메모리 모듈(DIMM)을 포함한다. 메모리 구성 요소(908)는 하나 이상의 부가적인 장치(909)를 포함할 수 있다. 예를 들어, SIMM 또는 DIMM에서, 부가적인 장치(909)는 직렬 존재 검출(serial presence detect; SPD) 메모리와 같은, 구성 메모리(configuration memory)일 수 있다. 메모리 제어기(902)는 또한, 캐시(cache) 메모리(905)일 수 있다. 캐시 메모리(905)는 단지 처리 시스템의 캐시 메모리일 수 있다. 교호적으로, 다른 장치들, 예컨대, 프로세서(901)가 또한, 캐시 메모리(905)와 캐시 계층 구성(hierarchy)을 형성할 수 있는, 캐시 메모리들을 포함할 수 있다. 만약, 처리 시스템(900)이 버스 마스터(bus master)이거나 직접 메모리 액세스(DMA)를 지원하는 주변장치 또는 제어기들을 포함하면, 메모 리 제어기(902)가 캐시 일관성(coherency) 프로토콜을 구현할 수 있다. 만약 메모리 제어기(902)가 복수의 메모리 버스(907)에 연결되면, 각 메모리 버스(907)가 병렬로 동작될 수 있거나, 다른 어드레스 범위가 다른 메모리 버스(907)로 매핑될 수 있다.

주 버스 브릿지(903)는 적어도 하나의 주변장치 버스(910)로 연결된다. 주변장치 또는 부가적인 버스 브릿지와 같은 다양한 장치들은, 주변장치 버스(910)으로 연결될 수 있다. 이들 장치는 저장장치 제어기(911), 보조 입출력(I/O) 장치(914), 제2 버스 브릿지(915), 멀티미디어 프로세서(918), 및 레거시(legacy) 장치 인터페이스(920)를 포함할 수 있다. 주 버스 브릿지(903)는, 하나 이상의 특별한 목적의 고속 포트(922)에 또한 연결될 수 있다. 퍼스널 컴퓨터에서는, 예컨대, 특별한 목적의 포트가, 고성능의 비디오 카드를 처리 시스템(900)으로 연결하는 데 사용되는 그래픽 가속 포트(Accelerated Graphics Port; AGP)일 수 있다.

저장장치 제어기(911)는 하나 이상의 저장 장치(913)를, 저장장치 버스(912)를 통해, 주변장치 버스(910)로 연결한다. 예를 들어, 저장장치 제어기(911)는 SCSI 제어기일 수 있고, 저장 장치(913)는 SCSI 디스크일 수 있다. 입출력 장치(914)는 어떤 종류의 주변장치도 될 수 있다. 예를 들어, 입출력 장치(914)는, 이더넷(Ethernet) 카드와 같은, 로컬 영역 네트워크 인터페이스일 수 있다. 제2 버스 브릿지(915)는 부가적인 장치들을 다른 버스를 통해 처리 시스템으로 인터페이스하는 데 사용될 수 있다. 예를 들어, 제2 버스 브릿지(915)는, USB 장치(917)를 처리 시스템(900)으로 연결하는 유니버설 직렬 포트(universal serial port; USB) 제어기일 수 있다. 멀티미디어 프로세서(918)는, 스피커(919)와 같은 하나의 부가적인 장치에 연결될 수 있는, 사운드 카드, 비디오 캡쳐 카드, 또는 어떠한 다른 형태의 미디어 인터페이스가 될 수 있다. 레거시 장치 인터페이스(920)는 레거시 장치(921), 예컨대, 예전 스타일의 키보드 및 마우스를 처리 시스템(900)에 연결하는 데 사용된다.

도 6에 예시된 처리 시스템(900)은, 단지 본 발명의 메모리 장치들을 사용할 수 있는 모범적인 처리 시스템이다. 도 6은, 퍼스널 컴퓨터 또는 워크스테이션과 같은, 범용 컴퓨터를 위해 특별히 적합한 처리 구조를 예시하지만, 다양한 어플리케이션에의 사용을 위해 보다 적합해지도록 처리 시스템(900)을 구성하는 주지의 변형이 만들어질 수 있음을 인식해야할 것이다. 예를 들어, 처리를 필요로 하는 많은 전자 장치들이, 메모리 구성 요소(908) 및/또는 메모리 장치(500)에 연결된 CPU(901)에 의존하는 유사한 구조를 사용하여 구현될 수 있다. 이 전자 장치들은, 오디오/비디오 프로세서 및 레코더(recorder), 게이밍 콘솔(gaming console), 디지털 텔레비전 세트, 유선 또는 무선 전화기, 네비게이션 장치들(글로벌 포지셔닝 시스템(global positioning system; GPS) 및/또는 관성 네비게이션에 기반한 시스템을 포함하는), 그리고 디지털 카메라 및/또는 레코더들을 포함할 수 있으나, 그에 한정되지는 않는다. 변형은, 예컨대, 불필요한 구성 요소의 제거, 특화된 장치들 또는 회로의 추가, 및/또는 복수의 장치들의 집적을 포함할 수 있다.

상기한 처리 및 장치들은 사용 및 제조될 수 있는 많은 바람직한 방법 및 일반적인 장치들을 예시한다. 앞서의 기술 및 도면들은 본 발명의 목적, 특징, 및 장점들을 달성하는 실시예들을 예시한다. 그러나, 본 발명을 상기 및 예시한 실시예들로 엄격히 한정하려고 의도한 것은 아니다. 후술하는 청구범위의 사상 및 권리범위에 속하는 본 발명의 어떠한 변형도, 현재 예지할 수 없는 것일지라도, 본 발명의 일부로 간주되어야할 것이다.

Claims

플래시 메모리 장치를 위한 방전 회로이며, 제1 퍼텐셜(potential)을 갖는 제1 전압을 방전하기 위한 것이고 상기 메모리 장치에 연결된 방전 회로로서,

상기 제1 전압을 제1 방전 시간 동안에 상기 제1 퍼텐셜로부터 제2 퍼텐셜로 방전하기 위한 제1 방전 회로, 및

상기 제1 전압을 제2 방전 시간 동안에 상기 제2 퍼텐셜로부터 제3 퍼텐셜로 방전시키기 위한 제2 방전 회로를 포함하는 방전 회로.
청구항 1에 있어서, 상기 제1 퍼텐셜이 소거 전압이고, 상기 제2 퍼텐셜이 중간 전압이며, 상기 제3 퍼텐셜이 그라운드(ground) 퍼텐셜인, 방전 회로.
청구항 1에 있어서, 상기 제1 회로는,

제어 전압을 발생하는 전압 발생기,

한 쌍의 방전 트랜지스터로서, 상기 쌍 중 하나는 상기 제어 전압에 의해 능동화되고, 상기 방전 트랜지스터들은 상기 제어 전압 및 제1 방전 제어 신호에 따라 상기 제1 전압을 상기 제1 퍼텐셜로부터 상기 제2 퍼텐셜로 방전하는 한 쌍의 방전 트랜지스터, 및

상기 제1 방전 제어 신호를 생성하기 위한 제어 회로를 포함하는, 방전 회로.
청구항 3에 있어서, 상기 제어 전압은 상기 제1 및 제2 퍼텐셜 사이의 퍼텐셜을 갖는, 방전 회로.
청구항 3에 있어서, 상기 한 쌍의 방전 트랜지스터는,

상기 제어 전압으로 연결되는 게이트를 갖는 제1 타입의 제1 트랜지스터, 및

상기 제1 방전 제어 신호로 연결되는 게이트를 갖는 제2 타입의 제2 트랜지스터를 포함하며,

상기 제1 트랜지스터는 상기 제1 전압 및 상기 제2 트랜지스터의 사이에 연결되고, 상기 제2 트랜지스터는 상기 제1 트랜지스터 및 그라운드 퍼텐셜 사이에 연결되는, 방전 회로.
청구항 3에 있어서, 상기 전압 발생기는, 기준 전압으로부터 상기 제어 전압을 발생하기 위한 분압기를 포함하는, 방전 회로.
청구항 3에 있어서, 상기 전압 발생기는, 미리 설정된 기준에 기반하여 상기 제어 전압을 발생하는, 방전 회로.
청구항 3에 있어서, 상기 제1 방전 제어 신호는, 상기 제1 방전 시간의 제1 부분 동안에 상기 제2 트랜지스터의 게이트 전압을 경사지게 하는, 방전 회로.
청구항 8에 있어서, 상기 제1 방전 제어 신호는, 상기 제1 방전 시간의 제2 부분 동안에 상기 제2 트랜지스터의 게이트를 공급 전압으로 연결하는, 방전 회로.
청구항 5에 있어서, 상기 제2 방전 회로는 상기 제1 전압을 반송하는 라인 및 그라운드 퍼텐셜 사이에 연결되는 트랜지스터를 포함하고, 상기 트랜지스터는 제2 방전 제어 신호에 의해 제어되는, 방전 회로.
플래시 메모리 장치로서,

플래시 메모리 셀의 어레이,

상기 어레이에 연결되는 출력 라인에, 제1 퍼텐셜을 갖는 출력 전압을 제공하기 위한 충전 펌프, 및

상기 출력 전압에 연결된 방전 회로를 포함하며,

상기 방전 회로는,

상기 출력 전압을 제1 방전 시간 동안에 상기 제1 퍼텐셜로부터 제2 퍼텐셜로 방전하기 위한 제1 방전 회로, 및

상기 출력 전압을 제2 방전 시간 동안에 상기 제2 퍼텐셜로부터 제3 퍼텐셜로 방전하기 위한 제2 방전 회로를 포함하는, 플래시 메모리 장치.
청구항 11에 있어서, 상기 제1 퍼텐셜이 소거 전압이고, 상기 제2 퍼텐셜이 중간 전압이며, 상기 제3 퍼텐셜이 그라운드 퍼텐셜인, 플래시 메모리 장치.
청구항 11에 있어서, 상기 제1 회로는,

제어 전압을 발생하는 전압 발생기,

한 쌍의 방전 트랜지스터로서, 상기 쌍 중 하나는 상기 제어 전압에 의해 능동화되고, 상기 방전 트랜지스터들은 상기 제어 전압 및 제1 방전 제어 신호에 따라 상기 제1 전압을 상기 제1 퍼텐셜로부터 상기 제2 퍼텐셜로 방전하는, 한 쌍의 방전 트랜지스터, 및

상기 제1 방전 제어 신호를 생성하기 위한 제어 회로를 포함하는, 플래시 메모리 장치.
청구항 13에 있어서, 상기 제어 전압은 상기 제1 및 제2 퍼텐셜 사이의 퍼텐셜을 갖는, 플래시 메모리 장치.
청구항 13에 있어서, 상기 한 쌍의 방전 트랜지스터는,

상기 제어 전압으로 연결되는 게이트를 갖는 제1 타입의 제1 트랜지스터, 및

상기 제1 방전 제어 신호로 연결되는 게이트를 갖는 제2 타입의 제2 트랜지스터를 포함하며,

상기 제1 트랜지스터는 상기 제1 전압 및 상기 제2 트랜지스터의 사이에 연결되고, 상기 제2 트랜지스터는 상기 제1 트랜지스터와 그라운드 퍼텐셜 사이에 연 결되는, 플래시 메모리 장치.
청구항 13에 있어서, 상기 전압 발생기는, 기준 전압으로부터 상기 제어 전압을 발생하기 위한 분압기를 포함하는, 플래시 메모리 장치.
청구항 13에 있어서, 상기 전압 발생기는, 미리 설정된 기준에 기반하여 상기 제어 전압을 발생하는, 플래시 메모리 장치.
청구항 13에 있어서, 상기 제1 방전 제어 신호는, 상기 제1 방전 시간의 제1 부분 동안에 상기 제2 트랜지스터의 게이트 전압을 경사지게 하는, 플래시 메모리 장치.
청구항 18에 있어서, 상기 제1 방전 제어 신호는, 상기 제1 방전 시간의 제2 부분 동안에 상기 제2 트랜지스터의 게이트를 공급 전압으로 연결하는, 플래시 메모리 장치.
청구항 15에 있어서, 플래시 메모리 제어 회로를 더 포함하며,

상기 제2 방전 회로는, 상기 제1 전압을 반송하는 라인 및 그라운드 퍼텐셜 사이에 연결되는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 플래시 메모리 제어 회로로부터 생성되는 제2 방전 제어 신호에 의해 제어되는, 플래시 메모리 장 치.
플래시 메모리 장치에 연결된 프로세서를 포함하는 시스템으로서,

상기 플래시 메모리 장치는,

플래시 메모리 셀의 어레이,

상기 어레이로의 출력라인에, 제1 퍼텐셜을 갖는 출력 전압을 제공하기 위한 충전 펌프, 및

상기 출력 전압에 연결된 방전 회로를 포함하고,

상기 방전 회로는,

상기 출력 전압을 제1 방전 시간 동안에 상기 제1 퍼텐셜로부터 제2 퍼텐셜로 방전하기 위한 제1 방전 회로, 및

상기 출력 전압을 제2 방전 시간 동안에 상기 제2 퍼텐셜로부터 제3 퍼텐셜로 방전하기 위한 제2 방전 회로를 포함하는, 시스템.
청구항 21에 있어서, 상기 제1 퍼텐셜이 소거 전압이고, 상기 제2 퍼텐셜이 중간 전압이며, 상기 제3 퍼텐셜이 그라운드 퍼텐셜인, 시스템.
청구항 21에 있어서, 상기 제1 회로는,

제어 전압을 발생하는 전압 발생기,

한 쌍의 방전 트랜지스터로서, 상기 쌍 중 하나는 상기 제어 전압에 의해 능 동화되고, 상기 방전 트랜지스터들은 상기 제어 전압 및 제1 방전 제어 신호에 따라 상기 제1 전압을 상기 제1 퍼텐셜로부터 상기 제2 퍼텐셜로 방전하는 한 쌍의 방전 트랜지스터, 및

상기 제1 방전 제어 신호를 생성하기 위한 제어 회로를 포함하는, 시스템.
청구항 23에 있어서, 상기 제어 전압은 상기 제1 및 제2 퍼텐셜 사이의 퍼텐셜을 갖는, 시스템.
청구항 23에 있어서, 상기 한 쌍의 방전 트랜지스터는,

상기 제어 전압으로 연결되는 게이트를 갖는 제1 타입의 제1 트랜지스터, 및

상기 제1 방전 제어 신호로 연결되는 게이트를 갖는 제2 타입의 제2 트랜지스터를 포함하며,

상기 제1 트랜지스터는 상기 제1 전압 및 상기 제2 트랜지스터의 사이에 연결되고, 상기 제2 트랜지스터는 상기 제1 트랜지스터와 그라운드 퍼텐셜 사이에 연결되는, 시스템.
청구항 23에 있어서, 상기 전압 발생기는, 기준 전압으로부터 상기 제어 전압을 발생하기 위한 분압기를 포함하는, 시스템.
청구항 23에 있어서, 상기 제1 방전 제어 신호는, 상기 제1 방전 시간의 제1 부분 동안에 상기 제2 트랜지스터의 게이트 전압을 경사지게 하는, 시스템.
청구항 27에 있어서, 상기 제1 방전 제어 신호는, 상기 제1 방전 시간의 제2 부분 동안에 상기 제2 트랜지스터의 게이트를 공급 전압으로 연결하는, 시스템.
청구항 25에 있어서, 상기 플래시 메모리 장치는 플래시 메모리 제어 회로를 더 포함하며,

상기 제2 방전 회로는, 상기 제1 전압을 반송하는 라인 및 그라운드 퍼텐셜 사이에 연결되는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 플래시 메모리 제어 회로로부터 생성되는 제2 방전 제어 신호에 의해 제어되는, 시스템.