JP4655246B2 - 不揮発性メモリにおけるスナップバックを改良するための負電圧放電方式 - Google Patents

Description

本発明は全般的には不揮発性メモリ装置に関し、より具体的には不揮発性メモリ装置のための放電方式に関する。

不揮発性メモリは、記憶しているデータを電力が除かれたときに保持する種類のメモリ装置である。さまざまな種類の不揮発性メモリが存在し、たとえば、読み取り専用メモリ（ＲＯＭ）、消去プログラム可能読み取り専用メモリ（ＥＰＲＯＭ）、および電気的消去プログラム可能な読み取り専用メモリ（ＥＥＰＲＯＭ）などが挙げられる。ＥＥＰＲＯＭ装置の１つの種類がフラッシュＥＥＰＲＯＭ装置である（「フラッシュメモリ」とも呼称）。

各不揮発性メモリ装置はそれぞれ独自の特性を有する。たとえば、ＥＰＲＯＭ装置のメモリセルは紫外線を用いて消去されるが、ＥＥＰＲＯＭ装置のメモリセルは電気信号を用いて消去される。従来のフラッシュメモリ装置においては、複数のメモリセルブロックが同時に消去される。他方、ＲＯＭ装置のメモリセルはまったく消去できない。一般に、ＥＰＲＯＭ、ＥＥＰＲＯＭ、およびフラッシュメモリは、再プログラム可能な不揮発性メモリを必要とするコンピュータシステムに使用される。

従来のフラッシュメモリ装置は、複数のメモリセルを含み、絶縁層で覆われたフローティングゲートが各セルに設けられている。さらに、この絶縁層に重なって制御ゲートが存在する。フローティングゲートの下には、このフローティングゲートとセル基板との間に挟まれた別の絶縁層が存在する。この絶縁層は、酸化物層であり、トンネル酸化物層と称されることが多い。基板は、不純物が注入されたソースおよびドレイン領域と、このソース領域とドレイン領域との間に配置されたチャネル領域とを含む。

フラッシュメモリ装置においては、帯電したフローティングゲートは、１つの論理状態、たとえば論理値「０」、を表す。一方、帯電していないフローティングゲートは反対の論理状態、たとえば論理値「１」を表す。フラッシュメモリセルのプログラミングは、フローティングゲートをこれらの帯電状態のどちらか一方にすることによって行われる。フローティングゲートから電荷が除かれると、フラッシュメモリセルはプログラミングされていない状態、すなわち消去された状態になる。

フラッシュメモリセルをプログラミングする１つの方法は、既知の電位をセルのドレインに印加し、プログラミング用電位をその制御ゲートに印加することによって行われる。これによって、電子がメモリセルのソースからフローティングゲートに移動する。電子をフローティングゲートに移動させるプログラミング動作では、プログラミングされていない状態に比べ、読み取り時にメモリセルが通す電流が減る。

フラッシュメモリセルの消去には、大きな負電圧、たとえば最大−９．５Ｖ、が使われることが多い。消去動作の終了後、この大きな負電圧（ＶＮ）を一定時間内に接地電位（たとえば０Ｖ）まで放電する必要がある。一般に、電圧ＶＮを放電するには、ｎチャネルプルダウントランジスタが使用される。このｎチャネル「放電」トランジスタは、そのソース／ドレイン端子間に大きな負電圧ＶＮ（たとえば−９．５Ｖ）を有するため、「スナップバック」として公知の現象を起こしやすい。一般に、ＭＯＳＦＥＴのスナップバックは、ＭＯＳＦＥＴのソースと、ボディと、ドレインとの間の寄生バイポーラ素子を駆動することによってＭＯＳＦＥＴが高電圧／低電流状態から低電圧／高電流状態に切り換わる現象として定義される。トリガ電圧Ｖｔは、ＭＯＳＦＥＴのスナップバックに伴う回生効果が開始される電圧である。

当業界で公知のように、トランジスタは、そのドレイン領域に高電界（すなわち、そのソース／ドレイン間の大電圧）が存在するときに、スナップバックになりやすい。トランジスタの駆動が速すぎると、スナップバックが発生しうる。すなわち、トランジスタの駆動によって生じた電流を（ＥＳＤのために）ソースとドレインとの間に存在する寄生バイポーラトランジスタが増幅すると、スナップバックが発生する。このスナップバック現象により、トランジスタのソース領域とドレイン領域との間に極めて大きな電流が流れる。これは望ましくない現象であり、メモリ装置の性能を変えてしまう可能性がある。

マイクロン・テクノロジー社（Ｍｉｃｒｏｎ Ｔｅｃｈｎｏｌｏｇｙ，Ｉｎｃ．）に譲渡され、参照によって本願明細書に援用するものとする米国特許第６，４３８，０３２号明細書には、スナップバックなどの問題を回避するために放電トランジスタを制御する１つの技術が開示されている。図１は、’０３２特許に開示されている技術を組み込んだチャージポンプおよび放電回路５０の図である。回路５０は、チャージポンプ３１６と、放電制御回路３２４と、ＮＭＯＳ放電トランジスタ２８８と、放電制御コンデンサ２９２と、ＮＭＯＳトランジスタ２８６と、ＰＭＯＳトランジスタ２１８とを含む。

チャージポンプ３１６の役割は、回路５０を含むメモリ装置の不揮発性メモリセルの消去に必要な消去用高電圧ＶＮを生成することである。回路５０を含むメモリ装置が消去動作を実行すると、アクティブな（すなわち、高レベルの）消去信号ＥＲＡＳＥＰによってチャージポンプ３１６が有効にされる。チャージポンプ３１６によって生成された消去用電圧ＶＮは、不揮発性メモリセルのアレイ（図１には不図示）に接続された信号出力線２５８に出力される。消去動作の実行後、ＥＲＡＳＥＰ信号は非アクティブ状態（すなわち、低レベル）に推移し、チャージポンプ３１６の動作を停止させ、放電制御回路３２４を有効にする。

放電制御回路３２４は、チャージポンプ出力部２５８からグランドへの残留電圧の放電をＮＭＯＳ放電トランジスタ２８８を介して制御する。放電トランジスタ２８８は、平常時はコンデンサ２９２によってオフにされている。放電時、放電トランジスタ２８８のゲートが放電制御信号ＤＩＳＣＨＡＲＧＥによって上げられるので、トランジスタ２８８は、指定された時間の間は線形領域で動作して、ポンプ電圧の一部分を、制御された直線的漸増方式で放電し、その後、飽和状態に駆動してポンプ電圧の残留部分を素早く放電する。

次に、回路５０の動作を少し詳しく説明する。メモリ装置が消去動作を実行すると、チャージポンプ３１６はアクティブになり、消去用電圧ＶＮを信号出力線２５８に供給する。チャージポンプ３１６はアクティブになると、ＮＭＯＳトランジスタ２８６をオンにするので、回路ノード２９０が出力線２５８上の消去用電圧ＶＮに結合される。消去用負電圧ＶＮが回路ノード２９０に出現すると、ＮＭＯＳ放電トランジスタ２８８が非アクティブになるため、チャージポンプ３１６がアクティブな間はグランドに導通しない。また、消去用負電圧ＶＮがノード２９０に結合されると、放電制御コンデンサ２９２が電圧ＶＮに充電される。チャージポンプ３１６がアクティブな間は、ＰＭＯＳトランジスタ２１８もオフになるため、放電制御回路３２４は回路ノード２９０および消去用負電圧ＶＮから切り離される。

消去動作後、ＥＲＡＳＥＰ信号は非アクティブ（低レベル）になり、チャージポンプ３１６の動作は停止する。ＮＭＯＳトランジスタ２８６がオフになり、回路ノード２９０が信号出力線２５８上の電圧から切り離される。同時に、ＰＭＯＳトランジスタ２１８がオンになり、放電制御回路３２４が回路ノード２９０に結合されるため、充電された放電制御コンデンサ２９２によって回路ノード２９０が消去用負電圧ＶＮに維持される。非アクティブな（低レベルの）ＥＲＡＳＥＰ信号によって放電制御回路３２４も有効になり、制御信号ＤＩＳＣＨＡＲＧＥ（すなわち電流の流れ）がＰＭＯＳトランジスタ２１８経由で回路ノード２９０に供給される。この制御信号ＤＩＳＣＨＡＲＧＥによって、放電制御コンデンサ２９２が徐々に充電される。放電制御コンデンサ２９２の充電に伴い、回路ノード２９０上の電圧信号が消去用負電圧ＶＮから供給電圧ＶＣＣに徐々に昇圧する。回路ノード２９０がＮＭＯＳ放電トランジスタ２８８のゲートに結合され、回路ノード２９０上の昇圧電圧によって放電トランジスタ２８８が駆動され、残留電圧が信号出力線２５８および停止状態のチャージポンプ３１６からゆっくりと放電される。

信号出力線２５８からの残留電圧の放電後、放電制御回路３２４は放電トランジスタ２８８のゲートのバイアスを維持する。これによって、次の消去動作まで放電トランジスタ２８８の有効状態が維持される。

このように、図２に示されているように、’０３２特許は、消去用の大きな負電圧ＶＮ（たとえば−９．５Ｖ）を接地電位（たとえば０Ｖ）に放電するために放電トランジスタ２８８を時間Ｚ（すなわち、放電時間）にわたって（すなわち、ゆっくりと直線的に漸増する放電制御信号ＤＩＳＣＨＡＲＧＥを使用して）駆動する方法を開示している。本発明の発明者らは、スナップバック現象が放電時間に加え、放電トランジスタ２８８のソース／ドレイン間電圧など、他の要因にも依存することを発見した。したがって、スナップバックの影響を実質的に軽減し、メモリ装置の総合的な効率および動作を向上させるには、不揮発性メモリ装置の放電トランジスタ２８８のソース／ドレイン間電圧を制御することが望ましい。

本発明は、スナップバックの影響を実質的に軽減し、メモリ装置の総合的な効率および動作を向上させるため、不揮発性メモリ装置の放電トランジスタのソース／ドレイン間電圧を制御するための機構を提供する。

上記および他の特徴および利点は、本発明のさまざまな実施例において、放電動作を２つの放電期間に分割する不揮発性メモリ装置用のチャージポンプおよび放電回路を設けることによって達成される。第１の放電期間においては、放電される電圧（たとえば、消去用電圧）は、放電用電圧が第１の電圧レベルに達するまで、一対の放電トランジスタを通じて放電される。この放電トランジスタ対を通る経路は、中間制御電圧によって制御されるので、このトランジスタ対のどちらのトランジスタもスナップバック状態になることはない。第２の放電期間においては、残っている放電用電圧が、第３の放電トランジスタを通じて、第１のレベルから完全に放電される。

本発明の上記および他の利点および特徴は、添付図面を参照しての実施例の詳細説明から明らかになるであろう。

図３は、本発明の実施形態により構成された不揮発性メモリ装置用のチャージポンプおよび放電回路４５０を示す。回路４５０は、チャージポンプ３１６と、放電制御回路３２４と、第１のＮＭＯＳ放電トランジスタ２８８と、放電制御コンデンサ２９２と、ＮＭＯＳトランジスタ２８６と、第２のＮＭＯＳ放電トランジスタ４１０と、ＰＭＯＳトランジスタ２１８と、ＰＭＯＳ放電トランジスタ４２０と、電圧発生回路４００とを含む。図示の実施形態において、電圧発生回路４００は、基準電圧ＶＲＥＦと線２５８との間に分圧器として接続された２つの抵抗４０２、４０４を含む。電圧発生回路の出力は、中間負電圧ＮＤＩＶである（詳細は下記）。

回路４５０の構成は、図１に示す従来のチャージポンプおよび放電回路５０と似ているが、以下の改造を含む。ＰＭＯＳ放電トランジスタ４２０は、第１のＮＭＯＳ放電トランジスタ２８８と直列に接続されている。ＰＭＯＳ放電トランジスタ４２０のゲート端子は、電圧発生回路４００から中間負電圧ＮＤＩＶを受け取るように接続されている。また、第２のＮＭＯＳ放電トランジスタ４１０は、その他の放電トランジスタ４２０、２８８と並列に接続されている。第２のＮＭＯＳ放電トランジスタ４１０は、第２の放電制御信号ＤＩＳＣＨＡＲＧＥ２によって制御される（詳細は下記）。

次に、本発明のチャージポンプおよび放電回路４５０の動作を図３〜５を参照して説明する。初期状態における本回路の動作は、従来の回路５０（図１）の消去動作の方法と同じである。すなわち、チャージポンプ３１６は、回路４５０を含むメモリ装置の不揮発性メモリセルの消去に必要な大きな消去用電圧ＶＮを発生させる。回路４５０を含むメモリ装置が消去動作を実行すると、アクティブな（すなわち、高レベルの）消去信号ＥＲＡＳＥＰによってチャージポンプ３１６が有効にされる。チャージポンプ３１６は、アクティブになると、ＮＭＯＳトランジスタ２８６をオンにする。これによって、回路ノード２９０が出力線２５８上の消去用電圧ＶＮに結合される。負電圧ＶＮが回路ノード２９０に現れると、ＮＭＯＳ放電トランジスタ２８８が非アクティブになり、チャージポンプ３１６がアクティブな間は導通しない。また、消去用負電圧ＶＮがノード２９０に結合されることによって、放電制御コンデンサ２９２が消去用負電圧ＶＮまで充電される。チャージポンプ３１６がアクティブな間は、ＰＭＯＳトランジスタ２１８がオフになるため、放電制御回路３２４は回路ノード２９０および消去用負電圧ＶＮから切り離される。

チャージポンプ３１６によって生成された消去用電圧ＶＮは、不揮発性メモリセルのアレイ４７０（図５を参照）に接続された信号出力線２５８に出力される。消去動作の実行後、ＥＲＡＳＥＰ信号は非アクティブ（すなわち低レベル）に推移し、チャージポンプ３１６の動作を停止させ、放電制御回路３２４を有効にする。

今度は、本発明の回路４５０の動作は、図１の従来の回路５０と異なる。本発明によると、残っている消去用電圧は、チャージポンプ出力部２５８から第１のＮＭＯＳ放電トランジスタ２８８およびＰＭＯＳ放電トランジスタ４２０を通じて放電される。ＰＭＯＳ放電トランジスタ４２０は、電圧発生回路４００から出力された中間負電圧ＮＤＩＶによって制御される。

消去動作後、ＥＲＡＳＥＰ信号が非アクティブ（低レベル）になり、チャージポンプ３１６が動作停止となる。ＮＭＯＳトランジスタ２８６がオフ状態になり、回路ノード２９０が信号出力線２５８上の電圧から切り離される。同時に、ＰＭＯＳトランジスタ２１８がオン状態になり、これによって放電制御回路３２４が回路ノード２９０に結合され、充電された放電制御コンデンサ２９２によって回路ノード２９０が消去用負電圧ＶＮに維持される。非アクティブな（低レベルの）ＥＲＡＳＥＰ信号は、さらに放電制御回路３２４を有効にする。これによって、放電制御回路３２４は放電制御信号ＤＩＳＣＨＡＲＧＥを生成する。放電制御信号ＤＩＳＣＨＡＲＧＥは、放電制御コンデンサ２９２を徐々に充電する。放電制御コンデンサ２９２の充電に伴い、回路ノード２９０上の電圧信号が消去用負電圧ＶＮから供給電圧ＶＣＣに徐々に昇圧する。回路ノード２９０は第１のＮＭＯＳ放電トランジスタ２８８のゲートに結合され、回路ノード２９０上の昇圧電圧によって第１のＮＭＯＳ放電トランジスタ２８８がオン状態になるので、信号出力線２５８および停止状態のチャージポンプ３１６から残留消去電圧がゆっくりと放電される。

ＮＭＯＳ放電トランジスタ２８８は、指定された時間の間、制御された直線的漸増方式（すなわち、図４の「低速の直線的漸増（ＳＬＯＷ ＲＡＭＰ）」）で線形領域で動作し、その後に飽和状態（すなわち、図４のＶＣＣ）に駆動される。この同じ放電期間Ｘ（図４）中、ＰＭＯＳ放電トランジスタ４２０は、電圧発生回路４００から出力された中間負電圧ＮＤＩＶによってアクティブにされる。したがって、第１のＮＭＯＳ放電トランジスタ２８８のソース／ドレイン間電圧の量は、ＶＮからほぼＮＤＩＶ−Ｖｔｐに下がる。ここで、Ｖｔｐは、ＰＭＯＳ放電トランジスタ４２０のしきい電圧である。これによって、放電動作中のスナップバックの発生が防止される。本発明によると、第１のＮＭＯＳ放電トランジスタ２８８でのスナップバックの発生を確実に防止するに十分なレベルまで中間負電圧ＮＤＩＶが下がるように電圧発生回路４００を構成することができる。

ＰＭＯＳ放電トランジスタ４２０は、放電期間Ｘの最後に、放電用負電圧ＮＤＩＶが−Ｖｔｐ（すなわち、ＰＭＯＳ放電トランジスタ４２０のしきい電圧）に達すると、オフになる。図４に示すように、この時点において負電圧ＶＮは完全には放電されていないので、回路４５０は第２の放電期間Ｙに入る。第２の放電期間Ｙ中、第２のＮＭＯＳ放電トランジスタ４１０が駆動されて、残っている消去用電圧が接地電位に引き上げられる。第２のＮＭＯＳ放電トランジスタ４１０の駆動は、ＰＭＯＳ放電トランジスタ４２０がオフになったときに不揮発性メモリ装置の制御回路４６０（図５）によって生成される第２の放電制御信号ＤＩＳＣＨＡＲＧＥ２によって行われる。

図４から分かるように、合計放電時間Ｚは、第１および第２の放電時間の組み合わせである（すなわち、Ｚ＝Ｘ＋Ｙ）。上で説明したように、第１の放電期間ＸはＶＮの主放電を含み、第２の放電期間はグランドへの放電を含む。ただし、合計放電時間Ｚは、従来の放電技術に関する図２に示されている放電時間Ｚと同じである。したがって、本発明は、放電時間を増加させることなくスナップバックを防止する。さらに、本発明は、回路４５０とメモリ装置自体とをスナップバックの影響から確実に保護する。

図示の実施形態によると、本発明は、電圧発生回路４００の抵抗分圧回路からの引き出し点を選択することによって、ＰＭＯＳ放電トランジスタ４２０のゲートに印加する中間負電圧ＮＤＩＶの厳密な値を精確に制御することができる。上記のように、第１のＮＭＯＳ放電トランジスタ２８８のソース／ドレイン間電圧の量は、大きな負電圧ＶＮによって制御されるのではなく、中間電圧ＮＤＩＶによって制御される。ただし、何れの種類の電圧発生器または分圧回路でも電圧発生回路４００として使用しうることを理解されたい。たとえば、電圧発生回路４００は、基準電圧ＶＲＥＦから所望の電圧ＮＤＩＶを生成できるインピーダンスを有する複数の直列接続されたトランジスタを備えることもできる。また、電圧発生回路４００は、所望の電圧ＮＤＩＶを出力するように制御しうるアナログまたはデジタル回路にすることもできる。

図６は、本発明の一実施形態を組み込んだメモリ装置５００を使用しうるプロセッサシステム９００を示す。処理システム９００は、ローカルバス９０４に結合されたプロセッサ９０１を１つ以上含む。このローカルバス９０４には、メモリ制御装置９０２および一次バスブリッジ９０３も結合される。処理システム９００は、複数のメモリ制御装置９０２および／または複数の一次バスブリッジ９０３を含んでもよい。メモリ制御装置９０２と一次バスブリッジ９０３とを統合して単一の装置９０６にしてもよい。

メモリ制御装置９０２は、１つ以上のメモリバス９０７にも結合される。各メモリバス９０７は、本発明のメモリ装置５００を少なくとも１つ含むメモリコンポーネント９０８を受け入れる。メモリコンポーネント９０８は、メモリカードまたはメモリモジュールでもよい。メモリモジュールの例として、シングルインラインメモリモジュール（ＳＩＭＭ）およびデュアルインラインメモリモジュール（ＤＩＭＭ）が挙げられる。メモリコンポーネント９０８は、１つ以上の付加装置９０９を含んでもよい。たとえば、ＳＩＭＭまたはＤＩＭＭにおいては、付加装置９０９は、シリアルプレゼンスディテクト（ＳＰＤ）メモリなどのコンフィギュレーションメモリでもよい。メモリ制御装置９０２は、キャッシュメモリ９０５にも結合される。キャッシュメモリ９０５は、処理システム内で唯一のキャッシュメモリでもよい。あるいは、他の装置、たとえばプロセッサ９０１、にキャッシュメモリを含め、キャッシュメモリ９０５と共にキャッシュ階層を形成してもよい。処理システム９００が複数の制御装置または複数の周辺装置を含み、これらがバスマスタであるかダイレクトメモリアクセス（ＤＭＡ）をサポートする場合は、メモリ制御装置９０２はキャッシュコヒーレンシプロトコルを実装してもよい。メモリ制御装置９０２が複数のメモリバス９０７に結合される場合は、各メモリバス９０７を並列に動作させても、あるいはそれぞれのメモリバス９０７にそれぞれ異なるアドレス範囲を割り当ててもよい。

一次バスブリッジ９０３は、少なくとも１つの周辺バス９１０に結合される。周辺バス９１０には、周辺装置または付加バスブリッジなどの各種装置を結合してもよい。これらの装置として、記憶制御装置９１１、付帯入出力装置９１４、二次バスブリッジ９１５、マルチメディアプロセッサ９１８、およびレガシ装置インタフェース９２０が挙げられる。一次バスブリッジ９０３は、１つ以上の専用高速ポート９２２にも結合してもよい。この専用ポートは、たとえばパーソナルコンピュータにおいては、高性能ビデオカードを処理システム９００に結合するために使用される加速グラフィックスポート（ＡＧＰ）でもよい。

記憶制御装置９１１は、１つ以上の記憶装置９１３を記憶バス９１２経由で周辺バス９１０に結合する。たとえば、記憶制御装置９１１をＳＣＳＩ制御装置とし、記憶装置９１３をＳＣＳＩディスクとしてもよい。入出力装置９１４は何れの種類の周辺機器でもよい。たとえば、入出力装置９１４は、イーサネットカードなどのローカルエリアネットワークインタフェースでもよい。二次バスブリッジ９１５は、付加装置を別のバス経由で処理システムに接続するために使用してもよい。たとえば、二次バスブリッジ９１５は、ユニバーサルシリアルポート（ＵＳＢ）装置９１７を処理システム９００に結合するために使用されるＵＳＢ制御装置でもよい。マルチメディアプロセッサ９１８は、スピーカ９１９などの１つ以上の付加装置にさらに結合しうるサウンドカード、ビデオキャプチャカード、または何れか他の種類のメディアインタフェースでもよい。レガシ装置インタフェース９２０は、レガシ装置９２１、たとえば旧型のキーボードおよびマウスなど、を処理システム９００に結合するために使用される。

図６に図示されている処理システム９００は、本発明のメモリ装置を使用しうる処理システムの一例にすぎない。図６は、パーソナルコンピュータまたはワークステーションなどの汎用コンピュータに特に適した処理アーキテクチャを図示しているが、各種の用途での使用にさらに適合化させるために周知の改造を行って処理システム９００を構成できることを認識されたい。たとえば、処理を必要とする多くの電子装置は、ＣＰＵ９０１をメモリコンポーネント９０８および／またはメモリ装置５００に結合したより単純なアーキテクチャを用いて実装しうる。これらの電子装置として、オーディオ／ビデオプロセッサとレコーダ、ゲーム機、デジタルテレビ受信機、有線または無線電話機、ナビゲーション装置（全地球測位システム（ＧＰＳ）および／または慣性航法によるシステムを含む）、およびデジタルカメラおよび／またはレコーダが挙げられるが、これだけに限られるものではない。改造としては、たとえば、不要なコンポーネントの削除、専用装置または回路の追加、および／または複数の装置の統合などが挙げられる。

上記のプロセスおよび装置は、使用および製造が可能な多くの方法および装置のうちの好適な方法および一般的な装置を例示したものである。上記の説明および図面は、本発明の目的、特徴、および利点を達成する実施形態を例示するものである。ただし、本発明は、上記および図示の実施形態に厳密に限られるものではない。本発明の何れかの改造または変更は、現時点で予測し得ないものであっても、以下の特許請求の範囲および精神に含まれるものであれば、本発明の一部と見なされるものとする。

不揮発性メモリ装置のための従来のチャージポンプおよび放電回路の図である。 図１の回路の各部の放電特性を示す図である。 本発明の実施形態により構成された不揮発性メモリ装置用のチャージポンプおよび放電回路を示す図である。 図３の回路の各部の放電特性を示す図である。 本発明の実施形態により構成されたメモリ装置を示す図である。 本発明の実施形態により構成されたメモリ装置を少なくとも１つ組み込んだプロセッサシステムを示す図である。

Claims (9)

1. フラッシュメモリ装置のメモリセルに接続された信号出力線の電圧である第１の電圧を放電するフラッシュメモリ装置用放電回路であって、
   第１の放電期間中に、第１の放電制御信号に従って、前記第１の電圧を、前記メモリセルの消去用電圧である第１の電位から、前記第１の電位と接地電位との間の電圧である第２の電位まで放電する第１の放電回路と、
   前記第１の放電期間に続く第２の放電期間中に、第２の放電制御信号に従って、前記第１の電圧を、前記第２の電位から、接地電位である第３の電位まで放電する第２の放電回路と、
   を備え、
   前記第１の放電回路は、
   前記第１の電圧が前記第１の電位から前記第２の電位まで遷移する期間中、前記第１の電圧と基準電圧との間の中間電圧を有する制御電圧を発生させる電圧発生器と、
   前記制御電圧に接続されたゲートを有する第１の型の第１のトランジスタと、前記第１の放電制御信号に接続されたゲートを有する第２の型の第２のトランジスタと、を含む放電トランジスタ対と、
   前記第１の放電制御信号を生成する制御回路と、
   を備え、
   前記第１のトランジスタは前記信号出力線と前記第２のトランジスタとの間に結合され、かつ、前記第２のトランジスタは前記第１のトランジスタと接地電位との間に結合されており、前記第１の放電期間中に前記第２のトランジスタに加わる電圧は、前記中間電圧から前記第１のトランジスタの閾値電圧を差し引いた電圧である、
   ことを特徴とする放電回路。
2. 請求項１に記載の放電回路であって、前記電圧発生器が、前記信号出力線と前記基準電圧との間に接続されて、前記第１の電圧と前記基準電圧との間の中間電圧を有する前記制御電圧を生成するための分圧器を備えることを特徴とする放電回路。
3. 請求項２に記載の放電回路であって、前記分圧器は、前記信号出力線と前記基準電圧との間に直列に接続された複数の抵抗を有する抵抗分圧器であることを特徴とする放電回路。
4. 請求項１に記載の放電回路であって、前記電圧発生器が、所定の基準に基づき、前記第１の電圧と前記基準電圧との間の中間電圧を有する前記制御電圧を生成することを特徴とする放電回路。
5. 請求項１に記載の放電回路であって、前記第１の放電制御信号が、前記第１の放電時間の第１の部分の間、前記第２のトランジスタのゲート電圧を漸増させることを特徴とする放電回路。
6. 請求項５に記載の放電回路であって、前記第１の放電制御信号が、前記第１の放電時間の第２の部分の間、前記第２のトランジスタの前記ゲートを供給電圧に結合することを特徴とする放電回路。
7. 請求項１に記載の放電回路であって、前記第２の放電回路が、前記信号出力線と接地電位との間に接続された第３のトランジスタを備え、前記第３のトランジスタが前記第２の放電制御信号によって制御されることを特徴とする放電回路。
8. フラッシュメモリセルのアレイと、
   前記アレイに接続された信号出力線に、前記フラッシュメモリセルの消去用電圧を供給するチャージポンプと、
   前記信号出力線に供給された前記消去用電圧を放電するための、請求項１から７のいずれか一項に記載の放電回路と、
   を備えることを特徴とする、フラッシュメモリ装置。
9. 請求項８記載のフラッシュメモリ装置と、
   前記フラッシュメモリ装置に結合されたプロセッサと、
   を備えるシステム。