JP2003338734A - クランプ回路及びこれを用いた不揮発性メモリ素子 - Google Patents
クランプ回路及びこれを用いた不揮発性メモリ素子Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/10—Programming or data input circuits
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Abstract
(57)【要約】 （修正有）
【課題】 周辺回路の動作または電源電圧の変化に関係
なく、メモリ素子に安定した電圧を供給するクランプ回
路及びこれを用いた不揮発性メモリ素子を提供する。 【解決手段】 第２ノードの電圧を調節するための電荷
供給手段と、第１トランジスタのゲート電極と接地電圧
端子との間に接続され、第２ノードの電圧に応じて第１
トランジスタのゲート電極から電荷を放出させ、第２ノ
ードの電圧を調節するための電荷放出手段と、第２トラ
ンジスタのゲート電圧に応じて第２トランジスタのウェ
ル端子にバイアスを印加して第２トランジスタのしきい
値電圧を低めるためのスイッチング手段とを含む。
なく、メモリ素子に安定した電圧を供給するクランプ回
路及びこれを用いた不揮発性メモリ素子を提供する。 【解決手段】 第２ノードの電圧を調節するための電荷
供給手段と、第１トランジスタのゲート電極と接地電圧
端子との間に接続され、第２ノードの電圧に応じて第１
トランジスタのゲート電極から電荷を放出させ、第２ノ
ードの電圧を調節するための電荷放出手段と、第２トラ
ンジスタのゲート電圧に応じて第２トランジスタのウェ
ル端子にバイアスを印加して第２トランジスタのしきい
値電圧を低めるためのスイッチング手段とを含む。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、クランプ回路及び
これを用いた不揮発性メモリ素子に関し、特に、低電圧
で動作するための製造工程を適用しなくても、低い動作
電圧で動作速度及び電気的特性を向上させることが可能
なクランプ回路に関する。
これを用いた不揮発性メモリ素子に関し、特に、低電圧
で動作するための製造工程を適用しなくても、低い動作
電圧で動作速度及び電気的特性を向上させることが可能
なクランプ回路に関する。
【０００２】
【従来の技術】最近は、素子の集積度を向上させる研究
だけでなく、消費電力を低めるために低い動作電圧で回
路の動作が行われるようにする研究が活発に行われてい
る。
だけでなく、消費電力を低めるために低い動作電圧で回
路の動作が行われるようにする研究が活発に行われてい
る。
【０００３】一方、素子の集積度が高まるにつれて、素
子に印加される電圧が高くなると、素子が破壊されて不
良が発生するおそれがある。従って、素子が動作するに
安定した電圧が一定に供給されなければならないが、こ
のような役割をクランプ回路が行う。すなわち、クラン
プ回路は、周辺回路の動作または電源電圧の変化に関係
なく、素子が動作するに適し且つ安定した電圧が素子へ
供給できるようにする。
子に印加される電圧が高くなると、素子が破壊されて不
良が発生するおそれがある。従って、素子が動作するに
安定した電圧が一定に供給されなければならないが、こ
のような役割をクランプ回路が行う。すなわち、クラン
プ回路は、周辺回路の動作または電源電圧の変化に関係
なく、素子が動作するに適し且つ安定した電圧が素子へ
供給できるようにする。
【０００４】例えば、フラッシュメモリセルにはプログ
ラム動作または消去動作のためにワードライン電圧及び
ビットライン電圧（または、ドレイン電圧）が印加され
るが、ビットライン電圧が高く印加される場合、フラッ
シュメモリセルが破壊されるおそれがある。従って、ビ
ットラインには動作電圧より低くて一定の電圧が供給さ
れなければならないが、このような問題点をクランプ回
路を用いて解決することができる。
ラム動作または消去動作のためにワードライン電圧及び
ビットライン電圧（または、ドレイン電圧）が印加され
るが、ビットライン電圧が高く印加される場合、フラッ
シュメモリセルが破壊されるおそれがある。従って、ビ
ットラインには動作電圧より低くて一定の電圧が供給さ
れなければならないが、このような問題点をクランプ回
路を用いて解決することができる。
【０００５】次に、クランプ回路を用いてフラッシュメ
モリセルにビットライン電圧を安定的に供給する場合を
説明する。
モリセルにビットライン電圧を安定的に供給する場合を
説明する。
【０００６】図１は従来の技術に係るクランプ回路及び
これを用いた不揮発性メモリ素子を説明するための回路
図である。
これを用いた不揮発性メモリ素子を説明するための回路
図である。
【０００７】図１を参照すると、一般的な不揮発性メモ
リ素子は、メインフラッシュメモリ部１１０と、メイン
フラッシュメモリ部１１０の選択されたフラッシュメモ
リセルＣ１１１のプログラム状態または消去状態を検証
するために基準信号を発生させる基準フラッシュメモリ
部１２０と、動作フラッシュメモリ部１１０のフラッシ
ュメモリセルＣ１１１に流れる電流量と基準フラッシュ
メモリ部１２０の基準フラッシュメモリセルＣ１２１に
流れる電流量とを比較し、フラッシュメモリセルに記憶
されたデータを判別するための比較手段１３１を有する
比較部１３０とを含む。
リ素子は、メインフラッシュメモリ部１１０と、メイン
フラッシュメモリ部１１０の選択されたフラッシュメモ
リセルＣ１１１のプログラム状態または消去状態を検証
するために基準信号を発生させる基準フラッシュメモリ
部１２０と、動作フラッシュメモリ部１１０のフラッシ
ュメモリセルＣ１１１に流れる電流量と基準フラッシュ
メモリ部１２０の基準フラッシュメモリセルＣ１２１に
流れる電流量とを比較し、フラッシュメモリセルに記憶
されたデータを判別するための比較手段１３１を有する
比較部１３０とを含む。
【０００８】その中でも、メインフラッシュメモリ部１
１０は、多数のメインフラッシュメモリセル（便宜上、
一つのフラッシュメモリセルのみ示す）からなるメイン
フラッシュメモリセルアレイ１１１と、Ｙアドレスデコ
ードの如く多数のビットライン（便宜上、一つのビット
ラインのみ示す）のうち一つのビットラインを選択する
ための第１ビットライン選択部１１２と、電源電圧Ｖcc
を供給するための第１ロード部１１３と、第１ロード部
１１３からビットラインノードＢＬに印加される電圧を
調節してビットラインノードＢＬに安定な電圧が印加さ
れるようにするための第１クランプ回路１１４とを含ん
でなる。一方、基準フラッシュメモリ部１２０は、多数
の基準フラッシュメモリセル（便宜上、一つのフラッシ
ュメモリセルのみ示す）からなる基準フラッシュメモリ
セルアレイ１２１と、Ｙアドレスデコードの如く多数の
ビットライン（便宜上、一つのビットラインのみ示す）
のうち一つのビットラインを選択するための第２ビット
ライン選択部１２２と、電源電圧Ｖccを供給するための
第２ロード部１２３と、第２ロード部１２３から基準ビ
ットラインノードＲＢＬに印加される電圧を調節して基
準ビットラインノードＲＢＬに安定な電圧が印加される
ようにするための第２クランプ回路１２４とを含んでな
る。
１０は、多数のメインフラッシュメモリセル（便宜上、
一つのフラッシュメモリセルのみ示す）からなるメイン
フラッシュメモリセルアレイ１１１と、Ｙアドレスデコ
ードの如く多数のビットライン（便宜上、一つのビット
ラインのみ示す）のうち一つのビットラインを選択する
ための第１ビットライン選択部１１２と、電源電圧Ｖcc
を供給するための第１ロード部１１３と、第１ロード部
１１３からビットラインノードＢＬに印加される電圧を
調節してビットラインノードＢＬに安定な電圧が印加さ
れるようにするための第１クランプ回路１１４とを含ん
でなる。一方、基準フラッシュメモリ部１２０は、多数
の基準フラッシュメモリセル（便宜上、一つのフラッシ
ュメモリセルのみ示す）からなる基準フラッシュメモリ
セルアレイ１２１と、Ｙアドレスデコードの如く多数の
ビットライン（便宜上、一つのビットラインのみ示す）
のうち一つのビットラインを選択するための第２ビット
ライン選択部１２２と、電源電圧Ｖccを供給するための
第２ロード部１２３と、第２ロード部１２３から基準ビ
ットラインノードＲＢＬに印加される電圧を調節して基
準ビットラインノードＲＢＬに安定な電圧が印加される
ようにするための第２クランプ回路１２４とを含んでな
る。
【０００９】一方、メインフラッシュメモリ部１１０の
第１クランプ回路１１４は、第１ロード部１１３とビッ
トラインノードＢＬとの間に接続された第１ＮＭＯＳト
ランジスタＴ１１１と、電源電圧Ｖcc端子と第１トラン
ジスタＴ１１１のゲート電極との間に接続され、ビット
ラインノードＢＬの電位に応じて第１ＮＭＯＳトランジ
スタＴ１１１のゲート電極に電荷を供給するためのＰＭ
ＯＳトランジスタＴ１１２と、第１トランジスタＴ１１
１のゲート電極と接地電圧Ｖss端子との間に接続され、
ビットラインノードＢＬの電位に応じて第１ＮＭＯＳト
ランジスタＴ１１１のゲート電極から接地電圧Ｖss端子
に電荷を放出させるための第２ＮＭＯＳトランジスタＴ
１１３とを含んでなる。この際、ＰＭＯＳトランジスタ
Ｔ１１２、第１及び第２ＮＭＯＳトランジスタＴ１１１
及びＴ１１３はゲートに印加される電圧に応じてオン抵
抗が変わる可変抵抗素子としての役割を果たす。前記構
造の第１クランプ回路１１４を用いてビットラインノー
ドＢＬの電圧を調節することにより、ビットラインノー
ドＢＬの電圧を素子の動作に適し且つ安定した電圧にし
てメインフラッシュメモリセルＣ１１１に印加できるよ
うにする。
第１クランプ回路１１４は、第１ロード部１１３とビッ
トラインノードＢＬとの間に接続された第１ＮＭＯＳト
ランジスタＴ１１１と、電源電圧Ｖcc端子と第１トラン
ジスタＴ１１１のゲート電極との間に接続され、ビット
ラインノードＢＬの電位に応じて第１ＮＭＯＳトランジ
スタＴ１１１のゲート電極に電荷を供給するためのＰＭ
ＯＳトランジスタＴ１１２と、第１トランジスタＴ１１
１のゲート電極と接地電圧Ｖss端子との間に接続され、
ビットラインノードＢＬの電位に応じて第１ＮＭＯＳト
ランジスタＴ１１１のゲート電極から接地電圧Ｖss端子
に電荷を放出させるための第２ＮＭＯＳトランジスタＴ
１１３とを含んでなる。この際、ＰＭＯＳトランジスタ
Ｔ１１２、第１及び第２ＮＭＯＳトランジスタＴ１１１
及びＴ１１３はゲートに印加される電圧に応じてオン抵
抗が変わる可変抵抗素子としての役割を果たす。前記構
造の第１クランプ回路１１４を用いてビットラインノー
ドＢＬの電圧を調節することにより、ビットラインノー
ドＢＬの電圧を素子の動作に適し且つ安定した電圧にし
てメインフラッシュメモリセルＣ１１１に印加できるよ
うにする。
【００１０】基準フラッシュメモリ部１２０に含まれた
第２クランプ回路１２４も、メインフラッシュメモリ部
１１０に含まれた第１クランプ回路１１４と同一の構造
を有する。
第２クランプ回路１２４も、メインフラッシュメモリ部
１１０に含まれた第１クランプ回路１１４と同一の構造
を有する。
【００１１】以下、クランプ回路が含まれた不揮発性メ
モリ装置の動作を説明するが、メインフラッシュメモリ
部１１０と基準フラッシュメモリ部１２０との基本構成
及び動作が同一なので、メインフラッシュメモリ部１１
０を基準としてクランプ回路１１４の動作を説明する。
モリ装置の動作を説明するが、メインフラッシュメモリ
部１１０と基準フラッシュメモリ部１２０との基本構成
及び動作が同一なので、メインフラッシュメモリ部１１
０を基準としてクランプ回路１１４の動作を説明する。
【００１２】まず、不揮発性メモリ装置が正常的に動作
する前の状態である初期状態には、ビットラインノード
ＢＬを含んだ全てのノードの電圧が０Ｖになる。０Ｖの
ビットラインノードＢＬの電圧は、ゲートがビットライ
ンノードＢＬに接続されたクランプ回路１１４のＰＭＯ
ＳトランジスタＴ１１２をオン状態にし、第２ＮＭＯＳ
トランジスタＴ１１３をオフ状態にする。オン状態のＰ
ＭＯＳトランジスタＴ１１２を介して電源電圧Ｖccが第
１ＮＭＯＳトランジスタＴ１１１のゲート電極に印加さ
れ、第１ＮＭＯＳトランジスタＴ１１１はオン状態にな
る。
する前の状態である初期状態には、ビットラインノード
ＢＬを含んだ全てのノードの電圧が０Ｖになる。０Ｖの
ビットラインノードＢＬの電圧は、ゲートがビットライ
ンノードＢＬに接続されたクランプ回路１１４のＰＭＯ
ＳトランジスタＴ１１２をオン状態にし、第２ＮＭＯＳ
トランジスタＴ１１３をオフ状態にする。オン状態のＰ
ＭＯＳトランジスタＴ１１２を介して電源電圧Ｖccが第
１ＮＭＯＳトランジスタＴ１１１のゲート電極に印加さ
れ、第１ＮＭＯＳトランジスタＴ１１１はオン状態にな
る。
【００１３】初期状態を経て不揮発性メモリ装置が動作
し始めると、第１ロード部１１３を介して電源電圧Ｖcc
を供給し始める。
し始めると、第１ロード部１１３を介して電源電圧Ｖcc
を供給し始める。
【００１４】この際、素子の集積化に伴ってフラッシュ
メモリセルＣ１１１に電源電圧（例えば、１.６Ｖ）が
そのまま印加される場合、セルＣ１１１が破壊されるお
それがある。従って、第１クランプ回路１１４は、第１
ロード部１１３から供給される電圧を、安定した動作が
できる電圧（以下、「動作電圧」という）に調節してビ
ットラインノードＢＬへ出力する。これをより詳細に説
明すると、次の通りである。
メモリセルＣ１１１に電源電圧（例えば、１.６Ｖ）が
そのまま印加される場合、セルＣ１１１が破壊されるお
それがある。従って、第１クランプ回路１１４は、第１
ロード部１１３から供給される電圧を、安定した動作が
できる電圧（以下、「動作電圧」という）に調節してビ
ットラインノードＢＬへ出力する。これをより詳細に説
明すると、次の通りである。
【００１５】第１ロード部１１３から供給された電圧が
第１ＮＭＯＳトランジスタＴ１１１を介してビットライ
ンノードＢＬに印加されてビットラインノードＢＬの電
圧が高くなり始め、ビットラインノードＢＬの電圧が動
作電圧より高くなると、ＰＭＯＳトランジスタＴ１１２
は漸次オフ状態に近くなりながら抵抗値が大きくなり、
第２ＮＭＯＳトランジスタＴ１１３は漸次オン状態に近
くなりながら抵抗値が小さくなる。これにより、電源電
圧源から第１ＮＭＯＳトランジスタＴ１１１のゲート電
極へ供給される電荷の量より第１ＮＭＯＳトランジスタ
Ｔ１１１のゲート電極から接地電圧源に放出される電荷
の量が大きくなり、第２ＮＭＯＳトランジスタＴ１１３
にかかる電圧が低くなりながら第１ＮＭＯＳトランジス
タＴ１１１のゲート電極に印加される電圧も低くなっ
て、第１ＮＭＯＳトランジスタＴ１１１の抵抗成分も増
加することになる。第１ＮＭＯＳトランジスタＴ１１１
の抵抗成分が増加しながらビットラインノードＢＬへの
供給電流の量が減少し、第１ＮＭＯＳトランジスタＴ１
１１にかかる電圧が高くなりながらビットラインノード
ＢＬの電圧は低くなる。
第１ＮＭＯＳトランジスタＴ１１１を介してビットライ
ンノードＢＬに印加されてビットラインノードＢＬの電
圧が高くなり始め、ビットラインノードＢＬの電圧が動
作電圧より高くなると、ＰＭＯＳトランジスタＴ１１２
は漸次オフ状態に近くなりながら抵抗値が大きくなり、
第２ＮＭＯＳトランジスタＴ１１３は漸次オン状態に近
くなりながら抵抗値が小さくなる。これにより、電源電
圧源から第１ＮＭＯＳトランジスタＴ１１１のゲート電
極へ供給される電荷の量より第１ＮＭＯＳトランジスタ
Ｔ１１１のゲート電極から接地電圧源に放出される電荷
の量が大きくなり、第２ＮＭＯＳトランジスタＴ１１３
にかかる電圧が低くなりながら第１ＮＭＯＳトランジス
タＴ１１１のゲート電極に印加される電圧も低くなっ
て、第１ＮＭＯＳトランジスタＴ１１１の抵抗成分も増
加することになる。第１ＮＭＯＳトランジスタＴ１１１
の抵抗成分が増加しながらビットラインノードＢＬへの
供給電流の量が減少し、第１ＮＭＯＳトランジスタＴ１
１１にかかる電圧が高くなりながらビットラインノード
ＢＬの電圧は低くなる。
【００１６】ビットラインノードＢＬの電圧が動作電圧
より低くなると、逆にＰＭＯＳトランジスタＴ１１２は
オン状態に近くなり、第２ＮＭＯＳトランジスタＴ１１
３はオフ状態に近くなる。従って、第１ＮＭＯＳトラン
ジスタＴ１１１のゲート電極から接地電圧源に放出され
る電荷の量より、電源電圧源から第１ＮＭＯＳトランジ
スタＴ１１１のゲート電極に供給される電荷の量が多く
なり、第２ＮＭＯＳトランジスタＴ１１３にかかる電圧
が高くなりながら第１ＮＭＯＳトランジスタＴ１１１の
ゲート電極に印加される電圧も高くなって、第１ＮＭＯ
ＳトランジスタＴ１１１の抵抗成分は減少する。これに
より、ビットラインノードＢＬの電圧は再び動作電圧ま
で高くなる。
より低くなると、逆にＰＭＯＳトランジスタＴ１１２は
オン状態に近くなり、第２ＮＭＯＳトランジスタＴ１１
３はオフ状態に近くなる。従って、第１ＮＭＯＳトラン
ジスタＴ１１１のゲート電極から接地電圧源に放出され
る電荷の量より、電源電圧源から第１ＮＭＯＳトランジ
スタＴ１１１のゲート電極に供給される電荷の量が多く
なり、第２ＮＭＯＳトランジスタＴ１１３にかかる電圧
が高くなりながら第１ＮＭＯＳトランジスタＴ１１１の
ゲート電極に印加される電圧も高くなって、第１ＮＭＯ
ＳトランジスタＴ１１１の抵抗成分は減少する。これに
より、ビットラインノードＢＬの電圧は再び動作電圧ま
で高くなる。
【００１７】結局、第１クランプ回路１１４の動作はネ
ガティブフィードバック(Negativefeedback)動作からな
り、ビットラインノードＢＬの電圧に応じてビットライ
ンノードＢＬの電圧をネガティブフィードバックしてフ
ラッシュメモリセルＣ１１１に安定な電圧が印加される
ようにする。
ガティブフィードバック(Negativefeedback)動作からな
り、ビットラインノードＢＬの電圧に応じてビットライ
ンノードＢＬの電圧をネガティブフィードバックしてフ
ラッシュメモリセルＣ１１１に安定な電圧が印加される
ようにする。
【００１８】前記動作によってビットラインノードＢＬ
の電圧はセルが動作するに適した動作電圧を安定的に維
持する。基準フラッシュメモリ部１２０における動作も
同一に行われるので、説明は省略する。
の電圧はセルが動作するに適した動作電圧を安定的に維
持する。基準フラッシュメモリ部１２０における動作も
同一に行われるので、説明は省略する。
【００１９】ビットラインノードＢＬの電圧が動作電圧
に安定した後には、メインフラッシュメモリ部１１０及
び基準フラッシュメモリ部１２０の第１及び第２ビット
ライン選択部１１２及び１２２は第２アドレス信号に応
じて一つのビットラインを選択し、第１アドレス信号に
応じてメインフラッシュメモリセルＣ１１１及び基準フ
ラッシュメモリセルＣ１２１を選択する。比較部１３０
では、メインフラッシュメモリセルＣ１１１に流れる電
流量と基準フラッシュメモリセルＣ１２１に流れる電流
量とを比較し、メインフラッシュメモリセルＣ１１１に
記憶されたデータを読み出し或いはプログラム／消去動
作を検証する。
に安定した後には、メインフラッシュメモリ部１１０及
び基準フラッシュメモリ部１２０の第１及び第２ビット
ライン選択部１１２及び１２２は第２アドレス信号に応
じて一つのビットラインを選択し、第１アドレス信号に
応じてメインフラッシュメモリセルＣ１１１及び基準フ
ラッシュメモリセルＣ１２１を選択する。比較部１３０
では、メインフラッシュメモリセルＣ１１１に流れる電
流量と基準フラッシュメモリセルＣ１２１に流れる電流
量とを比較し、メインフラッシュメモリセルＣ１１１に
記憶されたデータを読み出し或いはプログラム／消去動
作を検証する。
【００２０】前述したように、第１及び第２クランプ回
路１１４及び１２４は、フラッシュメモリセルに過度な
電圧が印加されることを防止し且つ安定的に動作できる
ように、ビットラインに印加される電圧を調節する。
路１１４及び１２４は、フラッシュメモリセルに過度な
電圧が印加されることを防止し且つ安定的に動作できる
ように、ビットラインに印加される電圧を調節する。
【００２１】しかし、素子の消費電力を低めるために電
源電圧が低くなるにつれて、低電圧動作のための製造工
程が適用されてしきい値電圧の低い（例えば、０.３Ｖ
〜０.４Ｖ）トランジスタの場合には問題がないが、し
きい値電圧の高い（例えば、０.８Ｖ）トランジスタの
場合には動作速度が低下するという問題点が発生する。
即ち、トランジスタのしきい値電圧に比べて、ゲート電
極に印加される駆動電圧が十分高くない場合、スイッチ
ング動作が円滑に行われないだけでなく、トランジスタ
の反応速度が低くなる。
源電圧が低くなるにつれて、低電圧動作のための製造工
程が適用されてしきい値電圧の低い（例えば、０.３Ｖ
〜０.４Ｖ）トランジスタの場合には問題がないが、し
きい値電圧の高い（例えば、０.８Ｖ）トランジスタの
場合には動作速度が低下するという問題点が発生する。
即ち、トランジスタのしきい値電圧に比べて、ゲート電
極に印加される駆動電圧が十分高くない場合、スイッチ
ング動作が円滑に行われないだけでなく、トランジスタ
の反応速度が低くなる。
【００２２】従って、クランプ回路の動作速度が低くな
ると、特定ノードの電圧が安定な電圧に調節されるま
で、激しいリップル(ripple)が発生し、このようなリッ
プル電圧が素子に無理を与えて素子が破壊され、不良が
発生するおそれもある。
ると、特定ノードの電圧が安定な電圧に調節されるま
で、激しいリップル(ripple)が発生し、このようなリッ
プル電圧が素子に無理を与えて素子が破壊され、不良が
発生するおそれもある。
【００２３】結局、低い電源電圧で素子の動作速度を向
上させるためには、低電圧動作のための製造工程を別途
に適用してトランジスタを含んだ各種の素子を製造しな
ければならないが、このような製造工程を適用するため
の技術開発が難しく、高いコストがかかるので、生産性
を向上させるには困る。
上させるためには、低電圧動作のための製造工程を別途
に適用してトランジスタを含んだ各種の素子を製造しな
ければならないが、このような製造工程を適用するため
の技術開発が難しく、高いコストがかかるので、生産性
を向上させるには困る。
【００２４】
【発明が解決しようとする課題】従って、本発明の目的
は、かかる問題点を解決するために、クランプ回路に含
まれたトランジスタのゲート電圧で駆動されるスイッチ
ング手段を、トランジスタのドレイン端子とトランジス
タが形成されたウェルの端子との間に設置し、ウェルに
所定のバイアスが印加されるようにし、これによりトラ
ンジスタのしきい値電圧が低くなるようにすることによ
り、低電圧動作のための製造工程を別に適用しなくても
低い電源電圧でもトランジスタの動作速度を向上させ、
リップル電圧を最小化し、リップル電圧によって不良が
発生することを防止して、動作速度だけでなく、回路の
電気的特性及び信頼性を向上させることが可能なクラン
プ回路及びこれを用いた不揮発性メモリ素子を提供する
ことにある。
は、かかる問題点を解決するために、クランプ回路に含
まれたトランジスタのゲート電圧で駆動されるスイッチ
ング手段を、トランジスタのドレイン端子とトランジス
タが形成されたウェルの端子との間に設置し、ウェルに
所定のバイアスが印加されるようにし、これによりトラ
ンジスタのしきい値電圧が低くなるようにすることによ
り、低電圧動作のための製造工程を別に適用しなくても
低い電源電圧でもトランジスタの動作速度を向上させ、
リップル電圧を最小化し、リップル電圧によって不良が
発生することを防止して、動作速度だけでなく、回路の
電気的特性及び信頼性を向上させることが可能なクラン
プ回路及びこれを用いた不揮発性メモリ素子を提供する
ことにある。
【００２５】
【課題を解決するための手段】本発明の第１実施例に係
るクランプ回路は、第１ノードと第２ノードとの間に接
続された第１トランジスタと、第１トランジスタのゲー
ト電極と電源電圧端子との間に接続され、第２ノードの
電圧に応じて第１トランジスタのゲート電極へ電荷を供
給し、第２ノードの電圧を調節するための電荷供給手段
と、第1トランジスタのゲート電極と接地電圧端子との
間に接続され、第２ノードの電圧に応じて第１トランジ
スタのゲート電極から電荷を放出させ、第２ノードの電
圧を調節するための電荷放出手段と、電荷供給手段を構
成する第２トランジスタのウェル端子とドレイン端子と
の間にそれぞれ接続され、第２トランジスタのゲート電
圧に応じて第２トランジスタのウェル端子にバイアスを
印加して第２トランジスタのしきい値電圧を低めるため
のスイッチング手段とを含むことを特徴とする。
るクランプ回路は、第１ノードと第２ノードとの間に接
続された第１トランジスタと、第１トランジスタのゲー
ト電極と電源電圧端子との間に接続され、第２ノードの
電圧に応じて第１トランジスタのゲート電極へ電荷を供
給し、第２ノードの電圧を調節するための電荷供給手段
と、第1トランジスタのゲート電極と接地電圧端子との
間に接続され、第２ノードの電圧に応じて第１トランジ
スタのゲート電極から電荷を放出させ、第２ノードの電
圧を調節するための電荷放出手段と、電荷供給手段を構
成する第２トランジスタのウェル端子とドレイン端子と
の間にそれぞれ接続され、第２トランジスタのゲート電
圧に応じて第２トランジスタのウェル端子にバイアスを
印加して第２トランジスタのしきい値電圧を低めるため
のスイッチング手段とを含むことを特徴とする。
【００２６】この際、第１トランジスタはＮＭＯＳトラ
ンジスタであり、第２トランジスタ及びスイッチング手
段はＰＭＯＳトランジスタであり、ウェルはｎウェルで
あることを特徴とする。
ンジスタであり、第２トランジスタ及びスイッチング手
段はＰＭＯＳトランジスタであり、ウェルはｎウェルで
あることを特徴とする。
【００２７】本発明の第２実施例に係るクランプ回路
は、第１ノードと第２ノードとの間に接続された第１ト
ランジスタと、第１トランジスタのゲート電極と電源電
圧端子との間に接続され、第２ノードの電圧に応じて第
１トランジスタのゲート電極に電荷を供給して第２ノー
ドの電圧を調節するための電荷供給手段と、第１トラン
ジスタのゲート電極と接地電圧端子との間に接続され、
第２ノードの電圧に応じて第１トランジスタのゲート電
極から電荷を放出させて第２ノードの電圧を調節するた
めの電荷放出手段と、電荷放出手段を構成する第２トラ
ンジスタのウェル端子とドレイン端子との間にそれぞれ
接続され、第２トランジスタのゲート電圧に応じて第２
トランジスタのウェル端子にバイアスを印加して第２ト
ランジスタのしきい値電圧を低めるためのスイッチング
手段とを含むことを特徴とする。
は、第１ノードと第２ノードとの間に接続された第１ト
ランジスタと、第１トランジスタのゲート電極と電源電
圧端子との間に接続され、第２ノードの電圧に応じて第
１トランジスタのゲート電極に電荷を供給して第２ノー
ドの電圧を調節するための電荷供給手段と、第１トラン
ジスタのゲート電極と接地電圧端子との間に接続され、
第２ノードの電圧に応じて第１トランジスタのゲート電
極から電荷を放出させて第２ノードの電圧を調節するた
めの電荷放出手段と、電荷放出手段を構成する第２トラ
ンジスタのウェル端子とドレイン端子との間にそれぞれ
接続され、第２トランジスタのゲート電圧に応じて第２
トランジスタのウェル端子にバイアスを印加して第２ト
ランジスタのしきい値電圧を低めるためのスイッチング
手段とを含むことを特徴とする。
【００２８】この際、第１トランジスタ、第２トランジ
スタ及びスイッチング手段はＮＭＯＳトランジスタであ
り、ウェルはトリプルｐウェルであることを特徴とす
る。
スタ及びスイッチング手段はＮＭＯＳトランジスタであ
り、ウェルはトリプルｐウェルであることを特徴とす
る。
【００２９】本発明の第３実施例に係るクランプ回路
は、第１ノードと第２ノードとの間に接続された第１ト
ランジスタと、第１トランジスタのゲート電極と電源電
圧端子との間に接続され、第２ノードの電圧に応じて第
１トランジスタのゲート電極に電荷を供給して第２ノー
ドの電圧を調節するための電荷供給手段と、第１トラン
ジスタのゲート電極と接地電圧端子との間に接続され、
第２ノードの電圧に応じて第1トランジスタのゲート電
極から電荷を放出させて第２ノードの電圧を調節するた
めの電荷放出手段と、電荷供給手段を構成する第２トラ
ンジスタのウェル端子とドレイン端子との間にそれぞれ
接続され、第２トランジスタのゲート電圧に応じて第２
トランジスタのウェル端子にバイアスを印加して第２ト
ランジスタのしきい値電圧を低めるための第１スイッチ
ング手段と、電荷放出手段を構成する第３トランジスタ
のウェル端子とドレインとの間にそれぞれ接続され、第
３トランジスタのゲート電圧に応じて第３トランジスタ
のウェル端子にバイアスを印加して第３トランジスタの
しきい値電圧を低めるための第２スイッチング手段とを
含むことを特徴とする。
は、第１ノードと第２ノードとの間に接続された第１ト
ランジスタと、第１トランジスタのゲート電極と電源電
圧端子との間に接続され、第２ノードの電圧に応じて第
１トランジスタのゲート電極に電荷を供給して第２ノー
ドの電圧を調節するための電荷供給手段と、第１トラン
ジスタのゲート電極と接地電圧端子との間に接続され、
第２ノードの電圧に応じて第1トランジスタのゲート電
極から電荷を放出させて第２ノードの電圧を調節するた
めの電荷放出手段と、電荷供給手段を構成する第２トラ
ンジスタのウェル端子とドレイン端子との間にそれぞれ
接続され、第２トランジスタのゲート電圧に応じて第２
トランジスタのウェル端子にバイアスを印加して第２ト
ランジスタのしきい値電圧を低めるための第１スイッチ
ング手段と、電荷放出手段を構成する第３トランジスタ
のウェル端子とドレインとの間にそれぞれ接続され、第
３トランジスタのゲート電圧に応じて第３トランジスタ
のウェル端子にバイアスを印加して第３トランジスタの
しきい値電圧を低めるための第２スイッチング手段とを
含むことを特徴とする。
【００３０】この際、第１トランジスタ、第３トランジ
スタ及び第２スイッチング手段はＮＭＯＳトランジスタ
であり、第２トランジスタ及び第１スイッチング手段は
ＰＭＯＳトランジスタであることを特徴とする。一方、
第２トランジスタのウェルはｎウェルであり、第３トラ
ンジスタのウェルはトリプルｐウェルであることを特徴
とする。
スタ及び第２スイッチング手段はＮＭＯＳトランジスタ
であり、第２トランジスタ及び第１スイッチング手段は
ＰＭＯＳトランジスタであることを特徴とする。一方、
第２トランジスタのウェルはｎウェルであり、第３トラ
ンジスタのウェルはトリプルｐウェルであることを特徴
とする。
【００３１】本発明に係る不揮発性メモリ素子は、第１
アドレス信号が印加され、多数の動作フラッシュメモリ
セルからなるメインフラッシュメモリセルアレイと、第
２アドレス信号に応じてメインフラッシュメモリセルア
レイのビットラインを選択するための第１ビットライン
選択部と、第１〜第３実施例のいずれかの構成からな
り、メインフラッシュメモリセルアレイのビットライン
電圧を調節するための第１クランプ回路と、第１アドレ
ス信号が印加され、多数の基準フラッシュメモリセルか
らなる基準フラッシュメモリセルアレイと、第２アドレ
ス信号に応じて基準フラッシュメモリセルアレイのビッ
トラインを選択するための第２ビットライン選択部と、
第１〜第３実施例のいずれかの構成からかり、基準フラ
ッシュメモリセルアレイのビットライン電圧を調節する
ための第２クランプ回路と、第１及び第２アドレス信号
に応じて選択されたメインフラッシュメモリセルに流れ
る電流量と基準フラッシュメモリセルに流れる電流量と
を比較し、動作フラッシュメモリセルの状態を検出する
比較部とを含むことを特徴とする。
アドレス信号が印加され、多数の動作フラッシュメモリ
セルからなるメインフラッシュメモリセルアレイと、第
２アドレス信号に応じてメインフラッシュメモリセルア
レイのビットラインを選択するための第１ビットライン
選択部と、第１〜第３実施例のいずれかの構成からな
り、メインフラッシュメモリセルアレイのビットライン
電圧を調節するための第１クランプ回路と、第１アドレ
ス信号が印加され、多数の基準フラッシュメモリセルか
らなる基準フラッシュメモリセルアレイと、第２アドレ
ス信号に応じて基準フラッシュメモリセルアレイのビッ
トラインを選択するための第２ビットライン選択部と、
第１〜第３実施例のいずれかの構成からかり、基準フラ
ッシュメモリセルアレイのビットライン電圧を調節する
ための第２クランプ回路と、第１及び第２アドレス信号
に応じて選択されたメインフラッシュメモリセルに流れ
る電流量と基準フラッシュメモリセルに流れる電流量と
を比較し、動作フラッシュメモリセルの状態を検出する
比較部とを含むことを特徴とする。
【００３２】
【発明の実施の形態】以下、添付図に基づいて本発明の
好適な実施例を説明する。ところが、本発明は、下記の
実施例に限定されるものではなく、様々な変形実現が可
能である。これらの実施例は本発明の開示を完全にし、
当技術分野で通常の知識を有する者に本発明の範疇を知
らせるために提供されるものである。一方、添付図にお
いて、同一の符号は同一の要素を指し、重複要素につい
ては説明を省略する。
好適な実施例を説明する。ところが、本発明は、下記の
実施例に限定されるものではなく、様々な変形実現が可
能である。これらの実施例は本発明の開示を完全にし、
当技術分野で通常の知識を有する者に本発明の範疇を知
らせるために提供されるものである。一方、添付図にお
いて、同一の符号は同一の要素を指し、重複要素につい
ては説明を省略する。
【００３３】図２は本発明の第１実施例に係るクランプ
回路及びこれを用いた不揮発性メモリ素子を説明するた
めの回路図である。
回路及びこれを用いた不揮発性メモリ素子を説明するた
めの回路図である。
【００３４】図２を参照すると、不揮発性メモリ(Nonvo
latile memory)素子は、メインフラッシュメモリ部２１
０と、メインフラッシュメモリ部２１０の選択されたメ
インフラッシュメモリセルＣ２１１のプログラム状態ま
たは消去状態を検証するために基準信号を発生させる基
準フラッシュメモリ部２２０と、メインフラッシュメモ
リ部２１０のメインフラッシュメモリセルＣ２１１に流
れれる電流量と基準フラッシュメモリ部２２０の基準フ
ラッシュメモリセルＣ２２１に流れる電流量とを比較
し、フラッシュメモリセルに記憶されたデータを判別す
るための比較手段２３１を有する比較部２３０とを含ん
でなる。
latile memory)素子は、メインフラッシュメモリ部２１
０と、メインフラッシュメモリ部２１０の選択されたメ
インフラッシュメモリセルＣ２１１のプログラム状態ま
たは消去状態を検証するために基準信号を発生させる基
準フラッシュメモリ部２２０と、メインフラッシュメモ
リ部２１０のメインフラッシュメモリセルＣ２１１に流
れれる電流量と基準フラッシュメモリ部２２０の基準フ
ラッシュメモリセルＣ２２１に流れる電流量とを比較
し、フラッシュメモリセルに記憶されたデータを判別す
るための比較手段２３１を有する比較部２３０とを含ん
でなる。
【００３５】その中でも、メインフラッシュメモリ部２
１０は、多数の動作フラッシュメモリセル（便宜上、一
つのフラッシュメモリセルのみ示す）からなるメインフ
ラッシュメモリセルアレイ２１１と、Ｙアドレスデコー
ドの如く多数のビットライン（便宜上、一つのビットラ
インのみしめす）のうち一つのビットラインを選択する
ための第１ビットライン選択部２１２と、電源電圧Ｖcc
を供給するための第１ロード部２１３と、第１ロード部
２１３からビットラインノードＢＬに印加される電圧を
調節して、安定したビットライン電圧が印加されるよう
にするための第１クランプ回路２１４とを含んでなる。
一方、基準フラッシュメモリ部２２０は、多数の基準フ
ラッシュメモリセル（便宜上、一つのフラッシュメモリ
セルのみ示す）からなる基準フラッシュメモリセルアレ
イ２２１と、Ｙアドレスデコードの如く多数のビットラ
イン（便宜上、一つのビットラインのみ示す）のうち一
つのビットラインを選択するための第２ビットライン選
択部２２２と、電源電圧Ｖccを供給するための第２ロー
ド部２２３と、第２ロード部２２３から基準ビットライ
ンノードＲＢＬに印加される電圧を調節して、安定した
ビットライン電圧が印加されるようにするための第２ク
ランプ回路２２４とを含んでなる。
１０は、多数の動作フラッシュメモリセル（便宜上、一
つのフラッシュメモリセルのみ示す）からなるメインフ
ラッシュメモリセルアレイ２１１と、Ｙアドレスデコー
ドの如く多数のビットライン（便宜上、一つのビットラ
インのみしめす）のうち一つのビットラインを選択する
ための第１ビットライン選択部２１２と、電源電圧Ｖcc
を供給するための第１ロード部２１３と、第１ロード部
２１３からビットラインノードＢＬに印加される電圧を
調節して、安定したビットライン電圧が印加されるよう
にするための第１クランプ回路２１４とを含んでなる。
一方、基準フラッシュメモリ部２２０は、多数の基準フ
ラッシュメモリセル（便宜上、一つのフラッシュメモリ
セルのみ示す）からなる基準フラッシュメモリセルアレ
イ２２１と、Ｙアドレスデコードの如く多数のビットラ
イン（便宜上、一つのビットラインのみ示す）のうち一
つのビットラインを選択するための第２ビットライン選
択部２２２と、電源電圧Ｖccを供給するための第２ロー
ド部２２３と、第２ロード部２２３から基準ビットライ
ンノードＲＢＬに印加される電圧を調節して、安定した
ビットライン電圧が印加されるようにするための第２ク
ランプ回路２２４とを含んでなる。
【００３６】一方、メインフラッシュメモリ部２１０の
第１クランプ回路２１４は、第１ロード部２１３とビッ
トラインノードＢＬとの間に接続された第１ＮＭＯＳト
ランジスタＴ２１１と、電源電圧Ｖcc端子と第１ＮＭＯ
ＳトランジスタＴ２１１のゲート電極との間に接続さ
れ、ビットラインノードＢＬの電位に応じて駆動される
ＰＭＯＳトランジスタＴ２１２と、第１ＮＭＯＳトラン
ジスタＴ２１１のゲート電極と接地電圧Ｖss端子との間
に接続され、ビットラインノードＢＬの電位に応じて駆
動される第２ＮＭＯＳトランジスタＴ２１３と、ＰＭＯ
ＳトランジスタＴ２１２のゲートに印加される電圧に応
じて駆動され、ＰＭＯＳトランジスタＴ２１２が形成さ
れたウェル端子とＰＭＯＳトランジスタＴ２１２のドレ
イン端子との間に接続される第１スイッチング手段Ｔ２
１４と、第２ＮＭＯＳトランジスタＴ２１３のゲートに
印加される電圧に応じて駆動され、第２ＮＭＯＳトラン
ジスタＴ２１３が形成されたトリプルｐウェル端子ＴＰ
Ｗと第２ＮＭＯＳトランジスタＴ２１３のドレイン端子
との間に接続される第２スイッチング手段Ｔ２１５とを
含んでなる。この際、ＰＭＯＳトランジスタ、第１及び
第２ＮＭＯＳトランジスタＴ２１２、Ｔ２１１及びＴ２
１３は、ゲートに印加される電圧に応じてオン抵抗が変
わる可変抵抗素子のように動作する。また、ＰＭＯＳト
ランジスタＴ２１２は第１ＮＭＯＳトランジスタＴ２１
１のゲート電極に電荷を供給する電荷供給手段のような
役割をし、第２ＮＭＯＳトランジスタＴ２１３は第１Ｎ
ＭＯＳトランジスタＴ２１１のゲート電極から接地電圧
Ｖss端子へ電荷を放出させる電荷放出手段のような役割
をする。このような構造の第１クランプ回路２１４を用
いてビットラインノードＢＬの電圧を調節することによ
り、ビットラインノードＢＬの電圧を素子の動作に適し
且つ安定した電圧にしてメインフラッシュッモリセルＣ
２１１に印加できるようにする。
第１クランプ回路２１４は、第１ロード部２１３とビッ
トラインノードＢＬとの間に接続された第１ＮＭＯＳト
ランジスタＴ２１１と、電源電圧Ｖcc端子と第１ＮＭＯ
ＳトランジスタＴ２１１のゲート電極との間に接続さ
れ、ビットラインノードＢＬの電位に応じて駆動される
ＰＭＯＳトランジスタＴ２１２と、第１ＮＭＯＳトラン
ジスタＴ２１１のゲート電極と接地電圧Ｖss端子との間
に接続され、ビットラインノードＢＬの電位に応じて駆
動される第２ＮＭＯＳトランジスタＴ２１３と、ＰＭＯ
ＳトランジスタＴ２１２のゲートに印加される電圧に応
じて駆動され、ＰＭＯＳトランジスタＴ２１２が形成さ
れたウェル端子とＰＭＯＳトランジスタＴ２１２のドレ
イン端子との間に接続される第１スイッチング手段Ｔ２
１４と、第２ＮＭＯＳトランジスタＴ２１３のゲートに
印加される電圧に応じて駆動され、第２ＮＭＯＳトラン
ジスタＴ２１３が形成されたトリプルｐウェル端子ＴＰ
Ｗと第２ＮＭＯＳトランジスタＴ２１３のドレイン端子
との間に接続される第２スイッチング手段Ｔ２１５とを
含んでなる。この際、ＰＭＯＳトランジスタ、第１及び
第２ＮＭＯＳトランジスタＴ２１２、Ｔ２１１及びＴ２
１３は、ゲートに印加される電圧に応じてオン抵抗が変
わる可変抵抗素子のように動作する。また、ＰＭＯＳト
ランジスタＴ２１２は第１ＮＭＯＳトランジスタＴ２１
１のゲート電極に電荷を供給する電荷供給手段のような
役割をし、第２ＮＭＯＳトランジスタＴ２１３は第１Ｎ
ＭＯＳトランジスタＴ２１１のゲート電極から接地電圧
Ｖss端子へ電荷を放出させる電荷放出手段のような役割
をする。このような構造の第１クランプ回路２１４を用
いてビットラインノードＢＬの電圧を調節することによ
り、ビットラインノードＢＬの電圧を素子の動作に適し
且つ安定した電圧にしてメインフラッシュッモリセルＣ
２１１に印加できるようにする。
【００３７】前記において、第１スイッチング手段Ｔ２
１４はＰＭＯＳトランジスタからなり、第２スイッチン
グ手段Ｔ２１５はＮＭＯＳトランジスタからなる。ビッ
トラインノードＢＬの電圧に応じて駆動される第１及び
第２スイッチング手段Ｔ２１４及びＴ２１５によって、
ＰＭＯＳトランジスタＴ２１２のドレイン電圧がＰＭＯ
ＳトランジスタＴ２１２の形成されたｎウェルに印加さ
れ、第２ＮＭＯＳトランジスタＴ２１３のドレイン電圧
が第２ＮＭＯＳトランジスタＴ２１３の形成されたトリ
プルｐウェルに印加される。これにより、ＰＭＯＳトラ
ンジスタＴ２１２及び第２ＮＭＯＳトランジスタＴ２１
３のしきい値電圧が低くなって、低い電源電圧Ｖccでも
ＰＭＯＳトランジスタＴ２１２及び第２ＮＭＯＳトラン
ジスタＴ２１３の動作速度を向上させることができる。
１４はＰＭＯＳトランジスタからなり、第２スイッチン
グ手段Ｔ２１５はＮＭＯＳトランジスタからなる。ビッ
トラインノードＢＬの電圧に応じて駆動される第１及び
第２スイッチング手段Ｔ２１４及びＴ２１５によって、
ＰＭＯＳトランジスタＴ２１２のドレイン電圧がＰＭＯ
ＳトランジスタＴ２１２の形成されたｎウェルに印加さ
れ、第２ＮＭＯＳトランジスタＴ２１３のドレイン電圧
が第２ＮＭＯＳトランジスタＴ２１３の形成されたトリ
プルｐウェルに印加される。これにより、ＰＭＯＳトラ
ンジスタＴ２１２及び第２ＮＭＯＳトランジスタＴ２１
３のしきい値電圧が低くなって、低い電源電圧Ｖccでも
ＰＭＯＳトランジスタＴ２１２及び第２ＮＭＯＳトラン
ジスタＴ２１３の動作速度を向上させることができる。
【００３８】以下、クランプ回路が含まれた不揮発性メ
モリ装置を例としてクランプ回路の動作を説明するが、
メインフラッシュメモリ部２１０と基準フラッシュメモ
リ部２２０との基本構成及び動作が同一であり、基準フ
ラッシュメモリ部２２０に含まれた第２クランプ回路２
２４もメインフラッシュメモリ部２１０に含まれた第１
クランプ回路２１４と同一の構造を有するので、メイン
フラッシュメモリ部２１０を基準としてクランプ回路２
１４の動作を説明する。
モリ装置を例としてクランプ回路の動作を説明するが、
メインフラッシュメモリ部２１０と基準フラッシュメモ
リ部２２０との基本構成及び動作が同一であり、基準フ
ラッシュメモリ部２２０に含まれた第２クランプ回路２
２４もメインフラッシュメモリ部２１０に含まれた第１
クランプ回路２１４と同一の構造を有するので、メイン
フラッシュメモリ部２１０を基準としてクランプ回路２
１４の動作を説明する。
【００３９】まず、不揮発性メモリ装置が正常的に動作
する前の状態である初期状態には、ビットラインノード
ＢＬを含んだ全てのノードの電圧が０Ｖになる。０Ｖの
ビットラインノードＢＬの電圧は、ゲートがビットライ
ンノードＢＬに接続されたクランプ回路２１４のＰＭＯ
ＳトランジスタＴ２１２と第１スイッチング手段Ｔ２１
４をオン状態にし、第２ＮＭＯＳトランジスタＴ２１３
と第２スイッチング手段Ｔ２１５をオフ状態にする。オ
ン状態のＰＭＯＳトランジスタＴ２１２を介して電源電
圧Ｖccが第１ＮＭＯＳトランジスタＴ２１１のゲート電
極に印加され、第１ＮＭＯＳトランジスタＴ２１１はオ
ン状態になる。一方、オン状態のＰＭＯＳトランジスタ
Ｔ２１２と第１スイッチング手段Ｔ２１４を介して第１
電圧がＰＭＯＳトランジスタＴ２１２のｎウェルに印加
され、ＰＭＯＳトランジスタＴ２１２のしきい値電圧は
低くなる。ここで、第１電圧はＶcc−Ｖthdiodeの値を
有し、Ｖccは電源電圧を意味し、ＶthdiodeはＰＭＯＳ
トランジスタＴ２１２のソースであるｐ＋接合部とｎウ
ェルとの間に形成されたジャンクションダイオード(Jun
ction diode)のしきい値電圧を意味する。
する前の状態である初期状態には、ビットラインノード
ＢＬを含んだ全てのノードの電圧が０Ｖになる。０Ｖの
ビットラインノードＢＬの電圧は、ゲートがビットライ
ンノードＢＬに接続されたクランプ回路２１４のＰＭＯ
ＳトランジスタＴ２１２と第１スイッチング手段Ｔ２１
４をオン状態にし、第２ＮＭＯＳトランジスタＴ２１３
と第２スイッチング手段Ｔ２１５をオフ状態にする。オ
ン状態のＰＭＯＳトランジスタＴ２１２を介して電源電
圧Ｖccが第１ＮＭＯＳトランジスタＴ２１１のゲート電
極に印加され、第１ＮＭＯＳトランジスタＴ２１１はオ
ン状態になる。一方、オン状態のＰＭＯＳトランジスタ
Ｔ２１２と第１スイッチング手段Ｔ２１４を介して第１
電圧がＰＭＯＳトランジスタＴ２１２のｎウェルに印加
され、ＰＭＯＳトランジスタＴ２１２のしきい値電圧は
低くなる。ここで、第１電圧はＶcc−Ｖthdiodeの値を
有し、Ｖccは電源電圧を意味し、ＶthdiodeはＰＭＯＳ
トランジスタＴ２１２のソースであるｐ＋接合部とｎウ
ェルとの間に形成されたジャンクションダイオード(Jun
ction diode)のしきい値電圧を意味する。
【００４０】初期状態を経て不揮発性メモリ装置が動作
し始めると、第１ロード部２１３は電源電圧Ｖccを供給
し始める。
し始めると、第１ロード部２１３は電源電圧Ｖccを供給
し始める。
【００４１】この際、素子の高集積化に伴ってフラッシ
ュメモリセルＣ２１１に電源電圧（例えば、１.６Ｖ）
がそのまま印加される場合、セルＣ２１１が破壊される
虞がある。従って、第１クランプ回路２１４は第１ロー
ド部２１３から供給される電圧を、安定した動作ができ
る電圧に調節してビットラインノードＢＬへ出力する。
より詳細に説明すると、次の通りである。
ュメモリセルＣ２１１に電源電圧（例えば、１.６Ｖ）
がそのまま印加される場合、セルＣ２１１が破壊される
虞がある。従って、第１クランプ回路２１４は第１ロー
ド部２１３から供給される電圧を、安定した動作ができ
る電圧に調節してビットラインノードＢＬへ出力する。
より詳細に説明すると、次の通りである。
【００４２】第１ロード部２１３から供給された電圧が
第１ＮＭＯＳトランジスタＴ２１１を介してビットライ
ンノードＢＬに印加されてビットラインノードＢＬの電
圧が高くなり始め、ビットラインノードＢＬの電圧が動
作電圧より高くなると、第１スイッチング手段Ｔ２１４
はオフ状態になり、第２スイッチング手段Ｔ２１５はオ
ン状態になる。この際、ＰＭＯＳトランジスタＴ２１２
は、しきい値電圧が低くなった状態なので、速くオフ状
態に近くなりながら抵抗成分が急激に増加する。この
際、第１スイッチング手段Ｔ２１４がオフ状態になる
と、ＰＭＯＳトランジスタＴ２１２のｎウェル端子はフ
ローティング状態になって、ｎウェルに印加された第１
電圧がそのまま維持されるので、ＰＭＯＳトランジスタ
Ｔ２１２のしきい値電圧は引き続き低い状態を維持す
る。
第１ＮＭＯＳトランジスタＴ２１１を介してビットライ
ンノードＢＬに印加されてビットラインノードＢＬの電
圧が高くなり始め、ビットラインノードＢＬの電圧が動
作電圧より高くなると、第１スイッチング手段Ｔ２１４
はオフ状態になり、第２スイッチング手段Ｔ２１５はオ
ン状態になる。この際、ＰＭＯＳトランジスタＴ２１２
は、しきい値電圧が低くなった状態なので、速くオフ状
態に近くなりながら抵抗成分が急激に増加する。この
際、第１スイッチング手段Ｔ２１４がオフ状態になる
と、ＰＭＯＳトランジスタＴ２１２のｎウェル端子はフ
ローティング状態になって、ｎウェルに印加された第１
電圧がそのまま維持されるので、ＰＭＯＳトランジスタ
Ｔ２１２のしきい値電圧は引き続き低い状態を維持す
る。
【００４３】一方、ＰＭＯＳトランジスタＴ２１２のチ
ャネルを介して伝達された電荷は、ビットラインノード
ＢＬの電圧によってオン状態になった第２スイッチング
手段Ｔ２１５を介して第２ＮＭＯＳトランジスタＴ２１
３のトリプルｐウェルに伝達され、トリプルｐウェルに
は接地電圧Ｖssより高い第２電圧が印加される。このよ
うな第２電圧はトリプルｐウェルとソースのｎ＋接合領
域からなるジャンクションダイオードに順方向バイアス
に印加される。この際、第２電圧がジャンクションダイ
オードに順方向に印加されても、第２電圧がダイオード
のしきい値電圧よりは低い値を有するため、ダイオード
電流は無視できる程度の小量で流れるので、漏洩電流に
よる問題は発生しない。このように第２ＮＭＯＳトラン
ジスタＴ２１３のトリプルｐウェルに順方向に第２電圧
が印加されると、ボディエフェクト(Body effect)とは
反対に作用してジャンクションダイオードの空乏領域(D
epletion region)を縮小させる。これにより、第２ＮＭ
ＯＳトランジスタＴ２１３のしきい値電圧も低くなり、
第２ＮＭＯＳトランジスタＴ２１３はビットラインノー
ドＢＬの電圧に敏感に反応することになる。従って、ビ
ットラインノードＢＬの電圧が動作電圧より少しだけ高
くなっても速く反応して抵抗成分が急激に減少し、接地
電圧源に電荷を速く放出させる。
ャネルを介して伝達された電荷は、ビットラインノード
ＢＬの電圧によってオン状態になった第２スイッチング
手段Ｔ２１５を介して第２ＮＭＯＳトランジスタＴ２１
３のトリプルｐウェルに伝達され、トリプルｐウェルに
は接地電圧Ｖssより高い第２電圧が印加される。このよ
うな第２電圧はトリプルｐウェルとソースのｎ＋接合領
域からなるジャンクションダイオードに順方向バイアス
に印加される。この際、第２電圧がジャンクションダイ
オードに順方向に印加されても、第２電圧がダイオード
のしきい値電圧よりは低い値を有するため、ダイオード
電流は無視できる程度の小量で流れるので、漏洩電流に
よる問題は発生しない。このように第２ＮＭＯＳトラン
ジスタＴ２１３のトリプルｐウェルに順方向に第２電圧
が印加されると、ボディエフェクト(Body effect)とは
反対に作用してジャンクションダイオードの空乏領域(D
epletion region)を縮小させる。これにより、第２ＮＭ
ＯＳトランジスタＴ２１３のしきい値電圧も低くなり、
第２ＮＭＯＳトランジスタＴ２１３はビットラインノー
ドＢＬの電圧に敏感に反応することになる。従って、ビ
ットラインノードＢＬの電圧が動作電圧より少しだけ高
くなっても速く反応して抵抗成分が急激に減少し、接地
電圧源に電荷を速く放出させる。
【００４４】これにより、第１ＮＭＯＳトランジスタＴ
２１１のゲート電極に供給される電荷の量が速く減少
し、第１ＮＭＯＳトランジスタＴ２１１のゲート電極か
ら接地電圧源に放出される電流の量が速い速度で増加し
ながら、第１ＮＭＯＳトランジスタＴ２１１のゲート電
極に印加される電圧も低くなって第１ＮＭＯＳトランジ
スタＴ２１１の抵抗成分は急激に増加する。第１ＮＭＯ
ＳトランジスタＴ２１１の抵抗成分が増加しながらビッ
トラインノードＢＬへの供給電流の量が急激に減少し、
第１ＮＭＯＳトランジスタＴ２１１にかかる電圧が高く
なりながらビットラインノードＢＬの電圧は急激に低く
なる。
２１１のゲート電極に供給される電荷の量が速く減少
し、第１ＮＭＯＳトランジスタＴ２１１のゲート電極か
ら接地電圧源に放出される電流の量が速い速度で増加し
ながら、第１ＮＭＯＳトランジスタＴ２１１のゲート電
極に印加される電圧も低くなって第１ＮＭＯＳトランジ
スタＴ２１１の抵抗成分は急激に増加する。第１ＮＭＯ
ＳトランジスタＴ２１１の抵抗成分が増加しながらビッ
トラインノードＢＬへの供給電流の量が急激に減少し、
第１ＮＭＯＳトランジスタＴ２１１にかかる電圧が高く
なりながらビットラインノードＢＬの電圧は急激に低く
なる。
【００４５】逆に、ビットラインノードＢＬの電圧が動
作電圧より低くなると、第１スイッチング手段Ｔ２１４
はオン状態になり、第２スイッチング手段Ｔ２１５はオ
フ状態になる。これと同時に、ＰＭＯＳトランジスタＴ
２１２は漸次オン状態に近くなりながら抵抗成分が減少
し、第２ＮＭＯＳトランジスタＴ２１３は漸次オフ状態
に近くなりながら抵抗成分が増加する。この際、ＰＭＯ
ＳトランジスタＴ２１２のｎウェルに初期に印加された
第１電圧に対する電荷がそのまま維持されてＰＭＯＳト
ランジスタＴ２１２のしきい値電圧が低くなった状態な
ので、ＰＭＯＳトランジスタＴ２１２はビットラインノ
ードＢＬの電圧に敏感に反応することになる。従って、
ビットラインノードＢＬの電圧が動作電圧より少しだけ
低くなっても速く反応して抵抗成分が急激に減少する。
作電圧より低くなると、第１スイッチング手段Ｔ２１４
はオン状態になり、第２スイッチング手段Ｔ２１５はオ
フ状態になる。これと同時に、ＰＭＯＳトランジスタＴ
２１２は漸次オン状態に近くなりながら抵抗成分が減少
し、第２ＮＭＯＳトランジスタＴ２１３は漸次オフ状態
に近くなりながら抵抗成分が増加する。この際、ＰＭＯ
ＳトランジスタＴ２１２のｎウェルに初期に印加された
第１電圧に対する電荷がそのまま維持されてＰＭＯＳト
ランジスタＴ２１２のしきい値電圧が低くなった状態な
ので、ＰＭＯＳトランジスタＴ２１２はビットラインノ
ードＢＬの電圧に敏感に反応することになる。従って、
ビットラインノードＢＬの電圧が動作電圧より少しだけ
低くなっても速く反応して抵抗成分が急激に減少する。
【００４６】これにより、第１ＮＭＯＳトランジスタＴ
２１１のゲート電極が接続されたノードから接地電圧源
に放出される電流の量が急激に減少しながら、電源電圧
源から第１ＮＭＯＳトランジスタＴ２１１のゲート電極
が接続されたノードに供給される電流の量が速い速度で
増加する。第１ＮＭＯＳトランジスタＴ２１１のゲート
電極に印加される電圧が上昇しながら第１ＮＭＯＳトラ
ンジスタＴ２１１の抵抗成分が急激に減少し、ビットラ
インノードＢＬの電圧は再び動作電圧まで高くなる。
２１１のゲート電極が接続されたノードから接地電圧源
に放出される電流の量が急激に減少しながら、電源電圧
源から第１ＮＭＯＳトランジスタＴ２１１のゲート電極
が接続されたノードに供給される電流の量が速い速度で
増加する。第１ＮＭＯＳトランジスタＴ２１１のゲート
電極に印加される電圧が上昇しながら第１ＮＭＯＳトラ
ンジスタＴ２１１の抵抗成分が急激に減少し、ビットラ
インノードＢＬの電圧は再び動作電圧まで高くなる。
【００４７】結局、第１クランプ回路２１４の動作はネ
ガティブフィードバック動作からなるが、第１クランプ
回路２１４に含まれたトランジスタのドレイン端子とウ
ェル端子との間にスイッチング手段をそれぞれ設置し、
これによりウェルに所定のバイアスを印加してトランジ
スタのしきい値電圧を低めることにより、ビットライン
ノードＢＬの電圧に応じてビットラインノードＢＬの電
圧を速い速度でネガティブフィードバックして、フラッ
シュメモリセルＣ２１１へより安定した電圧が速く供給
されるようにする。
ガティブフィードバック動作からなるが、第１クランプ
回路２１４に含まれたトランジスタのドレイン端子とウ
ェル端子との間にスイッチング手段をそれぞれ設置し、
これによりウェルに所定のバイアスを印加してトランジ
スタのしきい値電圧を低めることにより、ビットライン
ノードＢＬの電圧に応じてビットラインノードＢＬの電
圧を速い速度でネガティブフィードバックして、フラッ
シュメモリセルＣ２１１へより安定した電圧が速く供給
されるようにする。
【００４８】前記の動作によってビットラインノードＢ
Ｌの電圧はセルの動作に適し且つ安定した動作電圧に維
持される。基準フラッシュメモリ部２２０における動作
も同一に行われるので、説明は略する。
Ｌの電圧はセルの動作に適し且つ安定した動作電圧に維
持される。基準フラッシュメモリ部２２０における動作
も同一に行われるので、説明は略する。
【００４９】ビットラインノードＢＬの電圧が動作電圧
に安定した状態で、メインフラッシュメモリ部２１０及
び基準フラッシュメモリ部２２０の第１及び第２ビット
ライン選択部２１２及び２２２は、第２アドレス信号に
応じて一つのビットラインを選択し、第１アドレス信号
に応じてメインフラッシュメモリセルＣ２１１及び基準
フラッシュメモリセルＣ２２１を選択する。比較部２３
０では、メインフラッシュメモリセルＣ２１１に流れる
電流量と基準フラッシュメモリセルＣ２２１に流れる電
流量とを比較し、メインフラッシュメモリセルＣ２１１
に記憶されたデータを読み出し或いはプログラム／消去
動作を検証する。
に安定した状態で、メインフラッシュメモリ部２１０及
び基準フラッシュメモリ部２２０の第１及び第２ビット
ライン選択部２１２及び２２２は、第２アドレス信号に
応じて一つのビットラインを選択し、第１アドレス信号
に応じてメインフラッシュメモリセルＣ２１１及び基準
フラッシュメモリセルＣ２２１を選択する。比較部２３
０では、メインフラッシュメモリセルＣ２１１に流れる
電流量と基準フラッシュメモリセルＣ２２１に流れる電
流量とを比較し、メインフラッシュメモリセルＣ２１１
に記憶されたデータを読み出し或いはプログラム／消去
動作を検証する。
【００５０】前記の構成及び動作によってトランジスタ
のしきい値電圧を低めることにより、低電圧動作素子を
製造するための工程を適用しなくても、素子の動作速度
を向上させ且つリップル電圧を最小化することができ
る。
のしきい値電圧を低めることにより、低電圧動作素子を
製造するための工程を適用しなくても、素子の動作速度
を向上させ且つリップル電圧を最小化することができ
る。
【００５１】一方、接地電圧源へ電荷を放出する電流パ
スを形成するためのトランジスタにのみドレイン端子と
ウェル端子との間にのみスイッチング手段を設置するこ
とにより、ビットラインノードの如く特定ノードの電圧
が目標電圧より高い場合、ノードの電圧を速く目標電圧
まで低めることもできる。
スを形成するためのトランジスタにのみドレイン端子と
ウェル端子との間にのみスイッチング手段を設置するこ
とにより、ビットラインノードの如く特定ノードの電圧
が目標電圧より高い場合、ノードの電圧を速く目標電圧
まで低めることもできる。
【００５２】以下、本発明の第２実施例に係るクランプ
回路及びこれを用いた不揮発性メモリ素子を説明する。
回路及びこれを用いた不揮発性メモリ素子を説明する。
【００５３】図３は本発明の第２実施例に係るクランプ
回路及びこれを用いた不揮発性メモリ素子を説明するた
めの回路図である。
回路及びこれを用いた不揮発性メモリ素子を説明するた
めの回路図である。
【００５４】図３を参照すると、第１及び第２クランプ
回路３１４及び３２４を除いたメインフラッシュセルア
レイ３１１と、基準フラッシュセルアレイ３２１と、第
１及び第２ビットライン選択部３１２及び３２２と、第
１及び第２ロード部３１３及び３２３と、比較手段３３
１を有する比較部３３０とは、図２に示した不揮発性メ
モリ装置の構成要素と同一なので、これに対する説明は
略する、また、第１及び第２クランプ回路３１４及び３
２４の構成及び動作は互いに同一なので、第１クランプ
回路３１４についてのみその構成及び動作を説明する。
回路３１４及び３２４を除いたメインフラッシュセルア
レイ３１１と、基準フラッシュセルアレイ３２１と、第
１及び第２ビットライン選択部３１２及び３２２と、第
１及び第２ロード部３１３及び３２３と、比較手段３３
１を有する比較部３３０とは、図２に示した不揮発性メ
モリ装置の構成要素と同一なので、これに対する説明は
略する、また、第１及び第２クランプ回路３１４及び３
２４の構成及び動作は互いに同一なので、第１クランプ
回路３１４についてのみその構成及び動作を説明する。
【００５５】第１クランプ回路３１４は、第１ロード部
３１３とビットラインノードＢＬとの間に接続された第
１ＮＭＯＳトランジスタＴ３１１と、電源電圧Ｖcc端子
と第１トランジスタＴ３１１のゲート電極との間に接続
され、ビットラインノードＢＬの電位に応じて駆動され
るＰＭＯＳトランジスタＴ３１２と、第１ＮＭＯＳトラ
ンジスタＴ３１１のゲート電極と接地電圧Ｖss端子との
間に接続され、ビットラインノードＢＬの電位に応じて
駆動される第２ＮＭＯＳトランジスタＴ３１３と、第２
ＮＭＯＳトランジスタＴ３１３のゲートに印加される電
圧に応じて駆動され、第２ＮＭＯＳトランジスタＴ３１
３が形成されたトリプルｐウェル端子ＴＰＷと第２ＮＭ
ＯＳトランジスタＴ３１３のドレイン端子との間に接続
されるスイッチング手段Ｔ３１４とを含んでなる。図２
と同様に、ＰＭＯＳトランジスタ、第１及び第２ＮＭＯ
ＳトランジスタＴ３１２、Ｔ３１１及びＴ３１３はゲー
トに印加される電圧に応じてオン抵抗が変わる可変抵抗
素子のように動作する。また、ＰＭＯＳトランジスタＴ
３１２は第１ＮＭＯＳトランジスタＴ３１１のゲート電
極に電荷を供給する電荷供給手段のような役割を果た
し、第２ＮＭＯＳトランジスタＴ３１３は第１ＮＭＯＳ
トランジスタＴ３１１のゲート電極から接地電圧Ｖss端
子に電荷を放出させる電荷放出手段のような役割を果た
す。これにより、ビットラインノードＢＬの電圧に応じ
て第１ＮＭＯＳトランジスタＴ３１１のゲート電極から
接地電圧源へ放出される電流の量を調節して、ビットラ
インノードＢＬの電圧を素子の動作に適し且つ安定した
電圧にして印加できるようにする。
３１３とビットラインノードＢＬとの間に接続された第
１ＮＭＯＳトランジスタＴ３１１と、電源電圧Ｖcc端子
と第１トランジスタＴ３１１のゲート電極との間に接続
され、ビットラインノードＢＬの電位に応じて駆動され
るＰＭＯＳトランジスタＴ３１２と、第１ＮＭＯＳトラ
ンジスタＴ３１１のゲート電極と接地電圧Ｖss端子との
間に接続され、ビットラインノードＢＬの電位に応じて
駆動される第２ＮＭＯＳトランジスタＴ３１３と、第２
ＮＭＯＳトランジスタＴ３１３のゲートに印加される電
圧に応じて駆動され、第２ＮＭＯＳトランジスタＴ３１
３が形成されたトリプルｐウェル端子ＴＰＷと第２ＮＭ
ＯＳトランジスタＴ３１３のドレイン端子との間に接続
されるスイッチング手段Ｔ３１４とを含んでなる。図２
と同様に、ＰＭＯＳトランジスタ、第１及び第２ＮＭＯ
ＳトランジスタＴ３１２、Ｔ３１１及びＴ３１３はゲー
トに印加される電圧に応じてオン抵抗が変わる可変抵抗
素子のように動作する。また、ＰＭＯＳトランジスタＴ
３１２は第１ＮＭＯＳトランジスタＴ３１１のゲート電
極に電荷を供給する電荷供給手段のような役割を果た
し、第２ＮＭＯＳトランジスタＴ３１３は第１ＮＭＯＳ
トランジスタＴ３１１のゲート電極から接地電圧Ｖss端
子に電荷を放出させる電荷放出手段のような役割を果た
す。これにより、ビットラインノードＢＬの電圧に応じ
て第１ＮＭＯＳトランジスタＴ３１１のゲート電極から
接地電圧源へ放出される電流の量を調節して、ビットラ
インノードＢＬの電圧を素子の動作に適し且つ安定した
電圧にして印加できるようにする。
【００５６】前記において、スイッチング手段Ｔ３１４
は、ＮＭＯＳトランジスタからなる。ビットラインノー
ドＢＬの電圧に応じて駆動されるスイッチング手段Ｔ３
１４によって、第２ＮＭＯＳトランジスタＴ３１３のド
レイン電圧が第２ＮＭＯＳトランジスタＴ３１３の形成
されたトリプルｐウェルに印加される。これにより、第
２ＮＭＯＳトランジスタＴ３１３のしきい値電圧が低く
なって、低い電源電圧Ｖccでも第２ＮＭＯＳトランジス
タＴ３１３の動作速度を向上させることができる。
は、ＮＭＯＳトランジスタからなる。ビットラインノー
ドＢＬの電圧に応じて駆動されるスイッチング手段Ｔ３
１４によって、第２ＮＭＯＳトランジスタＴ３１３のド
レイン電圧が第２ＮＭＯＳトランジスタＴ３１３の形成
されたトリプルｐウェルに印加される。これにより、第
２ＮＭＯＳトランジスタＴ３１３のしきい値電圧が低く
なって、低い電源電圧Ｖccでも第２ＮＭＯＳトランジス
タＴ３１３の動作速度を向上させることができる。
【００５７】図３に示した本発明の第２実施例は、第１
実施例とは、ＰＭＯＳトランジスタＴ３１２のドレイン
端子とｎウェル端子との間にスイッチング手段が備えら
れない点において差異があるだけで、スイッチング手段
Ｔ３１４を用いて第２ＮＭＯＳトランジスタＴ３１３の
しきい値電圧を低める点においては同一である。
実施例とは、ＰＭＯＳトランジスタＴ３１２のドレイン
端子とｎウェル端子との間にスイッチング手段が備えら
れない点において差異があるだけで、スイッチング手段
Ｔ３１４を用いて第２ＮＭＯＳトランジスタＴ３１３の
しきい値電圧を低める点においては同一である。
【００５８】従って、第２実施例によるクランプ回路及
びこれを用いた不揮発性メモリ素子は、ビットラインノ
ードＢＬのような特定ノードの電圧を動作するに適した
目標動作電圧に調節するが、ノードの電圧が動作電圧よ
り高い場合、速い速度でノードの電圧を低めることがで
き、追加されるスイッチング手段の数が少なくてより簡
単にクランプ回路を実現することができる。
びこれを用いた不揮発性メモリ素子は、ビットラインノ
ードＢＬのような特定ノードの電圧を動作するに適した
目標動作電圧に調節するが、ノードの電圧が動作電圧よ
り高い場合、速い速度でノードの電圧を低めることがで
き、追加されるスイッチング手段の数が少なくてより簡
単にクランプ回路を実現することができる。
【００５９】一方、電源電圧から電荷を供給する電流パ
スを形成するためのトランジスタにのみドレイン端子と
ウェル端子との間にスイッチング手段を設置し、ビット
ラインノードのように特定ノードの電圧が目標電圧より
低い場合、ノードの電圧を速く目標電圧まで上昇させる
こともできる。
スを形成するためのトランジスタにのみドレイン端子と
ウェル端子との間にスイッチング手段を設置し、ビット
ラインノードのように特定ノードの電圧が目標電圧より
低い場合、ノードの電圧を速く目標電圧まで上昇させる
こともできる。
【００６０】以下、本発明の第３実施例に係るクランプ
回路及びこれを用いた不揮発性メモリ素子を説明する。
回路及びこれを用いた不揮発性メモリ素子を説明する。
【００６１】図４は本発明の第３実施例に係るクランプ
回路及びこれを用いた不揮発性メモリ素子を説明するた
めの回路図である。
回路及びこれを用いた不揮発性メモリ素子を説明するた
めの回路図である。
【００６２】図４を参照すると、第１及び第２クランプ
回路４１４及び４２４を除いたメインフラッシュセルア
レイ４１１と、基準フラッシュセルアレイ４２１と、第
１及び第２ビットライン選択部４１２及び４２２と、第
１及び第２ロード部４１３及び４２３と、比較手段４３
１を有する比較部４３０とは、図２に示した不揮発性メ
モリ装置の構成要素と同一なので、これに対する説明は
省略する。また、第１及び第２クランプ回路４１４及び
４２４の構成及び動作は互いに同一なので、第１クラン
プ回路４１４についてのみその構成及び動作を説明す
る。
回路４１４及び４２４を除いたメインフラッシュセルア
レイ４１１と、基準フラッシュセルアレイ４２１と、第
１及び第２ビットライン選択部４１２及び４２２と、第
１及び第２ロード部４１３及び４２３と、比較手段４３
１を有する比較部４３０とは、図２に示した不揮発性メ
モリ装置の構成要素と同一なので、これに対する説明は
省略する。また、第１及び第２クランプ回路４１４及び
４２４の構成及び動作は互いに同一なので、第１クラン
プ回路４１４についてのみその構成及び動作を説明す
る。
【００６３】第１クランプ回路４１４は、第１ロード部
４１３とビットラインノードＢＬとの間に接続された第
１ＮＭＯＳトランジスタＴ４１１と、電源電圧Ｖcc端子
と第１トランジスタＴ４１１のゲート電極との間に接続
され、ビットラインノードＢＬの電位に応じて駆動され
るＰＭＯＳトランジスタＴ４１２と、第１ＮＭＯＳトラ
ンジスタＴ４１１のゲート電極と接地電圧Ｖss端子との
間に接続され、ビットラインノードＢＬの電位に応じて
駆動される第２ＮＭＯＳトランジスタＴ４１３と、ＰＭ
ＯＳトランジスタＴ４１２のゲートに印加される電圧に
応じて駆動され、ＰＭＯＳトランジスタＴ４１２が形成
されたｎウェル端子とＰＭＯＳトランジスタＴ４１２の
ドレイン端子との間に接続されるスイッチング手段Ｔ４
１４とを含んでなる。図２と同様に、ＰＭＯＳトランジ
スタ、第１及び第２ＮＭＯＳトランジスタＴ４１２、Ｔ
４１１及びＴ４１３は、ゲート電極に印加される電圧に
応じてオン抵抗が変わる可変素子の如く動作する。ま
た、ＰＭＯＳトランジスタＴ４１２は第１ＮＭＯＳトラ
ンジスタＴ４１１のゲート電極に電荷を供給する電荷供
給手段のような役割をし、第２ＮＭＯＳトランジスタＴ
４１３は第１ＮＭＯＳトランジスタＴ４１１のゲート電
極から接地電圧Ｖss端子へ電荷を放出させる電荷放出手
段のような役割を果たす。これにより、ビットラインノ
ードＢＬの電圧に応じて電源電圧源から第１ＮＭＯＳト
ランジスタＴ４１１のゲート電極が接続されたビットラ
インノードＢＬへ供給される電流の量を調節することに
より、ビットラインノードＢＬの電圧を素子の動作に適
し且つ安定した電圧にして印加できるようにする。
４１３とビットラインノードＢＬとの間に接続された第
１ＮＭＯＳトランジスタＴ４１１と、電源電圧Ｖcc端子
と第１トランジスタＴ４１１のゲート電極との間に接続
され、ビットラインノードＢＬの電位に応じて駆動され
るＰＭＯＳトランジスタＴ４１２と、第１ＮＭＯＳトラ
ンジスタＴ４１１のゲート電極と接地電圧Ｖss端子との
間に接続され、ビットラインノードＢＬの電位に応じて
駆動される第２ＮＭＯＳトランジスタＴ４１３と、ＰＭ
ＯＳトランジスタＴ４１２のゲートに印加される電圧に
応じて駆動され、ＰＭＯＳトランジスタＴ４１２が形成
されたｎウェル端子とＰＭＯＳトランジスタＴ４１２の
ドレイン端子との間に接続されるスイッチング手段Ｔ４
１４とを含んでなる。図２と同様に、ＰＭＯＳトランジ
スタ、第１及び第２ＮＭＯＳトランジスタＴ４１２、Ｔ
４１１及びＴ４１３は、ゲート電極に印加される電圧に
応じてオン抵抗が変わる可変素子の如く動作する。ま
た、ＰＭＯＳトランジスタＴ４１２は第１ＮＭＯＳトラ
ンジスタＴ４１１のゲート電極に電荷を供給する電荷供
給手段のような役割をし、第２ＮＭＯＳトランジスタＴ
４１３は第１ＮＭＯＳトランジスタＴ４１１のゲート電
極から接地電圧Ｖss端子へ電荷を放出させる電荷放出手
段のような役割を果たす。これにより、ビットラインノ
ードＢＬの電圧に応じて電源電圧源から第１ＮＭＯＳト
ランジスタＴ４１１のゲート電極が接続されたビットラ
インノードＢＬへ供給される電流の量を調節することに
より、ビットラインノードＢＬの電圧を素子の動作に適
し且つ安定した電圧にして印加できるようにする。
【００６４】前記において、スイッチング手段Ｔ４１４
は、ＰＭＯＳトランジスタからなる。ビットラインノー
ドＢＬの電圧に応じて駆動されるスイッチング手段Ｔ４
１４によってＰＭＯＳトランジスタＴ４１２のドレイン
電圧がＰＭＯＳトランジスタＴ４１２が形成されたｎウ
ェルに印加される。これにより、ＰＭＯＳトランジスタ
Ｔ４１２のしきい値電圧が低くなって、低い電源電圧Ｖ
ccでもＰＭＯＳトランジスタＴ４１２の動作速度を向上
させることができる。
は、ＰＭＯＳトランジスタからなる。ビットラインノー
ドＢＬの電圧に応じて駆動されるスイッチング手段Ｔ４
１４によってＰＭＯＳトランジスタＴ４１２のドレイン
電圧がＰＭＯＳトランジスタＴ４１２が形成されたｎウ
ェルに印加される。これにより、ＰＭＯＳトランジスタ
Ｔ４１２のしきい値電圧が低くなって、低い電源電圧Ｖ
ccでもＰＭＯＳトランジスタＴ４１２の動作速度を向上
させることができる。
【００６５】図４に示した本発明の第３実施例は、第１
実施例とは、第２ＮＭＯＳトランジスタＴ４１３のドレ
イン端子とトリプルｐウェル端子ＴＰＷとの間にスイッ
チング手段が備えられない点において差異があるだけ
で、スイッチング手段Ｔ４１４を用いてＰＭＯＳトラン
ジスタＴ４１２のしきい値電圧を低めるという点におい
ては同一である。
実施例とは、第２ＮＭＯＳトランジスタＴ４１３のドレ
イン端子とトリプルｐウェル端子ＴＰＷとの間にスイッ
チング手段が備えられない点において差異があるだけ
で、スイッチング手段Ｔ４１４を用いてＰＭＯＳトラン
ジスタＴ４１２のしきい値電圧を低めるという点におい
ては同一である。
【００６６】従って、第３実施例に係るクランプ回路及
びこれを用いた不揮発性メモリ素子は、ビットラインノ
ードＢＬのような特定ノードの電圧を素子の動作に適し
た目標電圧に調節するが、ノードの電圧が動作電圧より
低い場合、速い速度でノードの電圧を上昇させることが
でき、追加されるスイッチング手段の数が少なくてより
簡単にクランプ回路を実現することができる。
びこれを用いた不揮発性メモリ素子は、ビットラインノ
ードＢＬのような特定ノードの電圧を素子の動作に適し
た目標電圧に調節するが、ノードの電圧が動作電圧より
低い場合、速い速度でノードの電圧を上昇させることが
でき、追加されるスイッチング手段の数が少なくてより
簡単にクランプ回路を実現することができる。
【００６７】
【発明の効果】上述したように、本発明は、トランジス
タのドレイン端子とウェル端子との間に設置されたスイ
ッチング手段を用いてトランジスタのしきい値電圧を低
めることにより、低電圧動作のための製造工程を別に適
用しなくても、低い電源電圧でもトランジスタの動作速
度を向上させ、リップル電圧を最小化し、リップル電圧
によって不良が発生することを防止して、動作速度だけ
でなく、回路の電気的特性及び信頼性を向上させること
ができる。
タのドレイン端子とウェル端子との間に設置されたスイ
ッチング手段を用いてトランジスタのしきい値電圧を低
めることにより、低電圧動作のための製造工程を別に適
用しなくても、低い電源電圧でもトランジスタの動作速
度を向上させ、リップル電圧を最小化し、リップル電圧
によって不良が発生することを防止して、動作速度だけ
でなく、回路の電気的特性及び信頼性を向上させること
ができる。
【図１】従来の技術に係るクランプ回路及びこれを用い
た不揮発性メモリ素子を説明するための回路図である。
た不揮発性メモリ素子を説明するための回路図である。
【図２】本発明の第１実施例に係るクランプ回路及びこ
れを用いた不揮発性メモリ素子を説明するための回路図
である。
れを用いた不揮発性メモリ素子を説明するための回路図
である。
【図３】本発明の第２実施例に係るクランプ回路及びこ
れを用いた不揮発性メモリ素子を説明するための回路図
である。
れを用いた不揮発性メモリ素子を説明するための回路図
である。
【図４】本発明の第３実施例に係るクランプ回路及びこ
れを用いた不揮発性メモリ素子を説明するための回路図
である。
れを用いた不揮発性メモリ素子を説明するための回路図
である。
１１０、２１０、３１０、４１０ メインフラッシュメ
モリ部 １２０、２２０、３２０、４２０ 基準フラッシュメモ
リ部 １１１、２１１、３１１、４１１ メインフラッシュセ
ルアレイ １２１、２２２、３２２、４２２ 基準フラッシュセル
アレイ １１２、１２２、２１２、２２２、３１２、３２２、４
１２、４２２ ビットライン選択部 １１３、１２３、２１３、２２３、３１３、３２３、４
１３、４２３ ロード部 １１４、１２４、２１４、２２４、３１４、３２４、４
１４、４２４ クランプ回路 １３０、２３０、３３０、４３０ 比較部 １３１、２３１、３３１、４３１ 比較手段
モリ部 １２０、２２０、３２０、４２０ 基準フラッシュメモ
リ部 １１１、２１１、３１１、４１１ メインフラッシュセ
ルアレイ １２１、２２２、３２２、４２２ 基準フラッシュセル
アレイ １１２、１２２、２１２、２２２、３１２、３２２、４
１２、４２２ ビットライン選択部 １１３、１２３、２１３、２２３、３１３、３２３、４
１３、４２３ ロード部 １１４、１２４、２１４、２２４、３１４、３２４、４
１４、４２４ クランプ回路 １３０、２３０、３３０、４３０ 比較部 １３１、２３１、３３１、４３１ 比較手段
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5B025 AC01 AD05 AD07 AE05 AE07
AE08
5F048 AB01 AB03 AB10 AC03 BB14
BE02 BE03 BE09
5J039 AA01 KK00 KK20 KK37 MM08
NN06
Claims (10)
- 【請求項１】 第１ノード及び第２ノードとの間に接続
された第１トランジスタと、 前記第１トランジスタのゲート電極と電源電圧端子との
間に接続され、前記第２ノードの電圧に応じて前記第１
トランジスタのゲート電極に電荷を供給して該第２ノー
ドの電圧を調節するための電荷供給手段と、 前記第１トランジスタのゲート電極と接地電圧端子との
間に接続され、前記第２ノードの電圧に応じて前記第１
トランジスタのゲート電極から電荷を放出させ、前記第
２ノードの電圧を調節するための電荷放出手段と、 前記電荷供給手段を構成する第２トランジスタのウェル
端子とドレイン端子との間にそれぞれ接続され、前記第
２トランジスタのゲート電圧に応じて該第２トランジス
タのウェル端子にバイアスを印加して該第２トランジス
タのしきい値電圧を低めるためのスイッチング手段とを
含むことを特徴とするクランプ回路。 - 【請求項２】 前記第１トランジスタはＮＭＯＳトラン
ジスタであり、前記第２トランジスタ及びスイッチング
手段はＰＭＯＳトランジスタであることを特徴とする請
求項１記載のクランプ回路。 - 【請求項３】 前記ウェルはｎウェルであることを特徴
とする請求項１記載のクランプ回路。 - 【請求項４】 第１ノードと第２ノードとの間に接続さ
れた第１トランジスタと、 前記第１トランジスタのゲート電極と電源電圧端子との
間に接続され、前記第２ノードの電圧に応じて前記第１
トランジスタのゲート電極に電荷を供給して該第２ノー
ドの電圧を調節するための電荷供給手段と、 前記第１トランジスタのゲート電極と接地電圧端子との
間に接続され、前記第２ノードの電圧に応じて前記第１
トランジスタのゲート電極から電荷を放出させて前記第
２ノードの電圧を調節するための電荷放出手段と、 前記電荷放出手段を構成する第２トランジスタのウェル
端子とドレイン端子との間にそれぞれ接続され、前記第
２トランジスタのゲート電圧に応じて該第２トランジス
タのウェル端子にバイアスを印加して該第２トランジス
タのしきい値電圧を低めるためのスイッチング手段とを
含むことを特徴とするクランプ回路。 - 【請求項５】 前記第１トランジスタ、前記第２トラン
ジスタ及び前記スイッチング手段はＮＭＯＳトランジス
タであることを特徴とする請求項４記載のクランプ回
路。 - 【請求項６】 前記ウェルはトリプルｐウェルであるこ
とを特徴とする請求項４記載のクランプ回路。 - 【請求項７】 第１ノードと第２ノードとの間に接続さ
れた第１トランジスタと、 前記第１トランジスタのゲート電極と電源電圧端子との
間に接続され、第２ノードの電圧に応じて前記第１トラ
ンジスタのゲート電極に電荷を供給して該第２ノードの
電圧を調節するための電荷供給手段と、 前記第１トランジスタのゲート電極と接地電圧端子との
間に接続され、前記第２ノードの電圧に応じて前記第１
トランジスタのゲート電極から電荷を放出させて前記第
２ノードの電圧を調節するための電荷放出手段と、 前記電荷供給手段を構成する第２トランジスタのウェル
端子とドレイン端子との間にそれぞれ接続され、前記第
２トランジスタのゲート電圧に応じて該第２トランジス
タのウェル端子にバイアスを印加して該第２トランジス
タのしきい値電圧を低めるための第１スイッチング手段
と、 前記電荷放出手段を構成する第３トランジスタのウェル
端子とドレイン端子との間にそれぞれ接続され、前記第
３トランジスタのゲート電圧に応じて該第３トランジス
タのウェル端子にバイアスを印加して該第３トランジス
タのしきい値電圧を低めるための第２スイッチング手段
とを含むことを特徴とするクランプ回路。 - 【請求項８】 前記第１トランジスタ、前記第３トラン
ジスタ及び前記第２スイッチング手段はＮＭＯＳトラン
ジスタであり、前記第２トランジスタ及び前記第１スイ
ッチング手段はＰＭＯＳトランジスタであることを特徴
とする請求項７記載のクランプ回路。 - 【請求項９】 前記第２トランジスタのウェルはｎウェ
ルであり、前記第３トランジスタのウェルはトリプルｐ
ウェルであることを特徴とする請求項７記載のクランプ
回路。 - 【請求項１０】 第１アドレス信号が印加され、複数の
動作フラッシュメモリセルからなるメインフラッシュメ
モリセルアレイと、 第２アドレス信号に応じて前記メインフラッシュメモリ
セルアレイのビットラインを選択するための第１ビット
ライン選択部と、 前記メインフラッシュメモリセルアレイのビットライン
電圧を調節するための請求項１〜９のいずれか１項の第
１クランプ回路と、 前記第１アドレス信号が印加され、複数の基準フラッシ
ュメモリセルからなる基準フラッシュメモリセルアレイ
と、 前記第２アドレス信号に応じて前記基準フラッシュメモ
リセルアレイのビットラインを選択するための第２ビッ
トライン選択部と、 前記基準フラッシュメモリセルアレイのビットライン電
圧を調節するための請求項１〜９のいずれか１項の第２
クランプ回路と、 前記第１及び第２アドレス信号に応じて選択されたメイ
ンフラッシュメモリセルに流れる電流量と基準フラッシ
ュメモリセルに流れる電流量を比較し、前記動作フラッ
シュメモリセルの状態を検出する比較部とを含むことを
特徴とする不揮発性メモリ素子。
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| KR2002-27484 | 2002-05-17 |
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| Publication Number | Publication Date |
|---|---|
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|---|---|
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| JP (1) | JP3817514B2 (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014038694A (ja) * | 2011-03-11 | 2014-02-27 | Ememory Technology Inc | プログラム電流クランプを有する不揮発性メモリ素子及び関連する方法 |
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| US8902676B2 (en) * | 2012-04-26 | 2014-12-02 | SK Hynix Inc. | Wordline coupling reduction technique |
| CN103811056B (zh) * | 2012-11-08 | 2016-08-31 | 中芯国际集成电路制造(上海)有限公司 | 非易失性存储器的钳位电路 |
| US9437257B2 (en) * | 2012-12-31 | 2016-09-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Sensing circuit, memory device and data detecting method |
| US9349447B1 (en) * | 2015-03-02 | 2016-05-24 | HGST, Inc. | Controlling coupling in large cross-point memory arrays |
| CN112242172A (zh) * | 2019-07-19 | 2021-01-19 | 四川省豆萁科技股份有限公司 | 一种nor闪存及其参考电流比较电路 |
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| KR100223770B1 (ko) * | 1996-06-29 | 1999-10-15 | 김영환 | 반도체 장치의 문턱전압 제어회로 |
| US6097242A (en) * | 1998-02-26 | 2000-08-01 | Micron Technology, Inc. | Threshold voltage compensation circuits for low voltage and low power CMOS integrated circuits |
| KR100464400B1 (ko) * | 1998-05-28 | 2005-04-06 | 삼성전자주식회사 | 외부 전원 전압 대응 기판 전압 감지회로를 구비하는 기판 전압발생회로 |
| US6275094B1 (en) * | 1999-06-22 | 2001-08-14 | International Business Machines Corporation | CMOS device and circuit and method of operation dynamically controlling threshold voltage |
| KR100439045B1 (ko) * | 2001-06-29 | 2004-07-05 | 주식회사 하이닉스반도체 | 워드 라인 전압 클램핑 회로 |
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2002
- 2002-05-17 KR KR10-2002-0027484A patent/KR100465065B1/ko not_active IP Right Cessation
- 2002-12-23 US US10/326,632 patent/US6751126B2/en not_active Expired - Fee Related
- 2002-12-25 JP JP2002373857A patent/JP3817514B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2014038694A (ja) * | 2011-03-11 | 2014-02-27 | Ememory Technology Inc | プログラム電流クランプを有する不揮発性メモリ素子及び関連する方法 |
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| US6751126B2 (en) | 2004-06-15 |
| KR100465065B1 (ko) | 2005-01-06 |
| KR20030089318A (ko) | 2003-11-21 |
| US20030214843A1 (en) | 2003-11-20 |
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