JP2002251891A - 不揮発性半導体記憶装置およびその制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュメモリのプログラム時間の短縮を
図る。 【解決手段】 外部電源電圧よりも高い電圧を発生する
昇圧回路１３０と、基準電圧発生回路１３１、１３４
と、基準電圧１３６、１３７の一方を選択して昇圧回路
１３０に供給する選択回路１３９を有する。プログラム
動作開始と同時に、選択回路１３９が立ち上がりの早い
第１の基準電圧発生回路の出力１３６を選択して昇圧回
路１３０に接続すると共に、両基準電圧発生回路１３
１、１３４を活性化する。そして、第１の基準電圧発生
回路１３４の出力が安定した時点で昇圧回路１３０の昇
圧動作を開始する。その後、昇圧回路の出力が安定した
時点で選択回路１３９が第２の基準電圧発生回路１３１
の出力を選択して昇圧回路１３０に安定した電圧を供給
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高電圧発生用の昇
圧回路と、その電圧を一定レベルに保つための基準電圧
発生回路を備えた不揮発性半導体記憶装置およびその制
御方法に関する。

【０００２】

【従来の技術】近年、フラッシュメモリに代表される書
き換え可能な不揮発性半導体記憶装置は、携帯電話、プ
リンター、ネットワーク機器等の様々な機器に搭載さ
れ、その市場を広げている。以下、不揮発性半導体記憶
装置の代表として、フラッシュメモリについて説明す
る。

【０００３】フラッシュメモリとは、一般に、図４に示
すようなメモリセルを複数個、同一基板上に形成したも
のを言う。図４中、１および２は拡散領域であり、各々
メモリセルのドレイン領域とソース領域を構成する。４
は電荷を保持するためのフローティングゲートであり、
酸化膜３および５により電気的に完全に絶縁された状態
となっている。６は酸化膜５の上に形成されたコントロ
ールゲートである。このコントロールゲート２６に加え
る電圧によりフローティングゲート４への電荷の注入
（プログラムまたはデータの書き込み、以下プログラム
と称する）およびフローティングゲート４からの電荷の
引き抜き（データの消去）が行われ、さらにフローティ
ングゲート４に蓄えられた電荷情報を読み出す際のメモ
リセルの選択も行われる。

【０００４】一般的には、電荷（電子）のやり取りは、
上述した酸化膜３を通るトンネル電流か、または活性化
されたホットエレクトロンによって行われるため、酸化
膜３はトンネル膜とも呼ばれる。この酸化膜３を通して
フローティングゲート４に注入された電荷は、特別な電
界が加えられなければ半永久的に保存されるため、フラ
ッシュメモリに書き込まれた情報は、特別な保持用電圧
を与えなくても長期間保存される。

【０００５】上述したように、フラッシュメモリへのプ
ログラムまたは消去は、ホットエレクトロンまたはトン
ネル電流によって行われるため、コントロールゲート、
ドレイン領域およびソース領域には高電圧が印加され
る。この高電圧は、通常、フラッシュメモリの電源電圧
ＶＣＣよりも高い。フラッシュメモリの容量が数Ｍビッ
ト程度までの場合には、この高電圧は外部ＶＰＰ端子か
ら供給されていた。このため、フラッシュメモリを用い
たシステムには通常の電源ＶＣＣの他に、プログラムま
たは消去のために使用される高い電圧の電源ＶＰＰが要
求されていた。このＶＰＰは、通常は１２Ｖ程度であ
る。

【０００６】しかし、近年において普及が著しい携帯機
器では、このような高い電圧の電源をＶＣＣ以外に持つ
ことは困難である。このため、最近のフラッシュメモリ
では、昇圧回路を内蔵し、この昇圧回路を用いて内部高
電圧を発生させることが一般的になっている。ごく最近
では、１．８Ｖの電圧で動作する単一電源フラッシュメ
モリも登場している。フラッシュメモリのメモリセルの
種類にも依存するが、一般的には内部の高電圧としては
１０Ｖ以上が必要となるため、このような機器では１．
８Ｖの電源電圧から内部で必要とされる１０Ｖ以上の電
圧を昇圧回路で発生させている。

【０００７】次に、従来のフラッシュメモリセルにプロ
グラムを行う場合の処理について、図５を参照しながら
説明する。ここでは、ホットエレクトロンを用いてプロ
グラムを行う、チャンネル・ホットエレクトロン・イン
ジェクション型のメモリセルを用いて説明する。

【０００８】図５中、１２はフラッシュメモリセルであ
り、それを複数個マトリックス状に配置したものがフラ
ッシュメモリセルアレイ１１である。フラッシュメモリ
セル１２のドレインはビット線１４に接続され、ビット
線１４はＹ−デコーダ１７に接続されている。フラッシ
ュメモリセル１２のゲートはワード線１３に接続され、
ワード線１３はＸ−デコーダ１６に接続されている。フ
ラッシュメモリセル１２のソースはソース線１５に接続
され、ソース線１５はソーススイッチ１８に接続されて
いる。ソーススイッチ１８は、フラッシュメモリのデー
タ消去を行う際にメモリセルアレイ１１内のフラッシュ
メモリセル１２のソース線１５に高電圧を印加し、プロ
グラムまたは読み出しの際にはソース線１５をＧＮＤに
接続している。

【０００９】ソース電圧制御回路２４は消去動作時にイ
ネーブル信号２７が活性化されると基準電圧発生回路３
１で発生された基準電圧２９を基準として、昇圧回路３
０で発生された高電圧２８を所定の電圧まで降圧してソ
ーススイッチ１８へ供給する。

【００１０】ソーススイッチ１８は、消去時にソース電
圧制御回路２４にて発生する消去電圧２１を、メモリセ
ルアレイ１１内のメモリセルの共通ソース線１５に印加
する。また、ソーススイッチ１８は、プログラム時には
ソース線１５をＧＮＤレベルに維持する機能も有してい
る。

【００１１】ビット線電圧制御回路２２はプログラム時
にフラッシュメモリセル１２のドレイン電圧を制御する
ための回路であり、イネーブル信号２５が活性化される
と基準電圧発生回路３１で発生された基準電圧２９を基
準として、昇圧回路３０で発生された高電圧２８を所定
の電圧まで降圧してＹ−デコーダ１７に供給する。Ｙ−
デコーダ１７では、メモリセルアレイ１１から所望のフ
ラッシュメモリセル１２を選択して、そのドレインにビ
ット線電圧制御回路２２で発生されたプログラム電圧１
９を印加する。ワード線電圧制御回路２３はプログラム
時にフラッシュメモリセル１２のゲート電圧を制御する
ための回路であり、イネーブル信号２６が活性化される
と基準電圧発生回路３１で発生された基準電圧２９を基
準として、昇圧回路３０で発生された高電圧２８を所定
の電圧まで降圧してＸ−デコーダ１６に供給する。Ｘ−
デコーダ１６では、メモリセルアレイ１１から所望のフ
ラッシュメモリセル１２を選択して、そのゲートにワー
ド線電圧制御回路２３で発生されたプログラム電圧２０
を印加する。

【００１２】昇圧回路３０は基準電圧発生回路３１から
の基準電圧２９を基準として、プログラムおよび消去に
必要な高電圧を生成する。この昇圧回路３０はイネーブ
ル信号３３により活性化される。また、基準電圧発生回
路３１はイネーブル信号３２が入力されると活性化さ
れ、電源電圧ＶＣＣから安定した基準電圧２９を生成す
る。

【００１３】次に、このように構成された従来のフラッ
シュメモリセルにおける、プログラム（データ書き込
み）時の主要な信号の遷移について、図６を参照しなが
ら説明する。プログラムは、システムからフラッシュメ
モリにプログラムコマンドを書き込むことによって開始
される。プログラムコマンドが入力されると、フラッシ
ュメモリ内部のロジック回路（コマンド・ユーザー・イ
ンターフェイス：ＣＵＩ）がそれをプログラムコマンド
と認識し、フラッシュメモリ内部の自動プログラムアル
ゴリズム処理を行う制御回路である、ライト・ステート
・マシーン（ＷＳＭ）にプログラム開始の指令を出す。
ＷＳＭは、ＷＳＭ内部に予め記憶されたアルゴリズムを
元に、フラッシュメモリセルへのプログラム処理を行
う。なお、ＷＳＭおよびＣＵＩは本明細書では図示して
いない。

【００１４】ＷＳＭがプログラム処理を開始すると（図
６中、Ａ点）、まず、基準電圧発生回路３１がイネーブ
ル信号３２によって活性化され、基準電圧２９が発生さ
れる。そして、基準電圧２９が安定したところで（図６
中、Ｂ点）、昇圧回路３０がイネーブル信号３３によっ
て活性化され、動作を始める。それとほぼ同時に、ビッ
ト線電圧制御回路２２およびワード線電圧制御回路２３
が動作を開始し、その出力１９、２０が安定点に達す
る。ワード線電圧制御回路２３の出力２０が安定点に到
達すると、Ｘ−デコーダ１６がワード線１３の選択を開
始し、ワード線１３にワード線電圧制御回路２３で安定
化された電圧が伝えられる。ワード線１３の電圧が安定
したところで、Ｙ−デコーダ１７が動作を開始し、ビッ
ト線１４にビット線電圧制御回路２２で安定化された電
圧が印加される（図６中、Ｃ点）。このような電圧印加
状態で、フラッシュメモリセル１２のドレインからソー
スに電流が流れ、ドレイン近傍で発生したホットエレク
トロンがフラッシュメモリセル１２のフローティングゲ
ートに注入されてフラッシュメモリセル１２がプログラ
ムされる。

【００１５】ここで、ビット線１４に電圧を印加する期
間Ｔ３（図６中、Ｃ点からＤ点までの期間）は予め決め
られており、これが完了したのち、フラッシュメモリセ
ル１２はＷＳＭによりベリファイされ、正しくプログラ
ムが実行されたか否かが検証される。以上がプログラム
時の動作である。

【００１６】このフラッシュメモリのプログラム時にお
いて、ワード線電圧およびビット線電圧は、内部トラン
ジスタのブレークダウンやフラッシュメモリセルの信頼
性低下を防ぐために、極めて正確にコントロールされる
必要がある。従って、ビット線電圧制御回路２２やワー
ド線電圧制御回路２３の基準となる基準電圧２９として
は、電源電圧、温度や製造プロセスによる変動が少な
い、高い精度が要求される。

【００１７】次に、このような正確な基準電圧２９を発
生するための基準電圧発生回路について、図７を参照し
ながら説明する。一般に、基準電圧の発生にはバンドギ
ャップ回路が用いられることが多い。このバンドギャッ
プ回路は、シリコンのＰＮ接合のバンドギャップ電圧を
利用した基準電圧発生回路であるが、フラッシュメモリ
ではフラッシュメモリセルを用いた基準電圧発生回路を
用いる方が有利であるため、ここではフラッシュメモリ
セルを用いた基準電圧発生回路を示している。これは、
フラッシュメモリセルを用いることにより、ウェハ完了
後にフラッシュメモリセルの閾値を調整することがで
き、基準電圧のプロセス依存（前半工程（ウェハ工程の
完了まで）への依存）を最小にすることができるからで
ある。

【００１８】図中、５１および５２は同一サイズのフラ
ッシュメモリセルである。また、５３および５４はフラ
ッシュメモリセル５１および５２の閾値電圧が経時変化
しないように、フラッシュメモリセル５１、５２のドレ
イン電圧を調整するためのバイアストランジスタであ
り、その出力はフラッシュメモリ５１、５２のドレイン
に接続される。５５および５６はロード（負荷）となる
Ｐチャネル型トランジスタである。トランジスタ５５の
ドレインはトランジスタ５５と５６の両方のゲートに接
続され、トランジスタ５６のドレインは出力（基準電
圧）２９の電圧を直接制御する出力トランジスタ５７の
ゲートに接続されている。また、６０および６１は出力
２９の電圧を分割してフラッシュメモリセル５１のゲー
トにフィードバックをかけるための抵抗である。

【００１９】ここで、フラッシュメモリセル５１の閾値
をフラッシュメモリセル５２の閾値よりも低く設定して
おくと、図８に示すようにフラッシュメモリセル５１を
流れる電流Ｉ１とフラッシュメモリセル５２に流れる電
流Ｉ２が同じとなる交点Ｅにおいて、この回路は安定状
態になる。よって、ウェハ工程が完了した時点で、フラ
ッシュメモリセル５１および５２の各々の閾値Ｖｔｈを
微調整することにより、ウェハ特性に依存することなく
所望の基準電圧を得ることが可能となる。

【００２０】上記回路では、フラッシュメモリセル５
１、５２およびロードであるトランジスタ５５、５６の
両方に電流を流し、かつ、出力トランジスタ５７の閾値
による出力低下をなくすために、この回路の電源となる
ノード５９には、少なくとも４Ｖ〜５Ｖ程度の電圧が必
要になる。しかし、最近のフラッシュメモリでは、電源
電圧は３Ｖまたは１．８Ｖが一般的になってきており、
電源電圧ＶＣＣをそのままこの回路に供給することは不
可能であるため、基準電圧発生回路３１内の昇圧回路５
８を用いて、ノード５９の電圧を電源電圧以上に昇圧す
る必要がある。この昇圧回路５８は、ＷＳＭから出力さ
れるプログラム開始を示す命令信号６２を受けて、１．
８Ｖ〜３Ｖの電源電圧から基準電圧発生に必要な４Ｖ〜
５Ｖ程度の電圧への昇圧を開始する。

【００２１】

【発明が解決しようとする課題】しかしながら、上記図
７に示した昇圧回路５８がノード５９に充電を開始し、
ノード５９が所定の電圧（４Ｖ〜５Ｖ程度）に到達する
ためには、数μｓ程度の時間が必要となる。そして、こ
の期間、図５の昇圧回路３０は基準電圧が定まっていな
いために電圧発生を開始せず、待ち時間となっている
（図８中のＴ１）。一般に、フラッシュメモリのバイト
単位のプログラム時間は、ダイナミックＲＡＭの書き込
み時間と比べてほぼ２桁程度長くなっており、このよう
な待ち時間により、さらにプログラム時間を増大させて
いる。特に、フラッシュメモリの電源電圧が低くなるほ
ど、この待ち時間は大きくなり、プログラム時間を益々
増大させることになる。

【００２２】本発明は、このような従来技術の課題を解
決するべくなされたものであり、プログラム時間を短縮
化することができる不揮発性半導体記憶装置およびその
制御方法を提供することを目的とする。

【００２３】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、データを書き込みまたは消去する際に使用
され、外部電源電圧よりも高い電圧を発生する昇圧回路
を有する不揮発性半導体記憶装置において、第１の基準
電圧発生回路と第２の基準電圧発生回路とを有し、該第
１の基準電圧発生回路で生成される基準電圧と該第２の
基準電圧発生回路で生成される基準電圧のいずれか一方
を選択して該昇圧回路の基準電圧入力端子に供給する選
択回路を有し、そのことにより上記目的が達成される。

【００２４】前記第１の基準電圧発生回路において基準
電圧の出力レベルが安定するまでの時間が、前記第２の
基準電圧発生回路において基準電圧の出力レベルが安定
するまでの時間よりも速いものであるのが好ましい。

【００２５】前記第１の基準電圧発生回路により生成さ
れる基準電圧が、前記第２の基準電圧発生回路により生
成される基準電圧よりも電圧値が低いものであるのが好
ましい。

【００２６】本発明の不揮発性半導体記憶装置の制御方
法は、データを書き込む際の高電圧を必要とする動作の
開始に伴い、前記選択回路が前記第１の基準電圧発生回
路の出力を選択して前記昇圧回路の基準電圧入力端子に
接続すると共に、該第１の基準電圧発生回路および前記
第２の基準電圧発生回路を活性化して基準電圧の発生を
開始し、次に、該第１の基準電圧発生回路の出力電圧が
安定した時点で該昇圧回路を活性化して昇圧動作を開始
し、その後、該昇圧回路の出力電圧が安定した時点で該
選択回路が該第２の基準電圧発生回路の出力を選択して
その出力電圧を該昇圧回路の基準電圧入力端子に電圧を
供給するように制御し、そのことにより上記目的が達成
される。

【００２７】以下に、本発明の作用について説明する。

【００２８】本発明にあっては、第１の基準電圧発生回
路で生成される基準電圧と第２の基準電圧発生回路で生
成される基準電圧のいずれか一方を選択回路により選択
して昇圧回路の基準電圧入力端子に供給することが可能
である。

【００２９】データ書き込み（プログラム）の高電圧を
必要とする動作の開始に伴い、変動量は大きいが基準電
圧の出力レベルが安定するまでの時間が速い第１の基準
電圧発生回路の出力を昇圧回路の基準電圧入力端子に接
続し、その基準電圧が安定した時点で昇圧動作を開始さ
せる。その後、昇圧回路の出力電圧が安定する時点付近
では、変動量は少ないが基準電圧の出力レベルが安定す
るまでの時間が速い第２の基準電圧発生回路も十分安定
した出力レベルに達しているので、第２の基準電圧発生
回路の出力を昇圧回路の基準電圧入力端子に接続し、変
動の少ない基準電圧を供給する。これにより、従来の不
揮発性半導体記憶装置において必要であった図６中の待
ち時間Ｔ１を短縮して、プログラム時間の短縮化を図る
ことが可能となる。

【００３０】さらに、上記第１の基準電圧発生回路によ
り生成される基準電圧を、第２の基準電圧発生回路によ
り生成される基準電圧よりも電圧値が低くなるように設
定することにより、昇圧回路の出力が規定値をオーバー
して昇圧されることがないため、安全性を確保すること
が可能である。

【００３１】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しながら説明する。

【００３２】図１は本発明の不揮発性半導体記憶装置の
一実施形態であるフラッシュメモリの構成を示すブロッ
ク図である。図１中、１１１はフラッシュメモリセルア
レイ、１１２はフラッシュメモリセルであり、１１６は
Ｘ−デコーダ、１１７はＹ−デコーダ、１１８はソース
スイッチ、１２２はビット線電圧制御回路、１２３はワ
ード線電圧制御回路、１２４はソース電圧制御回路、１
３０はプログラム用またはデータ消去用の高電圧を発生
する昇圧回路、１３１は基準電圧発生回路であり、これ
らは図５に示した従来技術におけるフラッシュメモリセ
ルアレイ１１、フラッシュメモリセル１２、Ｘ−デコー
ダ１６、Ｙ−デコーダ１７、ソーススイッチ１８、ビッ
ト線電圧制御回路２２、ワード線電圧制御回路２３、ソ
ース電圧制御回路２４、昇圧回路３０および基準電圧発
生回路３２と同様の回路構成となっている。

【００３３】すなわち、フラッシュメモリセル１１２を
複数個マトリックス状に配置したものがフラッシュメモ
リセルアレイ１１であり、フラッシュメモリセル１１２
のドレインはビット線１１４に接続され、ビット線１１
４はＹ−デコーダ１１７に接続されている。フラッシュ
メモリセル１１２のゲートはワード線１１３に接続さ
れ、ワード線１１３はＸ−デコーダ１１６に接続されて
いる。フラッシュメモリセル１１２のソースはソース線
１１５に接続され、ソース線１１５はソーススイッチ１
１８に接続されている。ソーススイッチ１１８は、フラ
ッシュメモリのデータ消去を行う際にメモリセルアレイ
１１１内のフラッシュメモリセル１１２のソース線１１
５に高電圧を印加し、プログラムまたは読み出しの際に
はソース線１１５をＧＮＤに接続している。

【００３４】ソース電圧制御回路１２４は消去動作時に
イネーブル信号１２７が活性化されると基準電圧発生回
路で発生された基準電圧１２９を基準として、昇圧回路
１３０で発生された高電圧１２８を所定の電圧まで降圧
してソーススイッチ１１８へ供給する。ビット線電圧制
御回路１２２はプログラム時にフラッシュメモリセル１
１２のドレイン電圧を制御するための回路であり、イネ
ーブル信号１２５が活性化されると基準電圧発生回路で
発生された基準電圧１２９を基準として、昇圧回路１３
０で発生された高電圧１２８を所定の電圧まで降圧して
Ｙ−デコーダ１１７に供給する。Ｙ−デコーダ１１７で
は、メモリセルアレイ１１１から所望のフラッシュメモ
リセル１１２を選択して、そのドレインにビット線電圧
制御回路１２２で発生されたプログラム電圧１１９を印
加する。ワード線電圧制御回路１２３はプログラム時に
フラッシュメモリセル１１２のゲート電圧を制御するた
めの回路であり、イネーブル信号１２６が活性化される
と基準電圧発生回路で発生された基準電圧１２９を基準
として、昇圧回路１３０で発生された高電圧１２８を所
定の電圧まで降圧してＸ−デコーダ１１６に供給する。
Ｘ−デコーダ１１６では、メモリセルアレイ１１１から
所望のフラッシュメモリセル１１２を選択して、そのゲ
ートにワード線電圧制御回路１２３で発生されたプログ
ラム電圧１２０を印加する。

【００３５】昇圧回路１３０は基準電圧発生回路からの
基準電圧１２９を基準として、プログラムおよび消去に
必要な高電圧を生成する。この昇圧回路１３０はイネー
ブル信号１３３により活性化される。また、基準電圧発
生回路１３１はイネーブル信号１３２が入力されると活
性化され、電源電圧ＶＣＣから安定した基準電圧１３６
を生成する。

【００３６】本実施形態のフラッシュメモリにおいて
は、さらに、基準電圧発生回路として、上記基準電圧発
生回路１３１の他に、基準電圧発生回路１３４を備えて
いる。この基準電圧発生回路１３４はイネーブル信号１
３５が入力されると活性化され、電源電圧ＶＣＣから安
定した基準電圧１３７を生成する。そして、この第１の
基準電圧発生回路１３４で生成された基準電圧１３６と
第２の基準電圧発生回路１３１で生成された基準電圧１
３７を選択するためのマルチプレクサ１３８を備えてい
る。

【００３７】図２（ａ）〜図２（ｄ）に、上記第１の基
準電圧発生回路１３４の回路例を示す。例えば図２
（ａ）の例では、抵抗１５２および抵抗１５３によって
電源電圧が抵抗分割され、ノード１５５から基準電圧が
出力される。Ｐチャネル型トランジスタ１５１はスイッ
チ用トランジスタであり、入力１５４がＬになったとき
にノード１５５からの電圧が有効になる。この回路は、
ノード１５５が抵抗分割されているため、温度やＩＣ製
造時の前半工程における変動の影響を受けることはない
が、電源電圧の変動には影響を受ける。

【００３８】図２（ｄ）は第１の基準電圧発生回路１３
４の他の例であり、ＩＣ内の寄生バイポーラトランジス
タを利用したＮＰＮトランジスタ１５７と１５８を用い
ている。この回路例では、信号１６０がＬになると、Ｐ
チャネル型トランジスタ１５６が導通し、抵抗１５９を
介して電流がノード１６１に供給される。そして、ノー
ド１６１がＰＮ接合耐圧の２倍を超えたときにバイポー
ラトランジスタ１５７および１５８が導通し、ノード１
６１の電圧が安定する。バイポーラトランジスタのベー
スエミッタ間の接触電位は、０．６Ｖ程度なので、ノー
ド１６２は、約０．６Ｖ、ノード１６１はの電位は約
１．２Ｖとなる。この回路は、電源電圧の変動の影響は
受け難いが、温度とＩＣ製造時の前半工程における変動
の影響を受ける。

【００３９】図２（ｂ）の回路は図２（ａ）の抵抗１５
２、１５３をダイオード接続したＰチャネル型トランジ
スタに置き換えたものである。この図２（ｂ）の回路
は、図２（ａ）とほとんど同じ動作をするが、図２
（ａ）の抵抗の代りにＰチャネル型トランジスタを用い
ているため、レイアウト面積を抑えることができる。

【００４０】図２（ｃ）の回路は、図２（ｄ）の抵抗１
５９とバイポーラトランジスタ１５７、１５８の位置を
入れ替えたものである。この場合、基準電圧は、Ｖｃｃ
電圧からバイポーラトランジスタ２段分の接触電位１．
２Ｖを差し引いた電圧となる。この図２（ｃ）の回路
は、電源電圧の影響をかなり受けるが、上記回路例の中
で基準電圧の発生スピードが最も速い。

【００４１】以上のように、図２（ａ）から図２（ｄ）
に示した第１の基準電圧発生回路１３４の回路例の特徴
は、発生させる基準電圧が電源電圧、温度、ＩＣ製造時
の前半工程等の影響を受けるため、第２の基準電圧発生
回路１３１（従来例で用いていた基準電圧発生回路３
１）で発生させる基準電圧よりも変動量が大きいが、基
準電圧の出力レベルが安定するまでの時間は、第２の基
準電圧発生回路１３１よりもかなり短くできるというこ
とである。実際に、昇圧回路とフラッシュメモリセルを
用いた第２の基準電圧発生回路１３１から出力される基
準電圧が安定するための時間は５００ｎｓ〜１μｓ程度
必要であるが、図２（ａ）から図２（ｄ）に示したよう
な回路構成の第１の基準電圧発生回路１３４ではドライ
ブする基準電圧線に寄生する寄生容量にも依存するもの
の、１００ｎｓ以下で安定させることが可能である。

【００４２】次に、このように構成された本実施形態の
フラッシュメモリセルにおける、プログラム（データ書
き込み）時の主要な信号の遷移について、図３を参照し
ながら説明する。プログラム処理が開始される（図３
中、Ａ点）と同時に、第１の基準電圧発生回路１３４の
イネーブル信号１３５と第２の基準電圧発生回路１３１
のイネーブル信号１３２が共にアクティブになり、第１
の基準電圧発生回路１３４からは基準電圧１３７が出力
されて安定になる（図３中、Ｂ点）。マルチプレクサ１
３８は、プログラム処理の開始時点（図３中、Ａ点）か
ら既に基準電圧１３７を選択してノード１２９に出力し
ており、この時点では、第２の基準電圧発生回路１３１
の出力１３６は選択されていない。

【００４３】第１の基準電圧発生回路１３４からの基準
電圧１３７が安定したところで（図３中、Ｂ点）、昇圧
回路１３０のイネーブル信号１３３がアクティブにな
り、基準電圧１３７を基準にとして昇圧回路１３０が昇
圧動作を始める。昇圧回路１３０からの出力１２８が安
定点に到達するまでには少し時間が必要であるため、そ
の出力が安定する時点（図３中、Ｃ点）付近では、すで
に第２の基準電圧発生回路１３１で生成される基準電圧
１３６は、十分安定したレベルに到達している。

【００４４】この時点（図３中、Ｃ点）で、マルチプレ
クサ１３８の選択信号１３９が変化し、それまで第１の
基準電圧発生回路１３４からの基準電圧１３７を選択し
てノード１２９に出力していたものを、第２の基準電圧
発生回路１３１からの基準電圧１３６を選択してノード
１２９に出力するように切り替える。基準電圧１３６
は、上述したように電源電圧、温度、ＩＣの製造条件等
の変化やばらつきに対して影響を受けずに安定している
ため、正確な基準電圧が昇圧回路１３０の基準電圧とし
て用いられることになる。

【００４５】このように、図３中のＣ点で昇圧回路１３
０の基準電圧が基準電圧１３７から１３６に切り替えら
れるため、昇圧回路１３０の出力電圧１２８はより正確
な電圧にコントロールされる。しかし、Ｃ点ではすでに
出力電圧１２８はプログラム動作を実効するために十分
高い電圧まで昇圧されているため、その変動に必要な時
間は十分に短く抑えられ、図３中のＤ点で最終的に安定
した電位に到達する。このＤ点でのプログラムパルスが
メモリセルのドレインに印加され、実際のプログラムが
実行される。

【００４６】本実施形態によれば、昇圧回路１３０はま
ず、第１の基準電圧発生回路１３４からの立ち上がりの
早い基準電圧１３７を基準として昇圧動作を開始し、次
に第２の基準電圧発生回路１３１からの立ち上がりは遅
いが正確な基準電圧１３６を基準として昇圧を完了し、
最終電位に到達する。これにより、従来問題となってい
た昇圧回路の待ち時間（図８の時間Ｔ１）を短縮してプ
ログラム時間を短くすることができる。

【００４７】さらに、図２に示した第１の基準電圧回路
１３４で生成される基準電圧１３７の設定値を、デバイ
スの仕様値における温度範囲や電源電圧範囲の中で、第
２の基準電圧発生回路１３１で生成される基準電圧１３
６の設定値よりも必ず低くなるように設定しておくこと
により、昇圧回路１３０の出力１２９がオーバー規定値
以上の電圧に昇圧することが無くなるため、安全性に優
れた設計を行うことができる。

【００４８】なお、図２は簡単な基準電圧発生回路の一
例を示しているのみであって、他の手法の基準電圧発生
回路を用いてもよい。また、図２中の回路の電源電圧を
ＶＣＣではなく、他の電圧を用いてもよく、例えばフラ
ッシュメモリの読み出しを行うときに使用する昇圧回路
（本明細書では図示していない）から出力される電圧を
用いてもよい。

【００４９】

【発明の効果】以上詳述したように、本発明によれば、
昇圧回路の待ち時間を短縮して不揮発性半導体記憶装置
のプログラム時間の短縮化を図ることができる。特に、
最近では、不揮発性半導体記憶装置の電源電圧が低くな
り、プログラムに要する高電圧が安定するまでの時間が
無視できなくなっているため、本発明の効果は顕著なも
のになる。

【図面の簡単な説明】

【図１】本発明の一実施形態であるフラッシュメモリの
構成を示すブロック図である。

【図２】（ａ）〜（ｄ）は、本発明の一実施形態である
フラッシュメモリにおける第１の基準電圧発生回路の例
を示す回路図である。

【図３】本発明の一実施形態であるフラッシュメモリの
動作を説明するためのタイミング図である。

【図４】一般的なフラッシュメモリセルの構成を示す断
面図である。

【図５】従来のフラッシュメモリの構成を示すブロック
図である。

【図６】従来のフラッシュメモリの動作を説明するため
のタイミング図である。

【図７】従来の基準電圧発生回路を示す回路図である。

【図８】基準電圧発生回路の特性を説明するための図で
ある。

【符号の説明】

１、２ 拡散領域 ３、５ 酸化膜 ４ フローティングゲート ６ コントロールゲート １１、１１１、 フラッシュメモリセルアレイ １２、１１２ フラッシュメモリセル １３、１１３ ワード線 １４、１１４ ビット線 １５、１１５ ソース線 １６、１１６ Ｘ−デコーダ １７、１１７ Ｙ−デコーダ １８、１１８ ソーススイッチ １９、１１９ ビット線電圧制御回路の出力 ２０、１２０ ワード線電圧制御回路の出力 ２１、１２１ ソース電圧制御回路の出力 ２２、１２２ ビット線電圧制御回路 ２３、１２３ ワード線電圧制御回路 ２４、１２４ ソース電圧制御回路 ２５、１２５ ビット線電圧制御回路のイネーブル信号 ２６、１２６ ワード線電圧制御回路のイネーブル信号 ２７、１２７ ソース電圧制御回路のイネーブル信号 ２８、１２８ 昇圧回路で発生された高電圧 ２９ 従来の基準電圧発生回路で発生された基準電圧 ３０、１３０ 昇圧回路 ３１ 従来の基準電圧発生回路 ３２ 従来の基準電圧発生回路のイネーブル信号 ３３、１３３ 昇圧回路のイネーブル信号 ５１、５２ フラッシュメモリセル ５３、５４ バイアストランジスタ ５５、５６ Ｐチャネル型トランジスタ ５７ 出力トランジスタ ５８ 昇圧回路 ５９ ノード ６０、６１ 抵抗 ６２ プログラム開始命令 １２９ マルチプレクサで選択された基準電圧 １３１ 第２の基準電圧発生回路 １３２ 第２の基準電圧発生回路のイネーブル信号 １３４ 第１の基準電圧発生回路 １３５ 第１の基準電圧発生回路のイネーブル信号 １３６ 第２の基準電圧発生回路で発生された基準電圧 １３７ 第１の基準電圧発生回路で発生された基準電圧 １３８ マルチプレクサ １３９ マルチプレクサのイネーブル信号 １５１、１５６ Ｐチャネル型トランジスタ １５２、１５３、１５９ 抵抗 １５４、１６０ Ｐチャネル型トランジスタの入力 １５５、１６１、１６２ ノード １５７、１５８ バイポーラトランジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データを書き込みまたは消去する際に使
   用され、外部電源電圧よりも高い電圧を発生する昇圧回
   路を有する不揮発性半導体記憶装置において、 第１の基準電圧発生回路と第２の基準電圧発生回路とを
   有し、該第１の基準電圧発生回路で生成される基準電圧
   と該第２の基準電圧発生回路で生成される基準電圧のい
   ずれか一方を選択して該昇圧回路の基準電圧入力端子に
   供給する選択回路を有することを特徴とする不揮発性半
   導体記憶装置。
2. 【請求項２】 前記第１の基準電圧発生回路において基
   準電圧の出力レベルが安定するまでの時間が、前記第２
   の基準電圧発生回路において基準電圧の出力レベルが安
   定するまでの時間よりも速いことを特徴とする請求項１
   に記載の不揮発性半導体記憶装置。
3. 【請求項３】 前記第１の基準電圧発生回路により生成
   される基準電圧が、前記第２の基準電圧発生回路により
   生成される基準電圧よりも電圧値が低いことを特徴とす
   る請求項１または請求項２に記載の不揮発性半導体記憶
   装置。
4. 【請求項４】 請求項１乃至請求項３のいずれかに記載
   の不揮発性半導体記憶装置を制御する方法であって、 データを書き込む際の高電圧を必要とする動作の開始に
   伴い、前記選択回路が前記第１の基準電圧発生回路の出
   力を選択して前記昇圧回路の基準電圧入力端子に接続す
   ると共に、該第１の基準電圧発生回路および前記第２の
   基準電圧発生回路を活性化して基準電圧の発生を開始
   し、 次に、該第１の基準電圧発生回路の出力電圧が安定した
   時点で該昇圧回路を活性化して昇圧動作を開始し、 その後、該昇圧回路の出力電圧が安定した時点で該選択
   回路が該第２の基準電圧発生回路の出力を選択してその
   出力電圧を該昇圧回路の基準電圧入力端子に電圧を供給
   するように制御することを特徴とする不揮発性半導体記
   憶装置の制御方法。