JP2009060386A - ディスチャージ回路 - Google Patents
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Abstract
【解決手段】一端がディスチャージノードAに接続され、他端がグランドに接続され、ゲートがバイアス電圧Vgに接続されたNMOSトランジスタ11を有するディスチャージ部10と、ゲートにバイアス電圧Vgを供給するバイアス電圧発生部20と、一端とゲートとがディスチャージ部10のNMOSトランジスタのゲートに接続され、他端がディスチャージノードAに接続されたMOSトランジスタ31を有するクランプ部30とを有し、クランプ部30は、ディスチャージ部10のNMOSトランジスタ11のゲートに印加されるバイアス電圧を所定の値にクランプする。
【選択図】 図1
Description
11 NMOSトランジスタ
20 バイアス電圧発生部
21 PMOSトランジスタ
22 NMOSトランジスタ
30 クランプ部
31 NMOSトランジスタ
WL ワードライン
A ディスチャージノード
VNEG ディスチャージノードの電位
Vg ゲート電圧
Vgs ゲート/ソース間電圧
ΔV 抵抗分圧によるゲート電圧
Vth 閾値
α 許容値
VCC 電源電圧
GND グランド
R1、2 抵抗
CG 制御ゲート
FG フローティングゲート
SL ソースライン
BL ビットライン
Claims (1)
- 不揮発性メモリのイレース動作で負電圧にセットされたノードをディスチャージするディスチャージ回路であって、
一端が前記ノードに接続され、他端がグランドに接続され、ゲートがバイアス電圧に接続されたMOSトランジスタを有するディスチャージ部と、
前記ゲートに前記バイアス電圧を供給するバイアス電圧発生部と、
一端とゲートとが前記ディスチャージ部のMOSトランジスタのゲートに接続され、他端が前記ノードに接続されたMOSトランジスタを有するクランプ部とを有し、
前記クランプ部は、前記ディスチャージ部のMOSトランジスタのゲートに印加される前記バイアス電圧を所定の値にクランプすることを特徴とするディスチャージ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007226036A JP2009060386A (ja) | 2007-08-31 | 2007-08-31 | ディスチャージ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007226036A JP2009060386A (ja) | 2007-08-31 | 2007-08-31 | ディスチャージ回路 |
Publications (1)
Publication Number | Publication Date |
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JP2009060386A true JP2009060386A (ja) | 2009-03-19 |
Family
ID=40555710
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2007226036A Pending JP2009060386A (ja) | 2007-08-31 | 2007-08-31 | ディスチャージ回路 |
Country Status (1)
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JP (1) | JP2009060386A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006012401A (ja) * | 2004-06-23 | 2006-01-12 | Samsung Electronics Co Ltd | フラッシュメモリ装置及びそのビットライン電圧制御方法 |
WO2007008745A1 (en) * | 2005-07-12 | 2007-01-18 | Micron Technology, Inc. | Negative voltage discharge scheme to improve snapback in a non-volatile memory |
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2007
- 2007-08-31 JP JP2007226036A patent/JP2009060386A/ja active Pending
Patent Citations (2)
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JP2006012401A (ja) * | 2004-06-23 | 2006-01-12 | Samsung Electronics Co Ltd | フラッシュメモリ装置及びそのビットライン電圧制御方法 |
WO2007008745A1 (en) * | 2005-07-12 | 2007-01-18 | Micron Technology, Inc. | Negative voltage discharge scheme to improve snapback in a non-volatile memory |
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