KR20030089318A

KR20030089318A - 클램핑 회로 및 이를 이용한 불휘발성 메모리 소자

Info

Publication number: KR20030089318A
Application number: KR1020020027484A
Authority: KR
Inventors: 김대한
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-05-17
Filing date: 2002-05-17
Publication date: 2003-11-21
Also published as: JP2003338734A; US6751126B2; KR100465065B1; JP3817514B2; US20030214843A1

Abstract

본 발명은 클램핑 회로 및 이를 이용한 불휘발성 메모리 소자에 관한 것으로, 클램핑 회로에 포함된 트랜지스터의 게이트 전압으로 구동되는 스위칭 수단을 트랜지스터의 드레인 단자와 트랜지스터가 형성된 웰의 단자 사이에 각각 설치하여 웰에 소정의 바이어스가 인가되도록 하고 이를 통해 트랜지스터의 문턱 전압이 낮아지도록 함으로써, 저전압 동작을 위한 제조 공정을 따로 적용하지 않고도 낮은 전원 전압에서도 트랜지스터의 동작 속도를 향상시켜 리플 전압을 최소화하고 리플 전압에 의해 불량이 발생하는 것을 방지하여 동작 속도뿐만 아니라 회로의 전기적 특성 및 신뢰성을 향상시킬 수 있는 클램핑 회로 및 이를 이용한 불휘발성 메모리 소자가 개시된다.

Description

클램핑 회로 및 이를 이용한 불휘발성 메모리 소자{Clamping circuit and nonvolatile memory device using the same}

본 발명은 클램핑 회로 및 이를 이용한 불휘발성 메모리 소자에 관한 것으로, 특히 저전압에서 동작하기 위한 제조 공정을 적용하지 않고도 낮은 동작 전압에서 동작 속도 및 전기적 특성을 향상시킬 수 있는 클램핑 회로에 관한 것이다.

최근에는 소자의 집적도를 향상시키는 연구뿐만 아니라 소비 전력을 낮추기 위하여 낮은 동작 전압에서 회로의 동작이 이루어지도록 하는 연구가 활발하게 진행 중이다.

한편, 소자의 집적도가 높아짐에 따라 소자에 인가되는 전압이 높아지면 소자가 파괴되어 불량이 발생될 수 있다. 따라서, 소자가 동작하기에 안정한 전압이 일정하게 공급되어야 하며, 클램핑 회로가 이러한 역할을 한다. 즉, 클램핑 회로는 주변 회로의 동작이나 전원 전압의 변화에 상관없이 소자가 동작하기에 적당하고안정된 전압이 소자로 공급될 수 있도록 한다.

예를 들어, 플래시 메모리 셀에는 프로그램 동작이나 소거 동작을 위하여 워드 라인 전압 및 비트 라인 전압(또는, 드레인 전압)이 인가되는데, 비트 라인 전압이 높게 인가될 경우 플래시 메모리 셀이 파괴될 수 있다. 따라서, 비트 라인에는 동작 전압보다 낮으면서 일정한 전압이 안정적으로 공급되어야 하는데, 클램핑 회로를 이용하여 이러한 문제점을 해결할 수 있다.

클램핑 회로를 이용하여 플래시 메모리 셀에 비트 라인 전압을 안정적으로 공급하는 경우를 설명하면 다음과 같다.

도 1은 종래 기술에 따른 클램핑 회로 및 이를 이용한 불휘발성 메모리 소자를 설명하기 위한 회로도이다.

도 1을 참조하면, 일반적인 불휘발성 메모리(Nonvolatile memory) 소자에는 동작 플래시 메모리부(110)와, 동작 플래시 메모리부(110)의 선택된 플래시 메모리 셀(C111)의 프로그램 상태 또는 소거 상태를 검증하기 위하여 기준 신호를 발생시키기 위한 기준 플래시 메모리부(120)와, 동작 플래시 메모리부(110)의 플래시 메모리 셀(C111) 및 기준 플래시 메모리부(120)의 기준 플래시 메모리 셀(C121)에 흐르는 전류의 량을 비교하여 플래시 메모리 셀에 저장된 데이터를 판별하기 위한 비교 수단(131)을 포함하는 비교부(130)가 포함된다.

이 중에서, 동작 플래시 메모리부(110)는 다수의 동작 플래시 메모리 셀(편의상 하나의 플래시 메모리 셀만 도시함)로 이루어진 동작 플래시 메모리 셀 어레이(111), Y 어드레스 디코더와 같이 다수의 비트 라인(편의상 하나의 비트 라인만도시함) 중 하나의 비트 라인(BL)을 선택하기 위한 제1 비트 라인 선택부(112), 전원 전압(Vcc)을 공급하기 위한 제1 로드부(113)와, 제1 로드부(113)로부터 비트 라인 노드(BL)로 인가되는 전압을 조절하여 비트 라인 노드(BL)에 안정된 전압이 인가되도록 하기 위한 제1 클램핑 회로(114)를 포함하여 이루어진다. 한편, 기준 플래시 메모리부(120)는 다수의 기준 플래시 메모리 셀(편의상 하나의 플래시 메모리 셀만 도시함)로 이루어진 기준 플래시 메모리 셀 어레이(121), Y 어드레스 디코더와 같이 다수의 비트 라인(편의상 하나의 비트 라인만 도시함) 중 하나의 비트 라인(RBL)을 선택하기 위한 제2 비트 라인 선택부(122), 전원 전압(Vcc)을 공급하기 위한 제2 로드부(123)와, 제2 로드부(123)로부터 기준 비트 라인 노드(RBL)로 인가되는 전압을 조절하여 기준 비트 라인 노드(RBL)에 안정된 전압이 인가되도록 하기 위한 제2 클램핑 회로(124)를 포함하여 이루어진다.

한편, 동작 플래시 메모리부(110)의 제1 클램핑 회로(114)는 제1 로드부(113)와 비트 라인 노드(BL)간에 접속된 제1 NMOS 트랜지스터(T111)와, 전원 전압(Vcc) 단자 및 제1 트랜지스터(T111)의 게이트 전극간에 접속되며 비트 라인 노드(BL)의 전위에 따라 제1 NMOS 트랜지스터(T111)의 게이트 전극에 전하를 공급하기 위한 PMOS　트랜지스터(T112)와, 제1 트랜지스터(T111)의 게이트 전극 및 전지 전압(Vss) 단자간에 접속되며 비트 라인 노드(BL)의 전위에 따라 제1 NMOS 트랜지스터(T111)의 게이트 전극으로부터 전지 전압(Vss) 단자로 전하를 방출시키기 위한 제2 NMOS 트랜지스터(T113)를 포함하여 이루어진다. 이때, PMOS 트랜지스터, 제1 및 제2 NMOS 트랜지스터(T112, T111 내지 T113)는 게이트로 인가되는 전압에따라 온저항이 달라지는 가변 저항 소자로써의 역할을 한다. 상기의 구조로 이루어진 제1 클램핑 회로(114)를 이용하여 비트 라인 노드(BL)의 전압을 조절함으로써, 비트 라인 노드(BL)의 전압이 소자가 동작하기에 적당하고 안정된 전압으로 동작 플래시 메모리 셀(C111)에 인가될 수 있도록 한다.

기준 플래시 메모리부(120)에 포함된 제2 클램핑 회로(124)도 동작 플래시 메모리부(110)에 포함된 제1 클램핑 회로(114)와 동일한 구조를 갖는다.

이하, 클램핑 회로가 포함된 불휘발성 메모리 장치의 동작을 설명하되, 동작 플래시 메모리부(110)와 기준 플래시 메모리부(120)의 기본 구성과 동작이 동일하므로, 동작 플래시 메모리부(110)를 기준으로 클램핑 회로(114)의 동작을 설명하기로 한다.

먼저, 불휘발성 메모리 장치가 정상적으로 동작하기 전 상태인 초기 상태에는 비트 라인 노드(BL)를 포함한 모든 노드의 전압이 0V가 된다. 0V의 비트 라인 노드(BL)의 전압은 게이트가 비트 라인 노드(BL)에 접속된 클램핑 회로(114)의 PMOS 트랜지스터(T112)를 온(ON)상태로 만들고, 제2 NMOS 트랜지스터(T113)를 오프 상태로 만든다. 온상태의 PMOS 트랜지스터(T112)를 통해 전원 전압(Vcc)이 제1 NMOS 트랜지스터(T111)의 게이트 전극으로 인가되어, 제1 NMOS 트랜지스터(T111)는 온상태가 된다.

초기 상태를 거쳐 불휘발성 메모리 장치가 동작하기 시작하면, 제1 로드부(113)를 통해 전원 전압(Vcc)이 공급되기 시작한다.

이때, 소자의 고집적화에 따라 플래시 메모리 셀(C111)에 전원 전압(예를 들면, 1.6V)이 그대로 인가될 경우 셀(C111)이 파괴될 수 있다. 따라서, 제1 클램핑 회로(114)는 제1 로드부(113)로부터 공급되는 전압을 안정된 동작이 이루어질 수 있는 전압(이하, '동작 전압'이라 함)으로 조절하여 비트 라인 노드(BL)로 출력한다. 좀 더 자세하게 설명하면 다음과 같다.

제1 로드부(113)로부터 공급된 전압이 제1 NMOS 트랜지스터(T111)를 통해 비트 라인 노드(BL)로 인가되어 비트 라인 노드(BL)의 전압이 높아지기 시작하다가 비트 라인 노드(BL)의 전압이 동작 전압보다 높아지면, PMOS 트랜지스터(T112)는 점차적으로 오프 상태에 가까워지면서 저항값이 커지고 제2 NMOS 트랜지스터(T113)는 점차적으로 온 상태에 가까워지면서 저항값이 작아진다. 이로 인하여, 전원 전압원으로부터 제1 NMOS 트랜지스터(T111)의 게이트 전극으로 공급되는 전하의 량보다 제1 NMOS 트랜지스터(T111)의 게이트 전극으로부터 접지 전압원으로 방출되는 전하의 량이 많아지고, 제2 NMOS 트랜지스터(T113)에 걸리는 전압이 낮아지면서 제1 NMOS 트랜지스터(T111)의 게이트 전극으로 인가되는 전압도 낮아져 제1 NMOS 트랜지스터(T111)의 저항성분도 증가하게 된다. 제1 NMOS 트랜지스터(T111)의 저항성분이 증가하면서 비트 라인 노드(BL)로 공급되는 전류의 량이 줄어들고 제1 NMOS 트랜지스터(T111)에 걸리는 전압이 높아지면서 비트 라인 노드(BL)의 전압은 낮아진다.

비트 라인 노드(BL)의 전압이 동작 전압보다 낮아지게 되면, 반대로 PMOS 트랜지스터(T112)는 온 상태에 가까워지고 제2 NMOS 트랜지스터(T113)는 오프 상태에 가까워진다. 따라서, 제1 NMOS 트랜지스터(T111)의 게이트 전극으로부터 접지 전압원으로 방출되는 전하의 량보다 전원 전압원으로부터 제1 NMOS 트랜지스터(T111)의 게이트 전극으로 공급되는 전하의 량이 많아지고, 제2 NMOS 트랜지스터(T113)에 걸리는 전압이 높아지면서 제1 NMOS 트랜지스터(T111)의 게이트 전극으로 인가되는 전압도 높아져 제1 NMOS 트랜지스터(T111)의 저항성분은 감소하게 된다. 이로 인하여, 비트 라인 노드(BL)의 전압은 다시 동작 전압까지 높아지게 된다.

결국, 제1 클램핑 회로(114)의 동작은 네거티브 피드백(Negative feedback)동작으로 이루어지며, 비트 라인 노드(BL)의 전압에 따라 비트 라인 노드(BL)의 전압을 네거티브 피드백하여 플래시 메모리 셀(C111)에 안정된 전압이 공급되도록 한다.

상기의 동작을 통해 비트 라인 노드(BL)의 전압은 셀이 동작하기에 적당한 동작 전압을 안정적으로 유지된다. 기준 플래시 메모리부(120)에서의 동작도 동일하게 이루어지므로 설명은 생략하기로 한다.

비트 라인 노드(BL)의 전압이 동작 전압으로 안정된 후에는, 동작 플래시 메모리부(110) 및 기준 플래시 메모리부(120)의 제1 및 제2 비트 라인 선택부(112 및 122)는 제 2 어드레스 신호에 따라 하나의 비트 라인을 선택하고, 제1 어드레스 신호에 따라 동작 플래시 메모리 셀(C111) 및 기준 플래시 메모리 셀(C121)을 선택한다. 비교부(130)에서는 동작 플래시 메모리 셀(C111) 및 기준 플래시 메모리 셀(C121)에 흐르는 전류의 량을 비교하여 동작 플래시 메모리 셀(C111)에 저장된 데이터를 독출하거나, 프로그램/소거 동작을 검증한다.

상기에서와 같이, 제1 및 제2 클램핑 회로(114 및 124)는 플래시 메모리 셀에 과도한 전압이 인가되는 것을 방지하고 안정적으로 동작할 수 있도록 비트 라인에 인가되는 전압을 조절한다.

하지만, 소자의 소비 전력을 낮추기 위하여 전원 전압이 낮아짐에 따라, 저전압 동작을 위한 제조 공정이 적용되어 문턱 전압이 낮은(예를 들면, 0.3V 내지 0.4V) 트랜지스터의 경우에는 문제가 없지만, 문턱 전압이 높은(예를 들면, 0.8V) 트랜지스터의 경우에는 동작 속도가 저하되는 문제점이 발생된다. 즉, 트랜지스터의 문턱 전압에 비하여 게이트 전극으로 인가되는 구동 전압이 충분하게 높지 못할 경우, 스위칭 동작이 원활하게 이루어지지 않을 뿐만 아니라 트랜지스터의 반응 속도가 늦어진다.

따라서, 클램핑 회로의 동작 속도가 늦어지면, 특정 노드의 전압이 안정된 전압으로 조절될 때까지 심한 리플(Ripple)이 발생되고, 이러한 리플 전압이 소자에 무리를 주어 동작 속도뿐만 아니라 소자가 파괴되어 불량이 발생될 수도 있다.

결국, 낮은 전원 전압에서 소자의 동작 속도를 향상시키기 위해서는 저전압 동작을 위한 제조 공정을 따로 적용하여 트랜지스터를 포함한 각종 소자를 제조해야 하는데, 이러한 제조 공정의 적용하기 위한 기술 개발이 어렵고 비용이 많이 들어 생산성을 향상시키는데 어려움이 있다.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 클램핑 회로에 포함된 트랜지스터의 게이트 전압으로 구동되는 스위칭 수단을 트랜지스터의 드레인 단자와 트랜지스터가 형성된 웰의 단자 사이에 설치하여 웰에 소정의 바이어스가 인가되도록 하고 이를 통해 트랜지스터의 문턱 전압이 낮아지도록 함으로써, 저전압 동작을 위한 제조 공정을 따로 적용하지 않고도 낮은 전원 전압에서도 트랜지스터의 동작 속도를 향상시켜 리플 전압을 최소화하고 리플 전압에 의해 불량이 발생하는 것을 방지하여 동작 속도뿐만 아니라 회로의 전기적 특성 및 신뢰성을 향상시킬 수 있는 클램핑 회로 및 이를 이용한 불휘발성 메모리 소자를 제공하는데 그 목적이 있다.

도 2는 본 발명의 제1 실시예에 따른 클램핑 회로 및 이를 이용한 불휘발성 메모리 소자를 설명하기 위한 회로도이다.

도 3은 본 발명의 제2 실시예에 따른 클램핑 회로 및 이를 이용한 불휘발성 메모리 소자를 설명하기 위한 회로도이다.

도 4는 본 발명의 제3 실시예에 따른 클램핑 회로 및 이를 이용한 불휘발성 메모리 소자를 설명하기 위한 회로도이다.

<도면의 주요 부분에 대한 부호의 설명>

110, 210, 310, 410 : 동작 플래시 메모리부

120, 220, 320, 420 : 기준 플래시 메모리부

111, 211, 311, 411 : 동작 플래시 셀 어레이

121, 222, 322, 422 : 기준 플래시 셀 어레이

112, 122, 212, 222, 312, 322, 412, 422 : 비트 라인 선택부

113, 123, 213, 223, 313, 323, 413, 423 : 로드부

114, 124, 214, 224, 314, 324, 414, 424 : 클램핑 회로

130, 230, 330, 430 : 비교부

131, 231, 331, 431 : 비교수단

본 발명의 제1 실시예에 따른 클램핑 회로는 제1 노드 및 제2 노드 간에 접속된 제1 트랜지스터와, 제1 트랜지스터의 게이트 전극 및 전원 전압 단자 간에 접속되며 제2 노드의 전압에 따라 제1 트랜지스터의 게이트 전극으로 전하를 공급하여 제2 노드의 전압을 조절하기 위한 전하 공급 수단과, 제1 트랜지스터의 게이트 전극 및 접지 전압 단자 간에 접속되며 제2 노드의 전압에 따라 제1 트랜지스터의 게이트 전극으로부터 전하를 방출시켜 제2 노드의 전압을 조절하기 위한 전하 방출 수단 및 전하 공급 수단을 구성하는 제2 트랜지스터의 웰 단자 및 드레인 단자 간에 각각 접속되며, 제2 트랜지스터의 게이트 전압에 따라 제2 트랜지스터의 웰 단자로 바이어스를 인가하여 제2 트랜지스터의 문턱 전압을 낮추기 위한 스위칭 수단을 포함하는 것을 특징으로 한다.

이때, 제1 트랜지스터는 NMOS 트랜지스터이고, 제2 트랜지스터 및 스위칭 수단은 PMOS 트랜지스터이며, 웰은 n웰인 것을 특징으로 한다.

본 발명의 제2 실시예에 따른 클램핑 회로는 제1 노드 및 제2 노드 간에 접속된 제1 트랜지스터와, 제1 트랜지스터의 게이트 전극 및 전원 전압 단자 간에 접속되며 제2 노드의 전압에 따라 제1 트랜지스터의 게이트 전극으로 전하를 공급하여 제2 노드의 전압을 조절하기 위한 전하 공급 수단과, 제1 트랜지스터의 게이트 전극 및 접지 전압 단자 간에 접속되며 제2 노드의 전압에 따라 제1 트랜지스터의 게이트 전극으로부터 전하를 방출시켜 제2 노드의 전압을 조절하기 위한 전하 방출 수단 및 전하 방출 수단을 구성하는 제2 트랜지스터의 웰 단자 및 드레인 단자 간에 각각 접속되며, 제2 트랜지스터의 게이트 전압에 따라 제2 트랜지스터의 웰 단자로 바이어스를 인가하여 제2 트랜지스터의 문턱 전압을 낮추기 위한 스위칭 수단을 포함하는 것을 특징으로 한다.

이때, 제1 트랜지스터, 제2 트랜지스터 및 스위칭 수단은 NMOS 트랜지스터이며, 웰은 트리플 p웰인 것을 특징으로 한다.

본 발명의 제3 실시예에 따른 클램핑 회로는 제1 노드 및 제2 노드 간에 접속된 제1 트랜지스터와, 제1 트랜지스터의 게이트 전극 및 전원 전압 단자 간에 접속되며 제2 노드의 전압에 따라 제1 트랜지스터의 게이트 전극으로 전하를 공급하여 제2 노드의 전압을 조절하기 위한 전하 공급 수단과, 제1 트랜지스터의 게이트 전극 및 접지 전압 단자 간에 접속되며 제2 노드의 전압에 따라 제1 트랜지스터의 게이트 전극으로부터 전하를 방출시켜 제2 노드의 전압을 조절하기 위한 전하 방출 수단과, 전하 공급 수단을 구성하는 제2 트랜지스터의 웰 단자 및 드레인 단자 간에 각각 접속되며, 제2 트랜지스터의 게이트 전압에 따라 제2 트랜지스터의 웰 단자로 바이어스를 인가하여 제2 트랜지스터의 문턱 전압을 낮추기 위한 제1 스위칭 수단 및 전하 방출 수단을 구성하는 제3 트랜지스터의 웰 단자 및 드레인 단자 간에 각각 접속되며, 제3 트랜지스터의 게이트 전압에 따라 제3 트랜지스터의 웰 단자로 바이어스를 인가하여 제3 트랜지스터의 문턱 전압을 낮추기 위한 제2 스위칭 수단을 포함하는 것을 특징으로 한다.

이때, 제1 트랜지스터, 제3 트랜지스터 및 제2 스위칭 수단은 NMOS 트랜지스터이고, 제2 트랜지스터 및 제1 스위칭 수단은 PMOS 트랜지스터인 것을 특징으로 한다. 한편, 제2 트랜지스터의 웰은 n웰이며, 제3 트랜지스터의 웰은 트리플 p웰인 것을 특징으로 한다.

본 발명에 따른 불휘발성 메모리 소자는 제1 어드레스 신호가 인가되며 다수의 동작 플래시 메모리 셀로 이루어진 동작 플래시 메모리 셀 어레이와, 제2 어드레스 신호에 따라 동작 플래시 메모리 셀 어레이의 비트 라인을 선택하기 위한 제1 비트 라인 선택부와, 제1 내지 제3 실시예 중 어느 한 항의 구성으로 이루어져 동작 플래시 메모리 셀 어레이의 비트 라인 전압을 조절하기 위한 제1 클램핑 회로와, 제1 어드레스 신호가 인가되며 다수의 기준 플래시 메모리 셀로 이루어진 기준 플래시 메모리 셀 어레이와, 제2 어드레스 신호에 따라 기준 플래시 메모리 셀 어레이의 비트 라인을 선택하기 위한 제2 비트 라인 선택부와, 제1 내지 제3 실시예 중 어느 한 항의 구성으로 이루어져 기준 플래시 메모리 셀 어레이의 비트 라인 전압을 조절하기 위한 제2 클램핑 회로 및 제1 및 제2 어드레스 신호에 따라 선택된동작 플래시 메모리 셀 및 기준 플래시 메모리 셀에 흐르는 전류의 량을 비교하여 동작 플래시 메모리 셀의 상태를 검출하는 비교부를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭하며, 중복되는 요소에 대해서는 설명을 생략하기로 한다.

도 2를 참조하면, 불휘발성 메모리(Nonvolatile memory) 소자는 동작 플래시 메모리부(210)와, 동작 플래시 메모리부(210)의 선택된 동작 플래시 메모리 셀(C111)의 프로그램 상태 또는 소거 상태를 검증하기 위하여 기준 신호를 발생시키기 위한 기준 플래시 메모리부(220)와, 동작 플래시 메모리부(210)의 동작 플래시 메모리 셀(C211) 및 기준 플래시 메모리부(220)의 기준 플래시 메모리 셀(C221)에 흐르는 전류의 량을 비교하여 플래시 메모리 셀에 저장된 데이터를 판별하기 위한 비교 수단(231)을 포함하는 비교부(230)를 포함하여 구성된다.

이 중에서, 동작 플래시 메모리부(210)는 다수의 동작 플래시 메모리 셀(편의상 하나의 플래시 메모리 셀만 도시함)로 이루어진 동작 플래시 메모리 셀 어레이(211), Y 어드레스 디코더와 같이 다수의 비트 라인(편의상 하나의 비트 라인만 도시함) 중 하나의 비트 라인(BL)을 선택하기 위한 제1 비트 라인 선택부(212), 전원 전압(Vcc)을 공급하기 위한 제1 로드부(213)와, 제1 로드부(213)로부터 비트 라인 노드(BL)로 인가되는 전압을 조절하여 안정된 비트 라인 전압이 인가되도록 하기 위한 제1 클램핑 회로(214)를 포함하여 이루어진다. 한편, 기준 플래시 메모리부(220)는 다수의 기준 플래시 메모리 셀(편의상 하나의 플래시 메모리 셀만 도시함)로 이루어진 기준 플래시 메모리 셀 어레이(221), Y 어드레스 디코더와 같이 다수의 비트 라인(편의상 하나의 비트 라인만 도시함) 중 하나의 비트 라인(RBL)을 선택하기 위한 제2 비트 라인 선택부(222), 전원 전압(Vcc)을 공급하기 위한 제2 로드부(223)와, 제2 로드부(223)로부터 기준 비트 라인 노드(RBL)로 인가되는 전압을 조절하여 안정된 비트 라인 전압이 인가되도록 하기 위한 제2 클램핑 회로(224)를 포함하여 이루어진다.

한편, 동작 플래시 메모리부(210)의 제1 클램핑 회로(214)는 제1 로드부(213)와 비트 라인 노드(BL)간에 접속된 제1 NMOS 트랜지스터(T211)와, 전원 전압(Vcc) 단자 및 제1 NMOS 트랜지스터(T211)의 게이트 전극간에 접속되며 비트 라인 노드(BL)의 전위에 따라 구동되는 PMOS　트랜지스터(T212)와, 제1 NMOS 트랜지스터(T211)의 게이트 전극 및 전지 전압(Vss) 단자간에 접속되며 비트 라인 노드(BL)의 전위에 따라 구동되는 제2 NMOS 트랜지스터(T213)와, PMOS 트랜지스터(T212)의 게이트에 인가되는 전압에 따라 구동되며 PMOS트랜지스터(T212)가 형성된 n웰 단자와 PMOS 트랜지스터(T212)의 드레인 단자 간에 접속되는 제1 스위칭 수단(T214)과, 제2 NMOS 트랜지스터(T213)의 게이트에 인가되는 전압에 따라 구동되며 제2 NMOS 트랜지스터(T213)가 형성된 트리플 p웰 단자(TPW)와 제2 NMOS 트랜지스터(T213)의 드레인 단자 간에 접속되는 제2 스위칭 수단(T215)을 포함하여 이루어진다. 이때, PMOS 트랜지스터, 제1 및 제2 NMOS 트랜지스터(T212, T211 내지 T213)는 게이트로 인가되는 전압에 따라 온저항이 달라지는 가변 저항 소자와 같이 동작한다. 또한, PMOS 트랜지스터(T212)는 제1 NMOS 트랜지스터(T211)의 게이트 전극으로 전하를 공급하는 전하 공급 수단과 같은 역할을 하며, 제2 NMOS 트랜지스터(T213)는 제1 NMOS 트랜지스터(T211)의 게이트 전극으로부터 전지 전압(Vss) 단자로 전하를 방출시키는 전하 방출 수단과 같은 역할을 한다. 상기의 구조로 이루어진 제1 클램핑 회로(214)를 이용하여 비트 라인 노드(BL)의 전압을 조절함으로써, 비트 라인 노드(BL)의 전압이 소자가 동작하기에 적당하고 안정된 전압으로 동작 플래시 메모리 셀(C111)에 인가될 수 있도록 한다.

상기에서, 제1 스위칭 수단(T214)은 PMOS 트랜지스터로 이루어지며, 제2 스위칭 수단(T215)은 NMOS 트랜지스터로 이루어진다. 비트 라인 노드(BL)의 전압에 따라 구동되는 제1 및 제2 스위칭 수단(T214 및 T215)에 의해 PMOS 트랜지스터(T212)의 드레인 전압이 PMOS 트랜지스터(T212)가 형성된 n웰로 인가되며, 제2 NMOS 트랜지스터(T213)의 드레인 전압이 제2 NMOS 트랜지스터(T213)가 형성된 트리플 p웰로 인가된다. 이로 인하여, PMOS 트랜지스터(T212) 및 제2 NMOS 트랜지스터(T213)의 문턱 전압이 낮아져, 낮은 전원 전압(Vcc)에서도 PMOS 트랜지스터(T212) 및 제2 NMOS 트랜지스터(T213)의 동작 속도를 향상시킬 수 있다.

이하, 클램핑 회로가 포함된 불휘발성 메모리 장치를 예를 들어 클램핑 회로의 동작을 설명하되, 동작 플래시 메모리부(210)와 기준 플래시 메모리부(220)의 기본 구성 및 동작이 동일하고 기준 플래시 메모리부(220)에 포함된 제2 클램핑 회로(224)도 동작 플래시 메모리부(210)에 포함된 제1 클램핑 회로(214)와 동일한 구조를 가지므로, 동작 플래시 메모리부(210)를 기준으로 클램핑 회로(214)의 동작을 설명하기로 한다.

먼저, 불휘발성 메모리 장치가 정상적으로 동작하기 전 상태인 초기 상태에는 비트 라인 노드(BL)를 포함한 모든 노드의 전압이 0V가 된다. 0V의 비트 라인 노드(BL)의 전압은 게이트가 비트 라인 노드(BL)에 접속된 클램핑 회로(214)의 PMOS 트랜지스터(T212)와 제1 스위칭 수단(T214)을 온(ON)상태로 만들고, 제2 NMOS 트랜지스터(T213)와 제2 스위칭 수단(T215)을 오프(OFF) 상태로 만든다. 온상태의 PMOS 트랜지스터(T212)를 통해 전원 전압(Vcc)이 제1 NMOS 트랜지스터(T211)의 게이트 전극으로 인가되어, 제1 NMOS 트랜지스터(T211)는 온상태가 된다. 한편, 온상태인 PMOS 트랜지스터(T212)와 제1 스위칭 수단(T214)을 통해 제1 전압이 PMOS 트랜지스터(T212)의 n웰에 인가되어 PMOS 트랜지스터(T212)의 문턱 전압은 낮아진다. 여기서, 제1 전압은 Vcc-Vthdiode의 값을 가지며, Vcc는 전원 전압을 의미하고, Vthdiode는 PMOS 트랜지스터(T212)의 소오스인 p+ 접합부와 n웰 사이에 형성된 정션 다이오드(Junction diode)의 문턱 전압을 의미한다.

초기 상태를 거쳐 불휘발성 메모리 장치가 동작하기 시작하면, 제1로드부(213)는 전원 전압(Vcc)을 공급하기 시작한다.

이때, 소자의 고집적화에 따라 플래시 메모리 셀(C211)에 전원 전압(예를 들면, 1.6V)이 그대로 인가될 경우 셀(C211)이 파괴될 수 있다. 따라서, 제1 클램핑 회로(214)는 제1 로드부(213)로부터 공급되는 전압을 안정된 동작이 이루어질 수 있는 전압으로 조절하여 비트 라인 노드(BL)로 출력한다. 좀 더 자세하게 설명하면 다음과 같다.

제1 로드부(213)로부터 공급된 전압이 제1 NMOS 트랜지스터(T211)를 통해 비트 라인 노드(BL)로 인가되어 비트 라인 노드(BL)의 전압이 높아지기 시작하다가 비트 라인 노드(BL)의 전압이 동작 전압보다 높아지면, 제1 스위칭 수단(T214)은 오프 상태가 되고 제2 스위칭 수단(T215)은 온상태가 된다. 이때, PMOS 트랜지스터(T212)는, 문턱 전압이 낮아진 상태이므로, 빠르게 오프 상태에 가까워지면서 저항 성분이 급격하게 증가한다. 이때, 제1 스위칭 수단(T214)이 오프 상태가 되면 PMOS 트랜지스터(T212)의 n웰 단자는 플로팅 상태가 되어 n웰로 인가된 제1 전압이 그대로 유지되므로, PMOS 트랜지스터(T212)의 문턱 전압은 계속 낮은 상태를 유지하게 된다.

한편, PMOS 트랜지스터(T212)의 채널을 통해 전달된 전하는 비트 라인 노드(BL)의 전압에 의해 온상태가 된 제2 스위칭 수단(T215)을 통해 제2 NMOS 트랜지스터(T213)의 트리플 p웰에 전달되어, 트리플 p웰에는 전지 전압(Vss)보다 높은 제2 전압이 인가된다. 이러한 제2 전압은 트리플 p웰과 소오스의 n+ 접합 영역으로 이루어진 정션 다이오드에 순방향 바이어스로 인가된다. 이때, 제2 전압이 정션 다이오드에 순방향으로 인가되어도 제2 전압이 다이오드의 문턱 전압보다는 낮은 값을 갖기 때문에, 다이오드 전류는 무시할 수 있을 정도의 작은 량으로 흐르므로 누설 전류에 따른 문제가 발생되지는 않는다. 이렇게, 제2 NMOS 트랜지스터(T213)의 트리플 p웰에 순방향으로 제2 전압이 인가되면 바디 이펙트(Body effect)와는 반대로 작용하여 정션 다이오드의 공핍 영역(Depletion region)을 축소시킨다. 이로 인하여, 제2 NMOS 트랜지스터(T213)의 문턱 전압도 낮아져, 제2 NMOS 트랜지스터(T213)는 비트 라인 노드(BL)의 전압에 민감하게 반응하게 된다. 따라서, 비트 라인 노드(BL)의 전압이 동작 전압보다 조금만 높아져도 빠르게 반응하여 저항 성분이 급격하게 감소하고 접지 전압원으로 전하를 빠르게 방출시킨다.

이로 인하여, 제1 NMOS 트랜지스터(T211)의 게이트 전극으로 공급되는 전하의 량이 빠르게 감소하고 제1 NMOS 트랜지스터(T211)의 게이트 전극으로부터 접지 전압원으로 방출되는 전류의 량이 빠른 속도로 증가하면서, 제1 NMOS 트랜지스터(T211)의 게이트 전극으로 인가되는 전압도 낮아져 제1 NMOS 트랜지스터(T211)의 저항성분은 급격하게 증가하게 된다. 제1 NMOS 트랜지스터(T211)의 저항성분이 증가하면서 비트 라인 노드(BL)로 공급되는 전류의 량이 급격하게 줄어들고 제1 NMOS 트랜지스터(T211)에 걸리는 전압이 높아지면서 비트 라인 노드(BL)의 전압은 급격하게 낮아진다.

반대로, 비트 라인 노드(BL)의 전압이 동작 전압보다 낮아지면, 제1 스위칭 수단(T214)은 온 상태가 되고 제2 스위칭 수단(T215)은 오프 상태가 되면서, 동시에 PMOS 트랜지스터(T212)는 점차적으로 온 상태에 가까워지면서 저항 성분이 감소하고 제2 NMOS 트랜지스터(T213)는 점차적으로 오프 상태에 가까워지면서 저항 성분이 증가한다. 이때, PMOS 트랜지스터(T212)의 n웰에는 초기에 인가된 제1 전압에 대한 전하가 그대로 유지되어 PMOS 트랜지스터(T212)의 문턱 전압이 낮아진 상태이기 때문에, PMOS 트랜지스터(T212)는 비트 라인 노드(BL)의 전압에 민감하게 반응하게 된다. 따라서, 비트 라인 노드(BL)의 전압이 동작 전압보다 조금만 낮아져도 빠르게 반응하여 저항 성분이 급격하게 감소한다.

이로 인하여, 제1 NMOS 트랜지스터(T211)의 게이트 전극이 접속된 노드로부터 접지 전압원으로 방출되는 전류의 량이 급격히 감소하면서 전원 전압원으로부터 제1 NMOS 트랜지스터(T211)의 게이트 전극이 접속된 노드로 공급되는 전류의 량이 빠른 속도로 증가한다. 제1 NMOS 트랜지스터(T211)의 게이트 전극으로 인가되는 전압이 상승하면서 제1 NMOS 트랜지스터(T211)의 저항성분이 급격하게 감소하고, 비트 라인 노드(BL)의 전압은 다시 동작 전압까지 높아지게 된다.

결국, 제1 클램핑 회로(214)의 동작은 네거티브 피드백(Negative feedback)동작으로 이루어지지만, 제1 클램핑 회로(214)에 포함된 트랜지스터들의 드레인 단자 및 웰 단자 사이에 스위칭 수단을 각각 설치하고, 이를 통해 웰에 소정의 바이어스를 인가하여 트랜지스터들의 문턱 전압을 낮춤으로써, 비트 라인 노드(BL)의 전압에 따라 비트 라인 노드(BL)의 전압을 빠른 속도로 네거티브 피드백하여 플래시 메모리 셀(C211)에 보다 더 안정된 전압이 빠르게 공급되도록 한다.

상기의 동작을 통해 비트 라인 노드(BL)의 전압은 셀이 동작하기에 적당하고 안정된 동작 전압으로 유지된다. 기준 플래시 메모리부(220)에서의 동작도 동일하게 이루어지므로 설명은 생략하기로 한다.

비트 라인 노드(BL)의 전압이 동작 전압으로 안정된 상태에서, 동작 플래시 메모리부(210) 및 기준 플래시 메모리부(220)의 제1 및 제2 비트 라인 선택부(212 및 222)는 제 2 어드레스 신호에 따라 하나의 비트 라인을 선택하고, 제1 어드레스 신호에 따라 동작 플래시 메모리 셀(C211) 및 기준 플래시 메모리 셀(C221)을 선택한다. 비교부(230)에서는 동작 플래시 메모리 셀(C211) 및 기준 플래시 메모리 셀(C221)에 흐르는 전류의 량을 비교하여 동작 플래시 메모리 셀(C211)에 저장된 데이터를 독출하거나, 프로그램/소거 동작을 검증한다.

상기의 구성 및 동작을 통해 트랜지스터의 문턱 전압을 낮춤으로써 저전압 동작 소자를 제조하기 위한 공정을 적용하지 않고도 소자의 동작 속도를 향상시킬 뿐만 아니라 리플 전압을 최소화할 수 있다.

한편, 접지 전압원으로 전하를 방출하는 전류 패스를 형성하기 위한 트랜지스터에만 드레인 단자 및 웰 단자 간에만 스위칭 수단을 설치함으로써, 비트 라인 노드와 같이 특정 노드의 전압이 목표 전압보다 높을 경우 노드의 전압을 빠르게 목표 전압까지 낮출 수도 있다.

이하, 본 발명의 제2 실시예에 따른 클램핑 회로 및 이를 이용한 불휘발성 메모리 소자를 설명하면 다음과 같다.

도 3을 참조하면, 제1 및 제2 클램핑 회로(314 및 324)를 제외한 동작 플래시 셀 어레이(311)와, 기준 플래시 셀 어레이(321)와, 제1 및 제2 비트 라인 선택부(312 및 322)와, 제1 및 제2 로드부(313 및 323)와, 비교 수단(331)으로 이루어진 비교부(330)는 도 2에 도시된 불휘발성 메모리 장치의 구성 요소와 동일하므로, 이에 대한 설명은 생략하기로 한다. 또한, 제1 및 제2 클램핑 회로(314 및 324)의 구성 및 동작은 서로 동일하므로, 제1 클램핑 회로(314)에 대해서만 그 구성 및 동작을 설명하기로 한다.

제1 클램핑 회로(314)는 제1 로드부(313)와 비트 라인 노드(BL)간에 접속된 제1 NMOS 트랜지스터(T311)와, 전원 전압(Vcc) 단자 및 제1 트랜지스터(T311)의 게이트 전극간에 접속되며 비트 라인 노드(BL)의 전위에 따라 구동되는 PMOS　트랜지스터(T312)와, 제1 NMOS 트랜지스터(T311)의 게이트 전극 및 전지 전압(Vss) 단자간에 접속되며 비트 라인 노드(BL)의 전위에 따라 구동되는 제2 NMOS 트랜지스터(T313)와, 제2 NMOS 트랜지스터(T313)의 게이트에 인가되는 전압에 따라 구동되며 제2 NMOS 트랜지스터(T313)가 형성된 트리플 p웰 단자(TPW)와 제2 NMOS 트랜지스터(T313)의 드레인 단자 간에 접속되는 스위칭 수단(T314)을 포함하여 이루어진다. 도 2에서와 마찬가지로, PMOS 트랜지스터, 제1 및 제2 NMOS 트랜지스터(T312, T311 내지 T313)는 게이트로 인가되는 전압에 따라 온저항이 달라지는 가변 저항 소자와 같이 동작한다. 또한, PMOS 트랜지스터(T312)는 제1 NMOS 트랜지스터(T311)의 게이트 전극으로 전하를 공급하는 전하 공급 수단과 같은 역할을 하며, 제2 NMOS 트랜지스터(T313)는 제1 NMOS 트랜지스터(T311)의 게이트 전극으로부터 전지 전압(Vss) 단자로 전하를 방출시키는 전하 방출 수단과 같은 역할을한다. 이를 통해, 비트 라인 노드(BL)의 전압에 따라 제1 NMOS 트랜지스터(T311)의 게이트 전극으로부터 접지 전압원으로 방출되는 전류의 량을 조절하여, 비트 라인 노드(BL)의 전압이 소자가 동작하기에 적당하고 안정된 전압으로 인가될 수 있도록 한다.

상기에서, 스위칭 수단(T314)은 NMOS 트랜지스터로 이루어진다. 비트 라인 노드(BL)의 전압에 따라 구동되는 스위칭 수단(T314)에 의해 제2 NMOS 트랜지스터(T313)의 드레인 전압이 제2 NMOS 트랜지스터(T313)가 형성된 트리플 p웰로 인가된다. 이로 인하여, 제2 NMOS 트랜지스터(T313)의 문턱 전압이 낮아져, 낮은 전원 전압(Vcc)에서도 제2 NMOS 트랜지스터(T313)의 동작 속도를 향상시킬 수 있다.

도 3에 도시된 본 발명의 제2 실시예는 PMOS 트랜지스터(T312)의 드레인 단자와 n웰 단자간에 스위칭 수단이 구비되지 않는 점에서 제1 실시예와 차이가 있을 뿐, 스위칭 수단(T314)을 이용하여 제2 NMOS 트랜지스터(T313)의 문턱 전압을 낮춘다는 점에서는 동일하다.

따라서, 제2 실시예에 따른 클램핑 회로 및 이를 이용한 불휘발성 메모리 소자는 비트 라인 노드(BL)와 같은 특정 노드의 전압을 동작하기에 적당한 목표 동작 전압으로 조절하되, 노드의 전압이 동작 전압보다 높은 경우 빠른 속도로 노드의 전압을 낮출 수 있으며, 추가되는 스위칭 수단의 수가 적어 보다 더 간단하게 클램핑 회로를 구현할 수 있다.

한편, 전원 전압원으로부터 전하를 공급하는 전류 패스를 형성하기 위한 트랜지스터에만 드레인 단자 및 웰 단자 간에 스위칭 수단을 설치하여, 비트 라인 노드와 같이 특정 노드의 전압이 목표 전압보다 낮을 경우 노드의 전압을 빠르게 목표 전압까지 상승시킬 수도 있다.

이하, 본 발명의 제3 실시예에 따른 클램핑 회로 및 이를 이용한 불휘발성 메모리 소자를 설명하면 다음과 같다.

도 4를 참조하면, 제1 및 제2 클램핑 회로(414 및 424)를 제외한 동작 플래시 셀 어레이(411)와, 기준 플래시 셀 어레이(421)와, 제1 및 제2 비트 라인 선택부(412 및 422)와, 제1 및 제2 로드부(413 및 423)와, 비교 수단(431)으로 이루어진 비교부(430)는 도 2에 도시된 불휘발성 메모리 장치의 구성 요소와 동일하므로, 이에 대한 설명은 생략하기로 한다. 또한, 제1 및 제2 클램핑 회로(414 및 424)의 구성 및 동작은 서로 동일하므로, 제1 클램핑 회로(414)에 대해서만 그 구성 및 동작을 설명하기로 한다.

제1 클램핑 회로(414)는 제1 로드부(413)와 비트 라인 노드(BL)간에 접속된 제1 NMOS 트랜지스터(T411)와, 전원 전압(Vcc) 단자 및 제1 트랜지스터(T411)의 게이트 전극 간에 접속되며 비트 라인 노드(BL)의 전위에 따라 구동되는 PMOS　트랜지스터(T412)와, 제1 NMOS 트랜지스터(T411)의 게이트 전극 및 전지 전압(Vss) 단자 간에 접속되며 비트 라인 노드(BL)의 전위에 따라 구동되는 제2 NMOS 트랜지스터(T413)와, PMOS 트랜지스터(T412)의 게이트에 인가되는 전압에 따라 구동되며PMOS 트랜지스터(T412)가 형성된 n웰 단자와 PMOS 트랜지스터(T412)의 드레인 단자 간에 접속되는 스위칭 수단(T414)을 포함하여 이루어진다. 도 2에서와 마찬가지로, PMOS 트랜지스터, 제1 및 제2 NMOS 트랜지스터(T412, T411 내지 T413)는 게이트 전극으로 인가되는 전압에 따라 온저항이 달라지는 가변 저항 소자와 같이 동작한다. 또한, PMOS 트랜지스터(T412)는 제1 NMOS 트랜지스터(T411)의 게이트 전극으로 전하를 공급하는 전하 공급 수단과 같은 역할을 하며, 제2 NMOS 트랜지스터(T413)는 제1 NMOS 트랜지스터(T411)의 게이트 전극으로부터 전지 전압(Vss) 단자로 전하를 방출시키는 전하 방출 수단과 같은 역할을 한다. 이를 통해, 비트 라인 노드(BL)의 전압에 따라 전원 전압원으로부터 제1 NMOS 트랜지스터(T411)의 게이트 전극이 접속된 노드로 비트 라인 노드(BL)로 공급되는 전류의 량을 조절함으로써, 비트 라인 노드(BL)의 전압이 소자가 동작하기에 적당하고 안정된 전압으로 인가될 수 있도록 한다.

상기에서, 스위칭 수단(T414)은 PMOS 트랜지스터로 이루어진다. 비트 라인 노드(BL)의 전압에 따라 구동되는 스위칭 수단(T414)에 의해 PMOS 트랜지스터(T412)의 드레인 전압이 PMOS 트랜지스터(T412)가 형성된 n웰로 인가된다. 이로 인하여, PMOS 트랜지스터(T412)의 문턱 전압이 낮아져, 낮은 전원 전압(Vcc)에서도 PMOS 트랜지스터(T412)의 동작 속도를 향상시킬 수 있다.

도 4에 도시된 본 발명의 제3 실시예는 제2 NMOS 트랜지스터(T413)의 드레인 단자와 트리플 p웰 단자(TPW)간에 스위칭 수단이 구비되지 않는 점에서 제1 실시예와 차이가 있을 뿐, 스위칭 수단(T414)을 이용하여 PMOS 트랜지스터(T412)의 문턱전압을 낮춘다는 점에서는 동일하다.

따라서, 제3 실시예에 따른 클램핑 회로 및 이를 이용한 불휘발성 메모리 소자는 비트 라인 노드(BL)와 같은 특정 노드의 전압을 동작하기에 적당한 목표 동작 전압으로 조절하되, 노드의 전압이 동작 전압보다 낮은 경우 빠른 속도로 노드의 전압을 상승시킬 수 있으며, 추가되는 스위칭 수단의 수가 적어 보다 더 간단하게 클램핑 회로를 구현할 수 있다.

상술한 바와 같이, 본 발명은 트랜지스터의 드레인 단자와 웰 단자 사이에 설치된 스위칭 수단을 이용하여 트랜지스터의 문턱 전압을 낮춤으로써, 저전압 동작을 위한 제조 공정을 따로 적용하지 않고도 낮은 전원 전압에서도 트랜지스터의 동작 속도를 향상시켜 리플 전압을 최소화하고 리플 전압에 의해 불량이 발생하는 것을 방지하여 동작 속도뿐만 아니라 회로의 전기적 특성 및 신뢰성을 향상시킬 수 있다.

Claims

제1 노드 및 제2 노드 간에 접속된 제1 트랜지스터;

상기 제1 트랜지스터의 게이트 전극 및 전원 전압 단자 간에 접속되며 상기 제2 노드의 전압에 따라 상기 제1 트랜지스터의 게이트 전극으로 전하를 공급하여 상기 제2 노드의 전압을 조절하기 위한 전하 공급 수단;

상기 제1 트랜지스터의 게이트 전극 및 접지 전압 단자 간에 접속되며 상기 제2 노드의 전압에 따라 상기 제1 트랜지스터의 게이트 전극으로부터 전하를 방출시켜 상기 제2 노드의 전압을 조절하기 위한 전하 방출 수단; 및

상기 전하 공급 수단을 구성하는 제2 트랜지스터의 웰 단자 및 드레인 단자 간에 각각 접속되며, 상기 제2 트랜지스터의 게이트 전압에 따라 상기 제2 트랜지스터의 웰 단자로 바이어스를 인가하여 상기 제2 트랜지스터의 문턱 전압을 낮추기 위한 스위칭 수단을 포함하는 것을 특징으로 하는 클램핑 회로.
제 1 항에 있어서,

상기 제1 트랜지스터는 NMOS 트랜지스터이며, 상기 제2 트랜지스터 및 스위칭 수단은 PMOS 트랜지스터인 것을 특징으로 하는 클램핑 회로.
제 1 항에 있어서,

상기 웰은 n웰인 것을 특징으로 하는 클램핑 회로.
제1 노드 및 제2 노드 간에 접속된 제1 트랜지스터;

상기 제1 트랜지스터의 게이트 전극 및 전원 전압 단자 간에 접속되며 상기 제2 노드의 전압에 따라 상기 제1 트랜지스터의 게이트 전극으로 전하를 공급하여 상기 제2 노드의 전압을 조절하기 위한 전하 공급 수단;

상기 제1 트랜지스터의 게이트 전극 및 접지 전압 단자 간에 접속되며 상기 제2 노드의 전압에 따라 상기 제1 트랜지스터의 게이트 전극으로부터 전하를 방출시켜 상기 제2 노드의 전압을 조절하기 위한 전하 방출 수단; 및

상기 전하 방출 수단을 구성하는 제2 트랜지스터의 웰 단자 및 드레인 단자 간에 각각 접속되며, 상기 제2 트랜지스터의 게이트 전압에 따라 상기 제2 트랜지스터의 웰 단자로 바이어스를 인가하여 상기 제2 트랜지스터의 문턱 전압을 낮추기 위한 스위칭 수단을 포함하는 것을 특징으로 하는 클램핑 회로.
제 4 항에 있어서,

상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 스위칭 수단은 NMOS 트랜지스터인 것을 특징으로 하는 클램핑 회로.
제 4 항에 있어서,

상기 웰은 트리플 p웰인 것을 특징으로 하는 클램핑 회로.
제1 노드 및 제2 노드 간에 접속된 제1 트랜지스터;

상기 제1 트랜지스터의 게이트 전극 및 전원 전압 단자 간에 접속되며 상기 제2 노드의 전압에 따라 상기 제1 트랜지스터의 게이트 전극으로 전하를 공급하여 상기 제2 노드의 전압을 조절하기 위한 전하 공급 수단;

상기 제1 트랜지스터의 게이트 전극 및 접지 전압 단자 간에 접속되며 상기 제2 노드의 전압에 따라 상기 제1 트랜지스터의 게이트 전극으로부터 전하를 방출시켜 상기 제2 노드의 전압을 조절하기 위한 전하 방출 수단;

상기 전하 공급 수단을 구성하는 제2 트랜지스터의 웰 단자 및 드레인 단자 간에 각각 접속되며, 상기 제2 트랜지스터의 게이트 전압에 따라 상기 제2 트랜지스터의 웰 단자로 바이어스를 인가하여 상기 제2 트랜지스터의 문턱 전압을 낮추기 위한 제1 스위칭 수단; 및

상기 전하 방출 수단을 구성하는 제3 트랜지스터의 웰 단자 및 드레인 단자 간에 각각 접속되며, 상기 제3 트랜지스터의 게이트 전압에 따라 상기 제3 트랜지스터의 웰 단자로 바이어스를 인가하여 상기 제3 트랜지스터의 문턱 전압을 낮추기위한 제2 스위칭 수단을 포함하는 것을 특징으로 하는 클램핑 회로.
제 7 항에 있어서,

상기 제1 트랜지스터, 상기 제3 트랜지스터 및 상기 제2 스위칭 수단은 NMOS 트랜지스터이며, 상기 제2 트랜지스터 및 상기 제1 스위칭 수단은 PMOS 트랜지스터인 것을 특징으로 하는 클램핑 회로.
제 7 항에 있어서,

상기 제2 트랜지스터의 웰은 n웰이며, 상기 제3 트랜지스터의 웰은 트리플 p웰인 것을 특징으로 하는 클램핑 회로.
제1 어드레스 신호가 인가되며 다수의 동작 플래시 메모리 셀로 이루어진 동작 플래시 메모리 셀 어레이;

제2 어드레스 신호에 따라 상기 동작 플래시 메모리 셀 어레이의 비트 라인을 선택하기 위한 제1 비트 라인 선택부;

상기 동작 플래시 메모리 셀 어레이의 비트 라인 전압을 조절하기 위한 제 1 항 내지 제 9 항 중 어느 한 항의 제1 클램핑 회로;

상기 제1 어드레스 신호가 인가되며 다수의 기준 플래시 메모리 셀로 이루어진 기준 플래시 메모리 셀 어레이;

상기 제2 어드레스 신호에 따라 상기 기준 플래시 메모리 셀 어레이의 비트 라인을 선택하기 위한 제2 비트 라인 선택부;

상기 기준 플래시 메모리 셀 어레이의 비트 라인 전압을 조절하기 위한 제 1 항 내지 제 9 항 중 어느 한 항의 제2 클램핑 회로; 및

상기 제1 및 제2 어드레스 신호에 따라 선택된 동작 플래시 메모리 셀 및 기준 플래시 메모리 셀에 흐르는 전류의 량을 비교하여 상기 동작 플래시 메모리 셀의 상태를 검출하는 비교부를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.