JP2014038694A - プログラム電流クランプを有する不揮発性メモリ素子及び関連する方法 - Google Patents

Abstract

【課題】 本発明は、プログラム電流クランプを有する不揮発性メモリ素子及び関連する方法を提供する。
【解決手段】 選択トランジスタとメモリ・トランジスタとを有する不揮発性メモリ・セルをプログラミングする方法が提供される。当該方法は：前記メモリ・セルの第１の入力に予め設定された制限電流を印加する段階；前記メモリ・セルの第２の入力に電気的に接続された電流制限回路に制限電圧を印加する段階；前記メモリ・セルの電圧降下を安定化させるために制限電圧を印加する段階；前記電流制限回路により決定された予め設定された制限された電流で前記メモリ・セルをプログラミングするために、前記メモリ・セルに傾斜したゲート電圧を印加する段階；を有する。
【選択図】図４

Description

本発明は、不揮発性メモリ素子に関し、より詳細にはプログラム電流クランプを用いる不揮発性メモリ素子及び関連する方法に関する。

不揮発性メモリは、該不揮発性メモリのメモリ・ブロックに電力が供給されないときでさえ、情報を保持する種類のメモリである。いくつかの例は、磁気装置、光ディスク、フラッシュメモリ、及び他の半導体をベースにしたメモリ接続形態を含む。ある種の不揮発性メモリは、製造時に定められたビットを有している。あるものは、一回のみプログラミングすることができ（ワンタイム・プログラマブルＲＯＭ、ＯＴＰ ＲＯＭ）、他の種類のものは、プログラミングされた後、何度も繰り返し再プログラミングされうる。半導体メモリ技術が縮小するにつれ、メモリ・セルの書き込み及び読み出し時間は減少し（メモリ・セルを高速にしてきた）、動作電流／電圧は少なくなり、信頼性は向上してきた。更に、高度技術では、書き込みバイアス電圧は減少している。

メモリ・セルは、標準的にＣＨＥＩを通じて書き込まれる。金属酸化膜半導体（ＭＯＳ）トランジスタのソースからドレインへ移動するチャネル・キャリアが、ドレインとソースとに渡り印加されたドレイン−ソース電圧により熱せられるとき、ＣＨＥＩは生じる。チャネルの端の熱電子は、高いエネルギーを有しており、ＭＯＳトランジスタのフローティング・ゲートの中にほぼ垂直の方向で注入される。しかし、プログラミングするためにＣＨＥＩを用いるとき、コーナー効果は複数の問題を引き起こす（プログラミング時間が長いとき、アレイ拡散が広いとき、電力消費が高いとき、及びホール・ダメージにより信頼性が低いときを含む）。コーナー効果を補償するために、回路設計は、より複雑になり、広い面積を必要とする。

図１を参照する。図１は、従来技術によるメモリ・トランジスタ１００及び選択トランジスタ１１０を有するメモリ・セル１０を説明する図である。図１に示すように、制御線電圧ＺＣＬは、メモリ・トランジスタ１００のゲートに接続されており、ビット線電圧ＢＬは、メモリ・トランジスタ１００のドレインに接続されている。更に、ワード線電圧ＺＷＬは、選択トランジスタ１１０のゲートに接続されており、ソース線電圧ＳＬは、選択トランジスタ１１０のソースに接続されている。ソース線及びＮウェルＮＷは、共通の電圧レベル（ＶＳＬ＝ＶＮＷ）になっている。

図２及び図３を参照する。それぞれ、図２は、一定の制御線電圧ＺＣＬでのゲート電圧に対するゲート電流を説明する図であり、図３は、一定の制御線電圧での時間に対する閾電圧及びＣＨＥＩ電流を説明する図である。消去状態であるメモリ・トランジスタ１００に対応する初期プログラミング電圧Ｖｔ＿ｅｒｓにおいて、制御線電圧ZCLを印加することによって得られるゲート電流は、初期プログラミング電圧Ｖｔ＿ｅｒｓに近くて高く、制御線電圧ＺＣＬは、初期プログラミング電圧Ｖｔ＿ｅｒｓから離れており低い。しかし、プログラミング中、メモリ・トランジスタ１００の閾電圧Ｖｔは、シフトしうる。従って、プログラミング中に印加される制御線電圧ＺＣＬが一定のとき、時間に対するチャネル熱電子注入（ＣＨＥＩ）電流分布は、図３に示したもの（図２に示した２つの領域の畳み込み）に近くなる。図３に示すように、ＣＨＥＩ電流は、初めは高く、メモリ・トランジスタ１００の閾電圧Ｖｔは急速に増加する。しかし、閾電圧Ｖｔが増加するにつれて、ＣＨＥＩ電流は徐々に減少し、閾電圧Ｖｔは増加ペースを落とす。この振る舞いは、メモリ・トランジスタ１００の遅く非効率なプログラミングをもたらす。

本発明は、プログラム電流クランプを有する不揮発性メモリ素子及び関連する方法を提供する。

一実施形態によると、選択トランジスタとメモリ・トランジスタとを有する不揮発性メモリ・セルをプログラミングする方法が提供される。当該方法は：前記メモリ・セルの第１の入力にバイアス電圧を印加する段階；前記メモリ・セルの第２の入力に電気的に接続された電流制限回路に予め設定された制限電流を印加する段階；前記電流制限回路により前記制限電圧に従い決定された予め設定された制限された電流で前記メモリ・セルをプログラミングするために、前記メモリ・セルに傾斜したゲート電圧を印加する段階；を有する。

一実施形態によると、不揮発性メモリ素子は、選択トランジスタ、メモリ・トランジスタ及び電流制限回路を有する。選択トランジスタは、第１の端子、第２の端子及びゲート端子を有する。メモリ・トランジスタは、前記選択トランジスタの前記第２の端子に結合された第３の端子、第４の端子及び制御端子を有する。前記メモリ・トランジスタの制御端子は、前記メモリ・トランジスタをプログラミングするためにプログラム電流を生じさせる傾斜したゲート電圧を受信する。前記電流制限回路は、プログラム電流を制限するために、前記選択トランジスタの第１の端子と前記メモリ・トランジスタの第４の端子とに渡るバイアスを制御する。

本発明のこれら及び他の目的は、以下の種々の図及びグラフに説明された好適な実施形態の詳細な説明を読むことにより、当業者に明らかである。

従来技術によるメモリ・セルを説明する図である。 一定の制御線電圧でのゲート電圧に対するゲート電流を説明する図である。 一定の制御線電圧での時間に対する閾電圧及びＣＨＥＩ電流を説明する図である。 メモリ・セルに印加されたゲート電圧の関数としてのゲート電流及びドレイン電流を説明する図である。 傾斜した制御線電圧でのゲート電圧に対するゲート電流を説明する図である。 傾斜した制御線電圧での時間に対する閾電圧及びＣＨＥＩ電流を説明する図である。 一実施形態による制御線信号及びソース線電圧信号のタイミング図である。 別の実施形態による制御線信号及びソース線電圧信号のタイミング図である。 プログラミング中検証（ＶＷＰ）を有する高速コーナー・メモリ・セルのプログラミングを説明するタイミング図である。 ＶＷＰを有する低速コーナー・メモリ・セルのプログラミングを説明するタイミング図である。 実施例によるＶＷＰを有するチャネル熱電子注入プログラミングを実行する処理のフローチャートである。 ある実施形態によるゲート電圧の傾斜を説明する図である。 別の実施形態によるゲート電圧の傾斜を説明する図である。 別の実施形態によるゲート電圧の傾斜を説明する図である。 ある実施形態による傾斜するゲート電圧及びソース線／Ｎウェル電圧を説明する図である。 別の実施形態による傾斜するゲート電圧及びソース線／Ｎウェル電圧を説明する図である。 プログラミング電流を減少させ、信頼性を向上させる不揮発性メモリ装置の図である。 実施形態によるダブル・ゲート・トランジスタを説明する図である。 プログラム電流制限回路に結合された図１のメモリ・セルの図である。 図１９のプログラム電流制限回路の１つの構成の図である。 メモリ・セルをプログラミングする方法のフローチャートである。

図４を参照する。図４は、メモリ・セルに印加されたゲート電圧ＶＧの関数としてゲート電流｜Ｉｇ｜及びドレイン電流｜Ｉｄ｜を示す。ゲート電圧ＶＧは、メモリ・トランジスタ１００の制御線からゲートのような制御線入力に、制御線を通じて印加された制御線電圧でありうる。メモリ・トランジスタ１００が初期閾電圧Ｖｔを有していると仮定すると、メモリ・トランジスタ１００のゲートに印加されたゲート電圧ＶＧ（信号ＺＣＬ）が閾電圧Ｖｔに近づくにつれて、チャネル熱電子（ＣＨＥ）注入が起こり、ゲート電流｜Ｉｇ｜は最大化される。閾電圧Ｖｔ未満では、ゲート電圧VGは、結果として、ゲート電流｜Ｉｇ｜を低くさせ、最終的には、チャネル熱ホール（ＣＨＨ）注入を引き起こす。チャネル熱ホール（ＣＨＨ）注入は、メモリ・トランジスタ１００を損傷させうる。閾電圧Ｖｔを超えた所では、ゲート電圧ＶＧは、結果として、ゲート電流｜Ｉｇ｜を減少させ、ドレイン電流｜Ｉｄ｜も減少させる。図４に示すように、プログラミング中は、電子がメモリ・トランジスタ１００のフローティング・ゲート又はＯＮＯ層１０２に注入されるため、閾電圧Ｖｔは増加する。閾電圧Ｖｔのシフト現象が分かると、例えば閾電圧Ｖｔより０．５Ｖ高いわずかに増加されたゲート電圧ＶＧでプログラミングすることによって、ゲート電流｜Ｉｇ｜は、プログラミング・サイクルのより多くの割合で高いレベルで維持され、そのことが、速いプログラミング時間につながり、ＣＨＨ注入に陥る危険も下げうる。伝導電流が比較的低いので、チップ面積は減少されうる。

図５及び図６を参照する。図５及び図６は、実施形態による傾斜された制御線電圧プログラミング方法での、ゲート電圧に対するゲート電流（図５）、及び時間に対する閾電圧及びＣＨＥＩ電流（図６）を説明する図である。好適な例では、プログラミング中にメモリ・トランジスタ１００に印加されるゲート電圧ＶＧは、閾電圧シフトによって増加する。図５に示すように、初期ゲート電圧（左の点線）は、ゲート電流を最大化するよう（初期ゲート電圧近くにある左のこぶ状のピーク）に印加されている。プログラミングが進むにつれて、メモリ・トランジスタ１００の閾電圧は増加するので、初期ゲート電圧は、消去電圧Ｖｔ＿ｅｒｓ（左の実線）よりも低い。同時に、メモリ・トランジスタ１００の閾電圧は、既により高い電圧Ｖｔ＿ｐｇｍにある。したがって、閾電圧を増加させて（Ｖｔ＿ｐｇｍ近くにある右のこぶ状のピーク）、メモリ・トランジスタ１００に印加されたゲート電圧を傾斜させることによって、メモリ・トランジスタ１００は、所定のレベルで、例えばほぼ最大ゲート電流で、ゲート注入電流によってプログラミングされうる。ゲート電圧のステップ状の傾斜は、図６に概念的に示されている。図６では、ＣＨＥＩ電流は、プログラミング全体を通して、およそ最大値に保持されている。これは、時間に対する閾電圧Ｖｔの急速な増加につながる。

図７を参照する。図７は、実施例による制御線信号（ＶＺＣＬ）及びソース線電圧信号ＶＳＬのタイミング図である。図７に示すように、メモリ・トランジスタ１００に印加された制御線信号ＶＺＣＬは、傾斜されている。そして、ソース線１１０に印加されたソース電圧信号ＶＳＬも、また、傾斜されている。ソース線電圧信号ＶＳＬを傾斜させることは、ソース線（ＳＬ）をビット線（ＢＬ）バイアス（ＢＬ電圧＝０ボルト）まで増加させる。これは、また、よりよいプログラミング結果につながる。図７に示す実施形態では、ＢＬバイアスへのＳＬの各々の増加は、制御線信号ＶＺＣＬの傾斜に対応する。制御線信号ＶＺＣＬの傾斜のステップの数は、本願明細書では制限されず、望ましくは少なくとも一つである。制御線信号ＶＺＣＬの各々の傾斜に続き、検証処理が実行される。検証が終わると、検証が失敗した場合には、更なるプログラミングが要求される。よって、ＢＬバイアスへＳＬが増加され、制御線信号ＶＺＣＬの傾斜が再開する。検証が合格だった場合には、制御線信号ＶＺＣＬ及びソース線電圧信号ＶＳＬは、プログラミングを停止するために、それぞれスタンバイ・モードに入りうる。図７に示すように、高速コーナー・メモリ・セル、標準的なメモリ・セル、及び低速コーナー・メモリ・セルを網羅するために、３つのサイクルが利用されうる。高速コーナー・メモリ・セルは、１つのプログラミング傾斜の後、検証に合格し、標準的なメモリ・セルは、２つのプログラミング傾斜の後、検証に合格し、低速コーナー・メモリ・セルは、３つのプログラミング傾斜の後、検証に合格しうる。

図８を参照する。図８は、別の実施形態による制御線信号（ＶＺＣＬ）及びソース線電圧信号ＶＳＬのタイミング図である。図８に示すタイミング図は、プログラミング中に検証が実行される（プログラミング中検証、ＶＷＰ）ことを除いては、図７に示した図と同様である。したがって、制御線信号ＶＺＣＬの１つの傾斜が終わると、検証による一時停止なしに、新しい制御線信号ＶＺＣＬの傾斜が、すぐ後に始まる。

図９及び１０を参照する。図９は、ＶＷＰを有する高速コーナー・メモリ・セルのプログラミングを説明するタイミング図である。図１０は、ＶＷＰを有する低速コーナー・メモリ・セルのプログラミングを説明するタイミング図である。図９及び図１０に示した電圧及び時間は、例として提供されており、実施形態の範囲を制限するものではない。高速かつ低電力消費を達成するために、制御線信号ＶＺＣＬは傾斜されている。制御線信号ＶＺＣＬの初期バイアスは、初期閾電圧Ｖｔ＿ｓｔａｒｔに近く、最終バイアスは、最終プログラミング閾電圧Ｖｔ＿ｆｉｎａｌを決定しうる。装置の変動と乱れを克服するために、ソース線電圧信号ＶＳＬを傾斜することによって、ＢＬバイアスへとＳＬは傾斜される。高速コーナー・メモリ・セル（図９）では、制御線信号ＶＺＣＬの１つの傾斜で、プログラミングを完了するのに十分であり得るので、ソース線電圧信号ＶＳＬがプログラミングを通して一定に保持され、傾斜されない。低速コーナー・メモリ・セル（図１０）では、制御線信号ＶＳＬは、十分に高いゲート電流、例えば５０マイクロアンペア（μＡ）が検出されるまで傾斜されうる。その時点で、制御線信号ＶＺＣＬが、プログラミングが完了するまで傾斜され始める。図９及び図１０に示すように、制御線信号ＶＺＣＬを傾斜する各々のステップは、プログラミング電流Ｉｐｇｍ、例えば、５０μＡに達すると開始されうる。ＳＬのＢＬバイアスへの傾斜の各々のステップは、プログラミング電流Ｉｐｇｍに達することなしに、最大プログラミング時間、例えば５マイクロ秒（μｓ）に達すると開始されうる。留意すべき点は、最大プログラミング時間は、傾斜するソース線電圧信号ＶＳＬ及び傾斜する制御線信号ＶＺＣＬの両方に適用されてよいことである。別の実施形態では、最大プログラミング時間が、傾斜するソース線電圧信号ＶＳＬに適用されてよく、傾斜するプログラミング時間が、傾斜する制御線信号ＶＺＣＬに適用されてよい。傾斜するプログラミング時間は、最大プログラミング時間よりも短い（速い）。

図１１を参照する。図１１は、ある実施形態によるＶＷＰを有するチャネル熱電子注入（ＣＨＥＩ）プログラミングを実行するための処理７０のフローチャートである。メモリ・セルのプログラミングが要求されると、プログラミングが開始する。（段階７００）初期設定がメモリ・トランジスタ１００及び対応する選択トランジスタに適用される。例えば、ＶＺＣＬ＝４．５ボルト、ＶＳＬ＝ＶＮＷ＝５Ｖ、ＶＢＬ＝０ボルトである。ＶＮＷは、Ｎウェル電圧を表す。（段階７０２）プログラミングが、上述のように実行される。（段階７０４）プログラミング時間Ｔｐｇｍが所定期間、例えば５μｓを超え（段階７０６）、Ｎウェル電圧ＶＮＷが第１の電圧閾値、例えば６Ｖより低い場合（段階７０８）、Ｎウェル電圧は、第１のステップ電圧、例えば０．５Ｖだけ増加される（段階７１０）。プログラミング時間Ｔｐｇｍが所定期間を超え（段階７０６）、Ｎウェル電圧ＶＮＷが第１の電圧閾値よりも高い場合（段階７０８）、場合によってはメモリ・セルが遅過ぎるために、プログラミングは終了する（段階７１８）。プログラミング時間Ｔｐｇｍが、所定期間より短く（段階７０６）、ビット線電流ＩＢＬが所定のプログラミング電流Ｉｐｇｍ、例えば５０μＡよりも低い場合（段階７１２）、処理７０は段階７０６に戻る。ビット線電流ＩＢＬが所定のプログラミング電流Ｉｐｇｍを超え（段階７１２）、プログラミング時間Ｔｐｇｍが所定期間よりも少なく（段階７０６）、制御線信号ＶＺＣＬがゲート電圧閾値、例えばＶＮＷ＋２．５Ｖよりも少ない場合（段階７１４）、制御線信号ＶＺＣＬは、第２のステップ電圧、例えば０．５Ｖだけ増加される（段階７１６）。第１ステップ電圧及び第２ステップ電圧は、同じでもよいし、異なってもよい。制御線信号ＶＺＣＬがゲート閾電圧以上の場合、プログラミングは終了する。（段階７１８）以上では、第１の電圧閾値は、メモリ・トランジスタ１００の制御線に印加された制御線電圧の所定の制御線電圧制限でありうる。

図１２を参照する。図１２は、実施形態によるゲート電圧ＺＣＬの傾斜を説明する図である。Ｎウェル電圧ＮＷとほぼ等しいソース線電圧ＳＬは、プログラミング中、電圧Ｙに一定に保たれる。ゲート電圧ＺＣＬは、最初は電圧Ｘに設定される。電圧Ｘは、プログラミング中、スタンバイ電圧よりも高い。ステップ電圧「ａ」は、第１段階で、電圧Ｘに加えられ、ステップ電圧「ｂ」は、第２段階で、電圧Ｘ＋ａに加えられ、ステップ電圧Ｘ＋ａ＋ｂ＋ｃ＋ｄに達するまで、同様に加えられる。検証が実行され、新しい傾斜が電圧Ｘから開始してもよい。最大バイアス制限は、ゲート電圧ＺＣＬに設定される。ゲート電圧ＺＣＬはＸ＋ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆにほぼ等しい。電圧ステップの数もまた、本願明細書では制限されていない。

図１３を参照する。図１２は、別の実施例によるゲート電圧ＺＣＬの傾斜を説明する図である。図１２と同様、ゲート電圧ＺＣＬのみが傾斜され、ソース線電圧ＳＬは、一定のままである。しかしながら、図１３では、図１２と異なり、検証が、ゲート電圧ＺＣＬの各ステップ増加の後に実行される。例えば、電圧Ｘが印加された後、検証は実行され、その後、電圧Ｘ＋ａが印加され、検証が実行され、それ以降も同様である。

図１４を参照する。図１４は、別の実施例によるゲート電圧ＺＣＬの傾斜を説明する図である。図１４は図１２と図１３を結合している。先ず、電圧ゲート電圧ＺＣＬの傾斜が、Ｘ＋ａ＋ｂ＋ｃ＋ｄに達するまで、中断なしに実行される。その後、電圧Ｘ＋ａ＋ｂ＋ｃ＋ｄ＋ｅにステップ増加される前に、検証が実行される。検証が再び実行され、その後、ゲート電圧ＺＣＬは、電圧Ｘ＋ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆにステップ増加される。図１２と図１３の組み合わせの順序は、図１４で示したものに限定されない。図１４は、図１３の傾斜に図１２の傾斜が先行していることを示しているが、図１３の傾斜が、図１２の傾斜に先行してもよい。

図１５を参照する。図１５は、実施例による傾斜するゲート電圧ＺＣＬ、及びソース線／Ｎウェル電圧ＳＬ／ＮＷを説明する図である。ゲート電圧ＺＣＬは、電圧Ｘから電圧Ｘ＋ａ＋ｂ＋ｃ＋ｄまでステップ増加される。一方、ソース線／Ｎウェル電圧ＳＬ／ＮＷは、電圧Yである。検証が実行されてもよい。その後、ゲート電圧ＺＣＬは、再び電圧Xからステップ増加され始め、電圧Ｘ＋ａ＋ｂ＋ｃ＋ｄまで増加する。一方、ソース線／Ｎウェル電圧ＳＬ／ＮＷは、電圧Y＋ｇである。電圧「ｇ」は、電圧ａ、ｂ、．．．、ｆと同じでもよいし、異なっていてもよい。

図１６を参照する。図１６は、別の実施例による傾斜するゲート電圧ＺＣＬ、及びソース線／Ｎウェル電圧ＳＬ／ＮＷを説明する図である。ソース線／Ｎウェル電圧ＳＬ／ＮＷは、先ず電圧Ｙから電圧Ｙ＋ｄにステップ増加され、その後、電圧Ｙ＋ｄ＋ｅにステップ増加される。検証は、ソース線／Ｎウェル電圧の各ステップ増加に続いて実行される。電圧Ｙ＋ｄ＋ｅに達した後、検証が実行され、その後、ゲート電圧ＺＣＬは、電圧ＸからＸ＋ａにステップ増加され、続いて、電圧Ｘ＋ａ＋ｂに、それから、電圧Ｘ＋ａ＋ｂ＋ｃへとステップ増加される。その間ずっと、ソース線／Ｎウェル電圧は、電圧Ｙ＋ｄ＋ｅである。検証は、ゲート電圧ＺＣＬの各ステップ増加の後、実行されてもよい。

図１７を参照する。図１７は、プログラミング電流を減少させ、信頼性を向上させる不揮発性メモリ装置１３０の図である。不揮発性メモリ装置１３０は、メモリ・セル・アレイ１３６０、メモリ・セル・アレイ１３６０に結合されたワード線ドライバ１３５０と制御線ドライバ１３５１、ワード線ドライバ１３５０に結合された行アドレス・デコーダ１３４０、行アドレス・デコーダ１３４０に結合されたアドレス・バッファ１３１０、メモリ・セル・アレイ１３６０に結合されたマルチプレクサ１３５２、メモリ・セル・アレイ１３６０、ワード線ドライバ１３５０、制御線ドライバ１３５１、マルチプレクサ１３５２に結合された発電装置１３３０、マルチプレクサ１３５２とメモリ・セル・アレイ１３６０に結合されたセンス増幅器１３７０、センス増幅器１３７０に結合された列アドレス・デコーダ１３４１、センス増幅器１３７０に結合されたデータＩ／Ｏバッファ１３８０、データＩ／Ｏバッファ１３８０に結合されたＩ／Ｏ回路１３９０、及びアドレス・バッファ１３１０と発電装置１３３０に結合されたセル動作状態機械１３２０を含む。メモリ・セル・アレイ１３６０は、メモリ・セル・アレイ１３６０のビット線とワード線（又は制御線）マトリックスの交点に配置されている図１のメモリ・セル１００のようなメモリ・セルを含む。ワード線ドライバ１３５０、制御線ドライバ１３５１、行アドレス・デコーダ１３４０、及び列アドレス・デコーダ１３４１は、プログラミング動作中、プログラミングのために、各制御線に複数の可変パルス又は不変パルスを供給する書き込み回路を形成する。複数の可変パルスは、プログラミング動作中、所定レベルで、ゲート注入電流を維持するため所定の大きさを有している。伝導電流が低い間、所定のレベルはほぼ最大値であってもよい。マルチプレクサ１３５２、センス増幅器１３７０、発電装置１３３０、及びセル動作状態機械１３２０は、プログラミング動作中に伝導電流の変動を検知し、プログラミング動作中に検知された伝導電流が所定値に達した場合には、プログラミング動作を停止する検証回路を形成する。検証回路は、所定のプログラミング時間が経過したとき、検知された伝導電流が所定値に達していなくても、プログラミング動作を停止してもよい。検証回路は、制御線電圧の絶対値が閾電圧の絶対値以上となったときは、プログラミング動作を停止してもよい。メモリ・アレイ１３６０において、各メモリ・セルは、電荷蓄積層を含むPチャネル・メモリ・セルであってもよい。電荷蓄積層は、酸化膜−窒化膜−酸化膜（ＯＮＯ）層であってもよい。複数の可変パルスは、プログラミングのために、更に、各ビット線へ供給されてもよい（例えば、ＳＬからＢＬへのバイアス）。所定の大きさの複数の可変パルス・パターンは、ステップ傾斜又は独立した傾斜パターンでありうる。

図１８を参照する。図１８は、実施例によるダブル・ゲート・トランジスタ１８０を説明する図である。メモリ・セルもまた、フローティング・ゲート１８１を含むダブル・ゲート・トランジスタ１８０であり、パフォーマンスを向上させるために、傾斜するゲート電圧を採用してもよい。以上では、２つのトランジスタ１００、１１０を含むメモリ・セル１０において、制御線電圧ＺＣＬ及び／又は選択線電圧ＳＬは傾斜されてよい。ダブル・ゲート・トランジスタ１８０において、ダブル・ゲート・トランジスタ１８０のゲートに印加されるワード線電圧ＷＬ、及びダブル・ゲート・トランジスタ１８０のドレインに印加されるビット線電圧ＢＬは、傾斜されてもよい。図１８に示したビット線電圧ＢＬ及び／又はワード線電圧ＷＬの傾斜は、上述の図１に示した制御線電圧ＺＣＬ及びビット線電圧ＢＬと同様に達成される。しかし、図１と図１８に示すそれぞれのメモリ・セルのアーキテクチャは異なるので、ワード線電圧ＷＬの接続は異なり、ダブル・ゲート・トランジスタ１８０は制御線入力を取り込まない。図１８に示すダブル・ゲート・トランジスタ１８０において、例えば、ワード線電圧ＷＬは、伝導電流が所定値に達した後、傾斜されうる。また、メモリ・セルが低速コーナーにある場合、ビット線電圧ＢＬも傾斜されうる。

留意すべき点は、以上の記載は、Ｐ型メモリ・セルを対象としているが、Ｎ型メモリ・セルも、本発明の教示から逸脱することなく同様の概念を採用してもよいことである。更に、図１８のメモリ・セルは、一例を表したに過ぎない。電荷蓄積層を含む一つのメモリ・トランジスタもまた、本発明の教示から逸脱することなく同様の概念を採用してもよい。

以上より、制御線電圧ＺＣＬ及び／又はビット線電圧ＢＬを傾斜させることは、プログラミング時間を効果的に減少させ、その結果、図１に示すメモリ・セル１０のプログラミング効率を高めることが分かる。同様に、ワード線電圧ＷＬ及び／又はビット線電圧ＢＬを傾斜させることは、プログラミング時間を効果的に減少させ、その結果、図１８に示すダブル・ゲート・トランジスタ１８０のプログラミング効率を高めることが分かる。

上述の実施形態では、傾斜しているＺＣＬは、プログラミング電流を最適化するため及びプログラミング速度を増大させるために用いられる。しかしながら、プログラミング電流が非常に高い場合、高い電流を処理するために回路面積は増大されなければならない。これは回路設計の観点から望ましくない。例えば、高いプログラミング電流はポンプ回路の面積を増大させる。更に、素子のコーナー変動は、より高いプログラム電流の予測を必要とし、回路面積を消費する。最後に、より高いプログラミング電流は、また、メモリ・セルの不要な損傷を引き起こす。これは、何千ものサイクルの後に粗悪なプログラミング効率をもたらしうる。僅かに低いプログラミング電流を選択することにより、回路設計者は、傾斜するＺＣＬにより提供された速度及び動作時間枠の利点を維持したまま、これらの問題を回避しうる。以下の説明では、電流制限回路が、メモリ・セル・アーキテクチャに導入される。該電流制限回路は、上述の種々の利点を留保したまま、プログラミング電流を制限するよう動作する。電流制限回路は、プログラミング電流を直接クランプしてもよく、又は検知されたプログラミング電流に従い、ＢＬとＳＬとの間の電圧降下若しくはＺＣＬ傾斜電圧に作用することによりプログラム電流を制限するよう動作してもよい。

図１９を参照する。図１９は、プログラム電流制限回路１９００に電気的に結合された図１のメモリ・セルの図である。図１９では、プログラム電流制限回路１９００は、ビット線ＢＬの電圧レベルを制御することにより、ソース線−ビット線（ＳＬ−ＢＬ）バイアスを制御するよう動作する。上述のように、ＳＬ−ＢＬバイアスは、プログラム電流制限回路１９００をビット線ＢＬの代わりにソース線ＳＬに電気的に接続することにより制御されてもよい。プログラム電流制限回路１９００は、ビット線に電気的に接続され、メモリ・セル１０のプログラム電流を制御する。図１９に示されるように、傾斜するＺＣＬ（例えば４．５Ｖ−７．５Ｖ）は、上述のようにメモリ・トランジスタ１００のゲートに印加される。選択トランジスタ１１０は、ゲートで低電圧、例えば０．５Ｖだけ、及び選択線入力で選択線電圧、例えば０．５Ｖだけバイアスされる。メモリ・トランジスタ１００及び選択トランジスタ１１０のウェルは、両方ともＳＬに共通のウェル電圧、例えば５Ｖに結合される。プログラム電流を制限するために、プログラム電流制限回路１９００は、プログラム電流を検知し、帰還バイアス変調を用いてビット線に仮想グランド点を確立する。ビット線の実際の電圧は、上述のようにメモリ・トランジスタ１００のＶｔがプログラミング中に変化するにつれて変化してもよい。幾つかの実施形態では、プログラム電流制限回路１９００は、選択トランジスタ１１０のソース線に電気的に接続されてもよい。幾つかの実施形態では、プログラム電流制限回路１９００のようなプログラム電流制限回路は、メモリ・セル１０の電流端のそれぞれ、つまりビット線及びソース線で、電気的に接続されてもよい。

多くの異なるプログラム電流制限回路は、プログラム電流制限回路１９００の候補として利用可能である。図２０を参照する。図２０は、図１９のプログラム電流制限回路１９００の１つの構成の図である。図２０に示されたプログラム電流制限回路１９００は単なる一例である。プログラム電流制限回路１９００は、第１のトランジスタ２０１０、第２のトランジスタ２０２０、第３のトランジスタ２０３０、第４のトランジスタ２０４０、第５のトランジスタ２０５０、及び第６のトランジスタ２０６０を有する。第１のトランジスタ２０１０は、ビット線との電気的接続を通じてプログラム電流を受信する。示されるように、第２のトランジスタ２０２０及び第３のトランジスタ２０３０のドレイン電極は互いに電気的に接続され、第４のトランジスタ２０４０及び第５のトランジスタ２０５０のドレイン電極は互いに電気的に接続される。第６のトランジスタ２０６０は、ダイオード接続され（ゲート電極がドレイン電極に直接結合される）、ドレイン電極で基準電流源２２００からプログラム制限電流値を設定する基準電流を受信する。第１のトランジスタ２０１０及び第２のトランジスタ２０２０のゲート電極は互いに電気的に接続され、第３のトランジスタ２０３０及び第４のトランジスタ２０４０のゲート電極は互いに電気的に接続され、第５のトランジスタ２０５０及び第６のトランジスタ２０６０のゲート電極は互いに電気的に接続される。第４のトランジスタ２０４０はダイオード接続される。第２のトランジスタ２０２０のゲートは、演算増幅器２１００により制御される。演算増幅器２１００は、第１の入力端子で制限電圧Ｖｌｉｍｉｔを受信し、第２のトランジスタ２０２０のゲート電極へ帰還信号を出力して、制限電圧Ｖｌｉｍｉｔを第２のトランジスタ２０２０及び第３のトランジスタ２０３０のドレイン電極に維持し、それによりプログラミング中にＢＬ（第１のトランジスタ２０１０のドレイン）を安定させる。基準電流源２２００は、第１のトランジスタ２０１０を通じて流れるプログラム電流を効率的に制限する。

図２１を参照する。図２１は、メモリ・セル１０のようなメモリ・セルをプログラミングする方法のフローチャートである。方法は以下の段階を有する。
段階２１０１：メモリ・セルにソース電圧を印加する。
段階２１０２：プログラム制限電流を設定し、メモリ・セルに電気的に接続された電流制限回路に制限電圧を印加する。
段階２１０３：メモリ・セルに傾斜したゲート電圧を印加し、電流制限回路により決定された制限された電流でメモリ・セルをプログラミングする。

ソース電圧は、ソース線ＳＬでメモリ・セル１０に印加され（段階２０１０）、ソース線ＳＬからビット線ＢＬまでの電圧降下を設定する。プログラム電流制限回路は、基準電流源２２００で、メモリ・セル１０のプログラム電流をクランプするよう設定される。制限電圧Ｖｌｉｍｉｔは、演算増幅器２１００の第１の入力端子に印加される（段階２１０２）。メモリ・トランジスタ１００をプログラミングするために、傾斜したゲート電圧（傾斜したＺＣＬ）がメモリ・トランジスタ１００のゲートに印加され、メモリ・セル１０のプログラミング電流は電流制限回路１９００によりプログラム制限電流及び制限電圧Ｖｌｉｍｉｔに基づき制限される（段階２１０３）。図２０に示された電流制限回路１９００では、メモリ・セル１０のプログラミング電流は、第６のトランジスタ２０６０を通じて流れる基準電流源２２００により設定された基準電流により制限される。幾つかの実施形態では、電流制限回路１９００がビット線の代わりにソース線に電気的に接続されていると仮定すると、段階２１０１のソース電圧は、ビット線電圧により置き換えられてもよい。

従って、傾斜するＺＣＬを用いてメモリ・セルをプログラミングする間に、プログラム電流を制限することにより、ポンプ回路の面積は増大される必要がなく、プログラム電流予測に対して少ない回路面積しか消費されず、メモリ・セルに少ない損害しか与えない。一方で良好な動作時間枠を維持している。

当業者は、本発明の教示を守りつつ、装置及び方法の多くの変形及び代替がなされ得ることを直ちに理解するだろう。従って、以上の開示は、特許請求の範囲の境界及び範囲によってのみ限定されると見なされるべきである。

１３００ 制御ロジック
１３１０ アドレス・バッファ
１３２０ セル動作状態機械
１３３０ ＨＶ発電装置＆調整器
１３４０ 行アドレス・デコーダ
１３４１ 列アドレス・デコーダ
１３５０ ＺＷＬドライバ
１３５１ ＡＣＬドライバ
１３６０ メモリ・アレイ
１３７０ センス増幅器
１３８０ データＩ／Ｏバッファ

Claims (9)

1. 選択トランジスタとメモリ・トランジスタとを有する不揮発性メモリ・セルをプログラミングする方法であって：
   前記メモリ・セルの第１の入力にバイアス電圧を印加する第一段階；
   前記メモリ・セルの第２の入力に電気的に接続された電流制限回路に予め設定された制限電流を印加する第二段階；
   前記電流制限回路により決定された予め設定された制限された電流で前記メモリ・セルをプログラミングするために、前記メモリ・セルに傾斜した第１のゲート電圧を印加する第三段階であって、前記傾斜した第１のゲート電圧が第１の電圧に達し、前記メモリ・セルに対して検証処理を行い、前記メモリ・セルに対して行った検証処理が失敗した場合、前記電流制限回路により決定された予め設定された制限された前記電流で前記メモリ・セルをプログラミングするために、前記メモリ・セルに傾斜した第２のゲート電圧を印加し、傾斜した前記第２のゲート電圧が、傾斜した前記第１のゲート電圧よりも大きい、第三段階；
   を有し、
   前記第三段階は、
   前記第１の入力又は前記第２の入力への前記電流制限回路の帰還及び前記予め設定された制限電流による安定化により、前記メモリ・セルの前記第１の入力−前記第２の入力バイアスを制御する段階；
   を有する、方法。
2. 前記第１の入力はソース線であり、前記第２の入力はビット線である、
   ことを特徴とする請求項１に記載の方法。
3. 前記第１の入力はビット線であり、前記第２の入力はソース線である、
   ことを特徴とする請求項１に記載の方法。
4. 第１の端子、第２の端子及びゲート端子を有する選択トランジスタ；
   前記選択トランジスタの前記第２の端子に結合された第３の端子、第４の端子、及び制御端子を有するメモリ・トランジスタであって、前記制御端子は、前記メモリ・トランジスタをプログラミングするためにプログラム電流を生じさせる傾斜した第１のゲート電圧、前記メモリ・セルのプログラミングを検証するための検証電圧、及び、検証が失敗した場合に、前記第１のゲート電圧によりも高い、前記メモリ・トランジスタをプログラミングするために前記プログラム電流を生じさせる傾斜した第２のゲート電圧を受信するように構成される、メモリ・トランジスタ；
   前記プログラム電流を制限するために、前記選択トランジスタの第１の端子及び前記メモリ・トランジスタの前記第４の端子に渡る電圧降下を制御する電流制限回路；
   を有する不揮発性メモリ素子。
5. 前記電流制限回路は、前記選択トランジスタの前記第１の端子に電気的に接続される、
   ことを特徴とする請求項４に記載の不揮発性メモリ素子。
6. 前記電流制限回路は、前記メモリ・トランジスタの前記第４の端子に電気的に接続される、
   ことを特徴とする請求項４に記載の不揮発性メモリ素子。
7. 前記電流制限回路は、前記プログラム電流を検知する入力端子、及び前記検知されたプログラム電流に従い前記電圧降下を制御する出力端子を有する、
   ことを特徴とする請求項４に記載の不揮発性メモリ素子。
8. 前記電流制限回路の前記出力端子は、前記メモリ・トランジスタの前記第４の端子に電気的に接続される、
   ことを特徴とする請求項７に記載の不揮発性メモリ素子。
9. 前記電流制限回路の前記出力端子は、前記選択トランジスタの前記第１の端子に電気的に接続される、
   ことを特徴とする請求項７に記載の不揮発性メモリ素子。

Images