KR20120078228A - 비휘발성 메모리 장치 - Google Patents

비휘발성 메모리 장치 Download PDF

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KR20120078228A
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Abstract

본 발명은 프로그램동작과 검증동작을 수행하는 비휘발성 메모리 장치에 있어서, 복수의 스트링과 연결된 공통소스라인 및 상기 검증동작 이전에, 상기 공통소스라인에 음전압을 공급하는 음전압 공급부를 포함하는 비휘발성 메모리 장치를 제공한다.

Description

비휘발성 메모리 장치{NON-VOLTAILE MEMORY DEVICE}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 구체적으로 설명하면 신뢰성이 우수한 비휘발성 메모리 장치에 관한 것이다.
플래시 메모리 장치는 전원을 꺼도 입력된 데이터가 지워지지 않는 비활성 메모리 장치로서, 데이터를 자유롭게 입력할 수 있는 장점이 있다. 즉, 플래시 메모리 장치는 전원이 끊겨도 저장된 데이터를 보존하는 롬(ROM)의 장점과 정보의 입출력이 자유로운 램(RAM)의 장점을 모두 지니고 있다.
플래시 메모리 장치는 디지털 녹음기(보이스 레코더)에 적용되면서 초기시장을 형성했으며, 이후 MP3플레이어, 디지털 카메라 등의 등장으로 본격적인 소비시장이 형성되었다.
플래시 메모리 장치는 크게 노어(NOR)형과 낸드(NAND)형으로 구분되며, 낸드(NAND)형은 데이터를 저장할 수 있는 용량에서, 노어(NOR)형은 데이터의 처리속도에서 앞서 있다. 노어(NOR)형은 주로 휴대전화의 저장매체로 사용되며, 낸드(NAND)형은 MP3플레이어, 스마트폰, 디지털 카메라와 디지털 캠코더, 휴대용 저장장치인 USB카드 등의 저장매체로 사용된다.
현재, 플래시 메모리 장치의 최대 쟁점은 동작의 신뢰성이다. 특히, 고집적화되면서 플래시 메모리 장치의 저장매체간의 간섭 및 커플링효과에 의해 데이터의 신뢰성은 점차 낮아지고 있다. 또한, 고집적화로 인해 배선들의 로딩(loading)은 점차 증가하고, 이에 따른 결함도 발생하고 있다. 따라서, 이와 같은 플래시 메모리 장치의 신뢰성을 저하시키는 현상들을 해결할 방안이 필요하다.
본 발명은 언더 프로그램으로 인한 신뢰성 저하를 방지하는 비휘발성 메모리 장치를 제공한다.
본 발명은 프로그램동작과 검증동작을 수행하는 비휘발성 메모리 장치에 있어서, 복수의 스트링과 연결된 공통소스라인 및 상기 검증동작 이전에, 상기 공통소스라인에 음전압을 공급하는 음전압 공급부를 포함하는 비휘발성 메모리 장치를 포함한다.
본 발명의 비휘발성 메모리 장치는 검증동작 이전에 공통소스라인을 접지전압보다 낮은 음전압으로 차지한 후, 검증동작을 진행하기 때문에 공통소스라인의 바운싱이 발생하지 않으며, 이에 따라 언더 프로그램이 발생하지 않는다. 따라서, 본 발명은 언더 프로그램에 의한 비휘발성 메모리 장치의 신뢰성 저하를 방지할 수 있다.
도 1은 비휘발성 메모리 장치의 회로도이다. 특히, 도 1은 ISPP(Incremental Step Pulse Program)방식에서 1회 프로그램동작 후 검증동작에 대해 설명하기 위한 도면이다.
도 2는 본 발명의 일실시예에 따른 비휘발성 메모리 장치를 나타낸 블록도이다.
도 3은 도 2와 같은 비휘발성 메모리 장치 내 각 구성들을 보다 구체적으로 나타낸 회로도이다.
도 4는 도 3과 같은 비휘발성 메모리 장치의 동작을 나타낸 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 비휘발성 메모리 장치의 회로도이다. 특히, 도 1은 ISPP방식에서 1회 프로그램동작 후 검증동작에 대해 설명하기 위한 도면이다.
도 1에 도시된 바와 같이, 비휘발성 메모리 장치는 제1 워드라인(WL1)에 연결된 메모리셀들의 그룹을 의미하는 제1 페이지(P1)에 대한 프로그램동작 후, 방전신호(EN1)에 응답하여 모든 비트라인(BLE1, BLO1, BLE2, BLO2)을 프리차지전압에서 접지전압 레벨로 방전(discharge)시키는 검증동작을 진행한다. 이때, 1회 프로그램동작에서 문턱전압의 증가분이 매우 낮은 셀, 즉, 슬로우 프로그램셀들(SPC)과 연결된 비트라인(BLE1, BLO1, BLE2)은 빠르게 접지전압 레벨로 방전되고, 1회 프로그램동작에서 문턱전압의 증가분은 높으나, 아직 검증전압보다 낮은 문턱전압으로 프로그램된 셀, 즉 패스트 프로그램셀(FPC)과 연결된 비트라인(BLO2)은 슬로우 프로그램셀들(SPC) 보다 느리게 접지전압 레벨로 방전된다. 여기서, 도면부호, PB1, PB2는 페이지버퍼를 의미한다.
공통소스라인(CSL)은 그 자체가 저항(RS)으로 작용하고, 비트라인(BLE1, BLO1, BLE2, BLO2)에서 자신에게 향하는 전류량이 크기 때문에, 공통소스라인(CSL)의 전위는 상승한다. 이를 공통소스라인(CSL) 바운싱(bouncing)이라고 한다. 상승된 공통소스라인(CSL)의 전위에 의해, 패스트 프로그램셀(FPC)의 바디바이어스(body bias)는 상승한다. 결국, 공통소스라인(CSL)의 저항(RS) 때문에 패스트 프로그램셀(FPC)의 센싱전류는 감소되고, 이로 인해 패스트 프로그램셀은 자신의 문턱전압이 검증전압보다 낮은데도 불구하고, 검증동작시 프로그램이 완료된 셀로 인식된다. 따라서, 패스트 프로그램셀(FPC)은 다음 프로그램동작에서 더 이상 프로그램되지 않는 문제가 발생한다. 이를, 언더 프로그램(under program)이라 하며, 언더 프로그램된 셀은 리드동작시 오류를 발생시키는 원인이 된다.
본 발명은 위와 같이 공통소스라인(CSL)의 전위 상승으로 인해 발생하는 언더 프로그램 문제를 해결하기 위해, 공통소스라인(CSL)에 음전압(nagative bias)을 인가한다.
도 2는 본 발명의 일실시예에 따른 비휘발성 메모리 장치를 나타낸 블록도이다.
도 2에 도시된 바와 같이, 메모리셀블록(1), 음전압 공급부(2) 및 방전회로(3)를 포함한다.
메모리셀블록(1)은 복수의 메모리셀들이 밀집된 영역으로서, 데이터가 저장되는 영역이다.
음전압 공급부(2)는 프로그램동작시 공통소스라인(CSL)에 음전압(NV)을 공급한다. 이를 위해, 음전압 공급부(2)는 프로그램신호(PGMS)와 검증신호(VRS)를 입력받아 공급신호(NVS)를 생성하는 공급신호 생성회로(21), 공급신호(NVS)에 응답하여 공통소스라인(CSL)에 음전압(NV)을 인가하는 음전압 공급회로(22)를 포함한다. 여기서, 프로그램신호(PCMS)는 메모리셀에 전자를 저장하는 프로그램동작을 수행하기 위한 신호이고, 검증신호(VRS)는 프로그램이 올바르게 수행되었는지를 확인하는 검증동작을 수행하기 위한 신호이다.
방전회로(3)는 검증동작시 공통소스라인(CSL)을 방전한다.
도 3은 도 2와 같은 비휘발성 메모리 장치 내 각 구성들을 보다 구체적으로 나타낸 회로도이다.
도 3에 도시된 바와 같이, 메모리셀블록(1)은 제1 비트라인(BLE11)과 연결된 제1 스트링(ST1), 제2 비트라인(BLO11)과 연결된 제2 스트링(ST2), 제3 비트라인(BLE12)과 연결된 제3 스트링(ST3) 및 제4 비트라인(BLO12)과 연결된 제4 스트링(ST4)을 포함한다. 각 스트링(ST1~ST4)은 드레인선택라인(DSL)과 게이트가 연결된 드레인선택 트랜지스터들과 제1 내지 제32 워드라인(WL1~WL32)과 콘트롤게이트(control gate)가 연결된 32개의 메모리셀들 및 소스선택라인(ssl)과 게이트가 연결된 소스선택 트랜지스터들을 포함한다. 또한, 메모리셀블록(1)은 제1 및 제2 비트라인(BLE11, BLO11)과 연결된 제1 페이지버퍼(PB11)와 제3 및 제4 비트라인(BLE12, BLO12)과 연결된 제2 페이지버퍼(PB12)를 포함한다.
각각의 스트링(ST1~ST4)은 공통소스라인(CSL)과 연결되며, 공통소스라인(CSL)은 그 자체가 저항(RS)을 갖는다.
음전압 공급회로(22)는 소스전압으로서 접지전압(VSS)을 감압하는 펌핑회로(221)와 펌핑회로(221)의 출력전압을 안정화시켜 전치음전압(PRENV)로 출력하는 레귤레이팅회로(222) 및 공급신호(NVS)에 응답하여 전치음전압(PRENV)를 음전압(NV)으로 출력하는 스위칭회로(223)를 포함한다. 스위칭회로(223)는 공급신호(NVS)를 게이트로 인가받는 제1 NMOS트랜지스터(N11)일 수 있다.
방전회로(3)는 방전신호(EN1)에 응답하여 공통스스라인(CSL)을 접지전압으로 방전한다. 이를 위해, 방전회로(3)는 방전신호(EN1)를 게이트로 인가받는 제2 NMOS트랜지스터(N12)일 수 있다. 여기서, 방전신호(EN1)는 검증동작시 하이레벨로 활성화되는 신호이다.
이상과 같은 비휘발성 메모리 장치의 동작을 설명하면 다음과 같다.
도 4는 도 3과 같은 비휘발성 메모리 장치의 동작을 나타낸 타이밍도이다.
제1 페이지(P11) 내 제1 메모리셀(MC1)을 프로그램한다고 가정하면, TO시점에 제3 비트라인(BLE12)은 부스팅전압만큼 레벨이 상승하고, 제4 비트라인(BL012)은 로우레벨을 유지한다. 부스팅전압은 전원전압일 수 있다.
이어서, T1시점에 프로그램신호(PGMS)가 하이레벨로 활성화하면, 공급신호(NVS)가 하이레벨로 활성화된다. 따라서, 공통소스라인(CSL)에는 음전압(NV)이 인가되며, 이에 따라 공통소스라인(CLS)의 레벨은 하강한다. 동시에, 제1 워드라인(WL1)에는 프로그램전압(VPGM)이 인가되고, 나머지 워드라인(WL2~WL32)에는 패스전압(VPASS)이 인가되며, 드레인선택라인(DSL)에는 하이레벨의 전압이 인가된다. 따라서, 제1 메모리셀(MC1)은 프로그램된다.
이어서, T2시점에 검증신호(VRS)가 하이레벨로 활성화되면, 공급신호(NVS)가 로우레벨로 비활성화된다. 동시에, 방전신호(EN1)가 하이레벨로 활성화되고, 소스선택라인(SSL)은 하이레벨의 전압이 인가되어 소스선택 트랜지스터를 턴온시킨다. 따라서, 제3 비트라인(BLE12)에 차지된 부스팅전압은 공통소스라인(CSL)을 통해 방전된다. 이때, 기존에는 공통소스라인(CSL)이 접지전압의 레벨, 즉 0V보다 높아지는 공통소스라인(CSL) 바운싱이 발생하였으나, 본 실시예에서는 검증동작 전에 공통소스라인(CSL)을 접지전압보다 낮은 음전압(NV)으로 차지하였기 때문에, 공통소스라인(CSL)의 레벨이 상승하여도, 접지전압보다 높아지지 않는다. 즉, 공통소스라인(CSL) 바운싱이 발생하지 않으며, 이에 따라 언더 프로그램도 발생하지 않는다.
이어서, T3시점에 방전신호(EN1)가 로우레벨로 비활성화되면 검증동작이 완료되며, 제1 메모리셀(MC1)의 프로그램이 완료되지 않았다면 재차 프로그램을 진행한다.
전술한 바와 같은 본 발명의 일실시예에 따른 비휘발성 메모리 장치는 검증동작 이전에 공통소스라인(CSL)을 접지전압보다 낮은 음전압(NV)으로 차지한 후, 검증동작을 진행하기 때문에 공통소스라인(CSL)의 바운싱이 발생하지 않으며, 이에 따라 언더 프로그램이 발생하지 않는다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다. 예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현될 수 있다.
1: 메모리셀 블록
2: 음전압 공급부
3: 방전회로

Claims (5)

  1. 프로그램동작과 검증동작을 수행하는 비휘발성 메모리 장치에 있어서,
    복수의 스트링과 연결된 공통소스라인; 및
    상기 검증동작 이전에, 상기 공통소스라인에 음전압을 공급하는 음전압 공급부
    를 포함하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 음전압 공급부는 상기 검증동작 이전까지 상기 공통소스라인에 상기 음전압을 공급하는 비휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 음전압 공급부는 상기 프로그램동작을 수행하기 위한 프로그램신호의 활성화시점으로부터 상기 검증동작을 수행하기 위한 검증신호의 활성화시점까지 상기 공통소스라인에 상기 음전압을 공급하는 비휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 음전압 공급부는
    상기 프로그램신호와 상기 검증신호를 입력받아, 상기 프로그램신호의 활성화시점으로부터 상기 검증신호의 활성화시점까지 활성화되는 공급신호를 생성하는 공급신호 생성회로; 및
    상기 공급신호에 응답하여 상기 공통소스라인에 상기 음전압을 인가하는 음전압 공급회로를 포함하는 비휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    검증동작시 상기 공통소스라인을 방전하는 방전부를 더 포함하는 비휘발성 메모리 장치.
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