TW201921364A - 用於快閃記憶體單元的記憶體閘極驅動器技術 - Google Patents

用於快閃記憶體單元的記憶體閘極驅動器技術

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Abstract

本發明提供一種記憶體陣列，其包括一第一記憶體單元，該第一記憶體單元包括經耦接以接收一第一信號之一第一記憶體閘極。該記憶體陣列包括一第二記憶體單元，該第二記憶體單元包括經耦接以接收一第二信號之一第一記憶體閘極。該第二信號之量值不同於該第一信號之量值。該記憶體陣列包括一第三記憶體單元，該第三記憶體單元包括經耦接以接收一第三信號之一第一記憶體閘極。該第三信號之量值不同於該第一信號之量值及該第二信號之量值。該第一信號、該第二信號及該第三信號經並行地接收。

Description

用於快閃記憶體單元的記憶體閘極驅動器技術
本發明涉及用於快閃記憶體單元的記憶體閘極驅動器技術。
快閃記憶體用於各種類型之計算裝置中。計算裝置之技術進展常常導致減少計算裝置之實體大小。減少計算裝置之大小的一種方式係減少計算裝置所利用之快閃記憶體之大小。
本發明第一觀點在於提供一種記憶體陣列，其包含：一第一記憶體單元，其包含經耦接以接收一第一信號的一第一記憶體閘極；一第二記憶體單元，其包含經耦接以接收一第二信號的一第二記憶體閘極，其中該第二信號之一量值不同於該第一信號之一量值；及一第三記憶體單元，其包含經耦接以接收一第三信號之一第三記憶體閘極，其中該第三信號之一量值不同於該第一信號之該量值及該第二信號之該量值，且其中該第一信號、該第二信號及該第三信號經並行地接收。
本發明第二觀點在於提供一種電路，其包含：一閘極控制電路，其經耦接至一第一分離閘極記憶體單元之一第一閘極、一第二分離閘極記憶體單元之一第二閘極及一第三分離閘極記憶體單元之第三閘極，其中該閘極控制電路將：發送具有一第一電壓之一第一信號至該第一分離閘極記憶體單元之該第一閘極；發送具有一第二電壓之一第二信號至該第二分離閘極記憶體單元之該第二閘極，其中該第二電壓之一量值不同於該第一電壓之一量值；及發送具有一第三電壓之一第三信號至該第三分離閘極記憶體單元之該第三閘極，其中該第三電壓之一量值不同於該第一信號之該量值及該第二電壓之該量值，且其中該第一信號、該第二信號及該第三信號經並行地接收。
本發明第三觀點在於提供一種電路，其包含：一第一記憶體單元，其包含一第一記憶體閘極；一第二記憶體單元，其包含一第二記憶體閘極；一第三記憶體單元，其包含一第三記憶體閘極；一第一驅動器，其經組態以提供一第一信號至該第一記憶體單元之該第一記憶體閘極，其中一第二驅動器，其經組態以提供一第二信號至該第二記憶體單元之該第二記憶體閘極，其中該第二信號之一量值不同於該第一信號之一量值；且一第三驅動器，其經組態以提供一第三信號至該第三記憶體單元之該第三記憶體閘極，其中該第三信號之一量值不同於該第一信號之該量值及該第二信號之該量值，且其中該第一信號、該第二信號及該第三信號經並行地接收。
一種類型之快閃記憶體可包括併入電荷捕獲電晶體，諸如加利福尼亞聖若澤賽普拉斯半導體公司之eCT快閃記憶體。快閃記憶體裝置（例如非揮發性記憶體（NVM））可具有數千或數百萬個核心記憶體單元（例如NVM單元）。每一核心記憶體單元可包括四個節點（或埠）、記憶體閘極（memory gate；MG）、源極線（source line；SL）端子、位元線（bit line；BL）端子及選擇閘極（select gate；SG）。在快閃記憶體之一些實施例中，核心記憶體單元可配置於陣列架構中，其中記憶體單元可共用MG線及SL。
當將eCT快閃記憶體操作在各種模式中時，用以操作在一特定模式下之特定單元的電壓信號可干擾並不意欲在該特定模式中的其他記憶體單元。另外，非作用中單元應維持在其閒置狀態中。因此，需要並行電壓以便在一特定模式下操作記憶體陣列之作用中單元，抑制對記憶體陣列之其他記憶體單元的干擾，並將記憶體陣列之非作用中單元維持在其閒置狀態中。此外，需要提供多個並行電壓信號，以使得存在eCT快閃記憶體之最小區域影響。
本發明之實施例解決上文所提及之缺陷。如下文將進一步詳細描述，在eCT快閃記憶體陣列中並行地（及獨立地）驅動不同電壓。如本文所描述，此藉由高電壓驅動器電路及低電壓驅動器電路進行。如本文所描述，高電壓/低電壓驅動器電路在一個電壓下驅動MG且在不同電壓下驅動另一單元之MG。此外，如本文所描述，高電壓驅動器電路具有記憶體陣列中之最小區域影響。
圖1描繪根據實施例之快閃記憶體陣列100。快閃記憶體陣列100包括諸如記憶體單元110 （例如NVM單元）之核心記憶體單元之陣列。儘管記憶體陣列包括眾多記憶體單元，但為清楚及有效性起見，圖1描繪一個記憶體單元（例如記憶體單元110）。在一個實施例中，記憶體單元110包括MG 112 （亦稱作實際閘極）、SG 114、SL端子116及BL端子118。在一個實施例中，MG 112為高電壓（HV）MG且SG 114為低電壓（LV）SG。為實現高速讀取存取，MG經驅動至某一電壓位準，從而允許經由SG之快速LV存取。如圖1中所示，MG 112被耦接至MG線102，SG 114被耦接至SG線104，SL端子116被耦接至SL 106，且BL端子118被耦接至BL 108。在一個實施例中，記憶體單元110可具有分離閘極（1.5電晶體（T））組態、兩個電晶體（2T）組態或其他組態。本文中所描述的記憶體陣列可具有將在下文進一步詳細描述的各種架構（例如圖4A至圖C）。
記憶體單元110部分地基於經提供至MG 112（經由MG驅動器電路103）之信號（例如電壓信號）在各種模式中操作。各種操作模式可為（但不限於）程式化（PGM）、讀取（RD）、抹除（ERS）、驗證（VT）、抑制及測試。下文將進一步詳細描述各種模式之額外描述及功能性。
圖2說明快閃記憶體陣列（例如快閃記憶體陣列100）之實體區段200的實施例。在一個實施例中，快閃記憶體陣列包括眾多實體區段。
實體區段200包括記憶體單元之群組。舉例而言，實體區段200包括記憶體單元之群組210、記憶體單元之群組220、記憶體單元之群組230及記憶體單元之群組240。替代地，實體區段可包括比圖2中描繪之四個群組更多或更少的群組。
如圖2中所示，記憶體單元之群組包括多個MG線、SL及SG線。群組亦包括多個BL（例如64 BL線，圖中未示）。舉例而言，每一群組包括64個不同MG線、64個不同SG線及四個不同SL。然而，應瞭解區段200中之群組可包括更多或更少MG線、SL及SG線。如圖2中所示，區段200包括256個MG線、256個SG線及16個SL。然而，區段200可包括更多或更少MG線、SG線及SL。
在一個實施例中，記憶體單元之群組共用相同BL（圖中未示）。另外，記憶體單元之群組接收（或共用）來自MG驅動器電路230之相同「群組」供應電壓信號（例如vmg_grp電壓信號），其將在下文進一步詳細描述。
MG線可以交錯方式來短接（圖中未示）。然而，MG線可以非交錯方式來短接。在一個實施例中，短接係在MG驅動器之區域（例如MG驅動器電路103）中且不在記憶體核心中進行。替代地，短接可在MG驅動器之區域（例如MG驅動器電路103）外部進行且可在記憶體核心中進行。
應瞭解MG驅動器電路230被耦接至每一MG線以驅動各種電壓至經耦接至各別MG線之記憶體單元。在一個實施例中，單一MG驅動器被耦接至群組中之四個MG線。因此，對於每一群組，存在經耦接至MG線之16個單獨及不同的MG驅動器。因而，區段200包括用以驅動256個MG線之64個單獨MG驅動器。下文將進一步詳細提供MG驅動器電路之額外描述。
圖3說明快閃記憶體陣列300中之記憶體單元的多個區段（例如區段310及340）。應瞭解記憶體陣列300可包括任何數目個區段。區段310至少包括群組320及330。應瞭解記憶體陣列300中之任一區段可包括任何數目個群組（例如四個群組）。在一個實施例中，區段310與圖2之區段200相同。
區段310之群組320包括眾多記憶體單元（例如記憶體單元110）。舉例而言，群組320至少包括記憶體單元322、記憶體單元324及記憶體單元326。在一個實施例中，記憶體單元322及324被耦接至不同MG線且在相同SL群組中。在一個實施例中，記憶體單元326被耦接至群組320中之與記憶體單元322及324之SL群組不同的SL群組。
區段310之群組330包括眾多記憶體單元。舉例而言，群組330包括記憶體單元332及334。在一個實施例中，群組330對應於圖2之群組220。記憶體陣列300亦包括其他區段，諸如區段340。區段340包括諸如群組350之一或多個群組。群組350包括諸如記憶體單元352及354之眾多記憶體單元。
在一個實施例中，每一實體區段（例如實體區段310至340）共用相同BL（及其他線，諸如一或多個SL）。另外，實體區段藉由選擇電晶體而彼此實體上被分離。
如上文所描述，本文中所描述的記憶體架構支援若干操作模式（例如，讀取、程式化、抹除及驗證）。再次參看圖1，在記憶體單元110之程式化模式（例如邏輯值=0）中，記憶體單元110之MG 112接收高正電壓信號（例如+8伏（V）至10 V）。結果，藉由使用通道熱電子注入在記憶體單元內部捕獲電子。當記憶體單元經程式化時，在經程式化記憶體單元處量測的電流（例如小電流）指示記憶體單元是否經程式化。將理解「1」及「0」之邏輯值分別分配給抹除狀態及經程式化狀態係僅僅出於說明目的，並不視為具限制性。
在抹除模式（例如邏輯值=1）中，MG 112接收高負電壓信號（例如-7至-10 V）。結果，所捕獲電子（若存在）藉由與使用穿隧輔助能帶間（BTB）電洞注入所注入的電洞重組合而自記憶體單元予以移除。在讀取模式中，MG 112接收媒體正電壓。
一般而言，VT模式類似於讀取模式操作。然而，在VT模式中，記憶體單元在MG端子處提供有不同電壓信號，以便對跨越整個操作區間的單元條件進行分析（例如自抹除狀態至程式化狀態）。舉例而言，參看下表1，在VT模式期間，三個不同電壓信號（例如-3 V、0.1 V、5.5 V）經提供至MG端子。應瞭解不同電壓可在VT模式中經提供至MG端子。另外，應瞭解更多或更少的不同電壓信號可在VT模式中被提供至MG端子。
VT模式係在抹除功能之後或在程式化功能之後提供。舉例而言，在抹除功能之後，VT模式經提供以驗證抹除功能是否在記憶體單元上正常地操作。更特定言之，在VT模式期間，第一電壓（例如-3 V）經提供至記憶體單元，接著第二電壓（例如0.1 V）經提供至記憶體單元，且接著第三電壓（例如5.5 V）經提供至記憶體單元。類似地，在程式化功能之後，VT模式經提供以驗證程式化功能是否在記憶體單元上正常地操作。
測試模式被使用於記憶體陣列之測試。舉例而言，HV或LV信號被供應至多個單元以給此些單元加壓。為了驗證記憶體陣列，判定經加壓單元中之任何者是否具有短接或斷開。在另一實施例中，測試模式經提供以判定適當抑制條件。舉例而言，抑制測試判定記憶體單元之最佳化群組以在程式化或抹除模式期間進行抑制。
以下表1描述針對不同操作模式的經提供至記憶體單元（例如記憶體單元110/322）之各種電壓信號。應瞭解表1中之值為在不同操作模式期間在記憶體單元之每一端子處的不同電壓位準之實施例。
表1：
舉例而言，在記憶體單元處之讀取模式期間，記憶體單元之MG經供應有3.5 V信號，SL端子經供應有0 V信號，SG經供應有1.2 V信號，且BL端子經供應有1.1 V信號。如表1中所示，用於讀取模式之MG供應電壓小於用於程式化模式之MG供應電壓。另外，用於抹除模式之MG供應電壓小於用於程式化模式（及讀取模式）之MG供應電壓。
以下表2描述針對不同操作模式的經提供至記憶體單元（例如記憶體單元110/322）之各種電壓信號範圍。應瞭解表2中之電壓值範圍為在不同操作模式期間在記憶體單元之每一端子處的不同電壓範圍位準之實施例。
表2：
如表2中所示，用於讀取模式之MG供應電壓之範圍小於用於程式化模式之MG供應電壓。另外，用於抹除模式之MG供應電壓之範圍小於用於程式化模式（及讀取模式）之MG供應電壓。參看表1及表2，應瞭解不同電壓位準可為不同範圍。此等範圍可為重疊或非重疊範圍。
如表1及表2中所示，在每一模式中，群組中之所選擇MG線經供應有所需電壓（例如表1：在讀取模式中為3.5 V、在程式化模式中為10 V，及在抹除模式中為-8 V）。相同實體區段中及其他非作用中區段中之未經選擇MG線需要維持某一電壓位準，以避免干擾並亦準備讀取操作。
干擾之避免係基於獨特MG/SL組合。如上文所描述，在群組中，存在與單一MG驅動器共用的四個單獨SL線及四個MG線，其產生不同MG/SL組合。結果，當MG線經設定至高電壓（HV）位準且SL線經設定至HV位準時，單一MG/SL組合（例如64個組合中之一個）係在作用中。對於其他MG/SL組合（例如64個組合中之63個），若MG線為HV，則SL將為低電壓（LV）（例如接地=0 V），且若SL經設定至HV位準，則MG線將設定至LV （或足夠低的電壓以充分防止干擾）。換言之，對於不在作用中狀態中的63個MG/SL組合，以下MG/SL的電壓位準將為：（1）MG=HV且SL=LV；（2）MG=LV且SL=HV；（3）MG=LV且SL=LV。
以下表3描述在各種模式期間作用中MG線及其他MG線之狀態。結果，記憶體單元之干擾得以避免且記憶體單元準備讀取操作。應瞭解表3為在不同操作模式期間在各種MG線處的不同電壓位準之實施例。
表3：
如表3中所示，在程式化及抹除操作期間，存在經提供至記憶體核心之三個不同及並行MG電壓信號。舉例而言，在程式化操作期間，存在經提供至作用中MG線（例如經啟動用於程式化操作之MG線）之10 V信號、經提供至與作用中MG線相同之SL群組中的非作用中MG線的4 V信號，及經提供至不同SL群組中（在作用中區段中）之非作用中MG線的3.5 V信號。3.5 V信號亦經提供至非作用中區段中之MG線。
至少參看表3及圖3，在一個實施例中，在程式化操作期間，記憶體單元322被耦接至作用中MG線且在MG處經提供10 V信號，記憶體單元324被耦接至非作用中MG線（及在與記憶體單元322相同之SL群組中）且在MG處經提供4 V信號，記憶體單元326被耦接至非作用中MG線（及在與作用中區段中之記憶體單元322不同的SL群組中）且在MG處經提供3.5 V信號。另外，在非作用中區段中之其他記憶體單元（例如區段340中之記憶體單元352及354）在其各別MG處經提供3.5 V信號。
再次參看表3，在另一實例中，在抹除操作期間，存在經提供至作用中MG線的-8 V信號，經提供至與作用中MG線相同之SL群組中的非作用中MG線的2 V信號，且3.5 V信號亦經提供至非作用中區段中之MG線。另外，在不同SL群組中（在作用中區段中）之非作用中MG線經提供2 V信號。
再次參看至少表3及圖3，在一個實施例中，在抹除操作期間，記憶體單元32被2耦接至作用中MG線且在MG處經提供-8 V信號，記憶體單元324被耦接至非作用中MG線（及在與作用中區段中之記憶體單元322不同的SL群組中）且在MG處經提供2 V信號，記憶體單元326被耦接至非作用中MG線（及在與記憶體單元322不同之SL群組中）在MG處經提供2 V信號。另外，在非作用中區段中之其他記憶體單元（例如區段340中之記憶體單元352及354）在其各別MG處經提供3.5 V。
圖4A至圖4C描繪在各種操作模式（例如讀取、程式化及抹除）期間的記憶體陣列400之實施例。圖4A至圖4C描繪記憶體陣列400之記憶體架構的實施例。然而，應瞭解可實施其他架構。如圖4A至圖4C中所示，記憶體單元共用在x方向上的相同MG及SG（及亦SL）中之至少一些，且共用在y方向上之BL。在一個實施例中，在y方向上共用BL及SL中之至少一些。詳言之，圖4A至圖4C描繪在至少關於表1至表3之各種操作模式期間的電壓位準（諸如MG電壓位準）之實施例。
圖4A描繪在讀取操作期間的記憶體陣列400之實施例。在一個實施例中，記憶體陣列之群組420包括共用MG線（例如MG0）之記憶體單元410和412，及被耦接至不同MG線（例如MG1）之記憶體單元414。圖4A描繪在讀取模式中之記憶體單元410。參看表2及圖4A，在讀取操作期間，記憶體單元410之MG具有2 V信號（經由MG0）。在記憶體單元410處，SL（SL1）具有0 V信號，SG線具有1.1 V信號，且BL具有1 V信號。
仍參看圖4A，作用中MG線（例如MG0）具有2 V信號，相同SL群組中之非作用中MG線（例如MG1）具有2 V信號。另外，在不同SL群組中及在作用中區段（圖中未示）中之非作用中MG線具有2 V信號，在非作用中區段（圖中未示）中之MG線亦具有2 V信號。藉由MG驅動器電路460提供至記憶體陣列400中之MG線的電壓信號。分別藉由SL驅動器及SG驅動器提供記憶體陣列400中之SL信號及SG線信號。
如圖4A中所示，記憶體單元414具有0 V之不同SG線電壓（例如閉合SG線）。因而，記憶體單元414不在讀取模式中。另外，記憶體單元412亦共用與記憶體單元410相同的SG線（例如SG2）及SL（例如SL1）。然而，記憶體單元412具有不同於記憶體單元410之BL電壓信號的浮動BL信號。因而，記憶體單元412不在讀取模式中。應注意在讀取操作及VT模式期間，用於非作用中單元之位元線可為浮動（如圖4A中所示，GND）、或可甚至一方面被驅動至某一電壓位準但另一方面自感測放大器斷開（藉由位元線選擇電晶體（圖中未示））。在作用中BL與非作用中BL之間的一般差異係其是否被連接至感測放大器。
圖4B描繪在程式化操作期間的記憶體陣列400之實施例。在一個實施例中，記憶體陣列之群組420至少包括共用MG線（例如MG0）之記憶體單元410、411和413，及被耦接至不同MG線（例如MG1）之記憶體單元414及415。圖4B描繪在程式化模式中之記憶體單元414。
至少參看表2，在程式化操作期間，記憶體單元414之MG端子具有10 V信號（經由MG1）。在記憶體單元414處，SL （SL0）具有5 V信號，SG線具有1.1 V信號，且BL具有0.5 V信號。
在記憶體單元414之程式化期間，記憶體單元410、411、413及415為干擾單元。在各種實施例中，可存在更多或更少干擾單元。干擾單元為有可能基於經提供至作用中記憶體單元之信號而無意地被設定為作用中記憶體單元之模式的記憶體單元（接近於作用中單元）。在記憶體單元414之程式化期間，記憶體單元410及411經提供有4 V抑制信號及SL電壓=0 V（SL1）。以上條件抑制記憶體單元410及411進入程式化模式中。
另外，在記憶體單元414之程式化期間，干擾記憶體單元413及415（共用同一BL）具有與記憶體單元414不同的BL信號。因此，記憶體單元413及414不經歷程式化模式。
圖4C描繪在抹除操作期間的記憶體陣列400之實施例。在一個實施例中，記憶體陣列400之群組420至少包括共用MG線（例如MG1）之記憶體單元414、415和及416，及被耦接至不同MG線（例如MG0）之記憶體單元412。圖4C描繪在抹除模式中之記憶體單元414至416。
至少參看表2，在抹除操作期間，記憶體單元414至416之MG各具有-8 V信號（經由MG1）。在記憶體單元414至416處，SL（SL0）具有6 V信號，SG線具有0 V信號，且BL具有浮動（F）信號。
在記憶體單元414至416之抹除操作期間，在非作用中MG線（例如MG0）中的記憶體單元412（經干擾單元）經提供有2 V抑制信號及SL=0 V （SL1）。以上條件抑制記憶體單元412進入抹除模式中。
參看圖4A至圖4C，在各種實施例中，SL在x方向上共用及亦在y方向上部分共用。舉例而言，SL0經描繪為在許多不同MG線上之SL線。在一些實施例中，存在兩個（或甚至四個）短接MG線（例如MG0）。每一者將具有其自身的單獨SL線（例如，SL0、1、2、3...）。
如自表1至表3及相關聯圖可見，存在被供應至不同MG線的不同及並行電壓。在一個實施例中，在程式化操作期間，作用中MG線經供應有第一電壓（例如10 V），非作用中MG線（在相同SL群組中）經抑制至經調節第二電壓（例如4 V）。其他未選擇之MG線係處於第三電壓（例如3.5 V之讀取模式）。
在另一實施例中，在抹除操作期間，作用中MG線經設定為第一電壓（例如-8 V）。在相同群組中之非作用中MG線係處於第二電壓（例如2 V）。其他未選擇之MG線經設定為第三電壓（例如3.5 V之讀取模式）。
在實施例中，在VT操作期間，作用中MG線經驅動至-3 V：5.5 V之一範圍內的電壓，且未選擇之MG線係處於3.5 V之讀取模式。
圖5描繪支援將不同及並行電壓驅動至各別MG線的閘極控制電路500（或MG驅動器電路）之實施例。應瞭解MG驅動器電路（例如103、230、360及460）包括一或多個電路500。如下文將進一步詳細描述，電路500產生與不同操作模式相關聯之不同MG信號。
電路500包括六個電晶體510、520、530、540、550及560。每一電晶體包括一閘極及兩個端子。舉例而言，電晶體510包括閘極511、第一端子512及第二端子513。電晶體520包括閘極521、第一端子522及第二端子523。電晶體530包括閘極531、第一端子532及第二端子533。電晶體540包括閘極541、第一端子542及第二端子543。電晶體550包括閘極551、第一端子552及第二端子553。電晶體560包括閘極561、第一端子562及第二端子563。
電路500包括兩個供應信號501 （Vmg_pgm_rd_hv）及502 （Vmg_grp_hv）。通常，供應信號501（正或高電壓）來自PMOS路徑，其中PMOS電晶體用以為供應提供路徑。然而，NMOS電晶體亦可用於相同目的。供應信號501為MG線之每一區段的「頂部」供應且為經解碼正供應（例如八個經解碼信號）。在各種實施例中，供應信號501供應（1）讀取電壓至MG線中之每一者，（2）在程式化模式期間之程式化電壓至作用中MG線，（3）在抹除模式期間之抑制電壓至非作用中MG線，及（4）在驗證模式期間之讀取電壓至參考MG線。
在各種實施例中，供應信號501為每一實體區段所專用。舉例而言，若存在八個實體區段，則將存在經引導的八個不同Vmg_pgm_rd_hv信號，每一區段一個。然而，應瞭解各種方法可經實施以連接若干Vmg_pgm_rd_hv信號至若干區段。
供應信號502為MG線之每一區段的「底部」供應且為可為正值及負值兩者的經解碼供應（例如四個經解碼信號）。在各種實施例中，供應信號502供應（1）在讀取模式期間之讀取電壓至未經選擇之群組，（2）在驗證模式期間之驗證電壓，及（3）在抹除模式期間之負電壓至所選擇MG線。供應信號502為服務記憶體陣列中之實體區段中之每一者的全域匯流排（通常為四線匯流排）。在各種實施例中，Pwell供應信號503供應（Vmg_well_hv）（1）在讀取模式及程式化模式期間之接地，及（2）在抹除模式期間之負電壓。
電路500包括三個高電壓控制信號504 （sec_en）、505 （grp_enb_hv）及506 （mg_enb_hv）。控制信號504啟用作用中實體區段（例如256個MG線）。控制信號505（4位元匯流排）自作用中實體區段中之MG線選擇MG線之群組（例如64個MG線）。控制信號506（16位元匯流排）選擇所選擇群組中之MG線中之一者。
在一個實施例中，電路500之電晶體510經耦接以接收在第一端子512處之供應信號501及在閘極511處之控制信號504。電晶體520經耦接以接收在閘極521處之控制信號506。電晶體530經耦接以接收在閘極531處之控制信號505及在端子532處之供應信號501。電晶體540經耦接以接收在端子543處之供應信號502。電晶體550經耦接以接收在閘極551處之控制信號505。電晶體560經耦接以接收在閘極561處之控制信號506。輸出節點507被耦接至電晶體530之端子533及電晶體560之端子562。輸出節點507亦被耦接至記憶體單元之MG。
控制信號及供應信號可由若干群組及區段共用。因此，藉由適當解碼可對單一（或多個）MG線進行存取。圖6描繪MG驅動器電路600之實施例。MG驅動器電路600說明用於實體區段之控制信號及供應信號的連接性。
類似於電路500，電路600包括：（1）兩個供應信號601 （Vmg_pgm_rd_hv）及602 （Vmg_gp_hv），及Pwell供應信號603；（2）三個高電壓控制信號604 （sec_en）、605 （grp_enb_hv）及606 （mg_enb_hv）；及（3）輸出節點607。
電路600包括分別對應於區段中之群組之控制的電路610、620、630及640。舉例而言，在一個實施例中，記憶體單元之區段包括記憶體單元之四個群組。多個MG線（例如，64個MG線）可在記憶體單元之群組中共用。因此，電路610控制第一群組中之多個MG線（例如，16個MG驅動器驅動64個MG線），電路620控制第二群組中之多個MG線（例如，16個MG驅動器驅動64個MG線），電路630控制第三群組中之多個MG線（例如，16個MG驅動器驅動64個MG線），且電路630控制第四群組中之多個MG線（例如，16個MG驅動器驅動64個MG線）。因此，電路600能夠控制區段中之多個MG線（例如，64個MG驅動器驅動256個MG線）。
在一個實施例中，電路610、620、630及640各自包括一或多個閘極控制電路500（或MG驅動器）。舉例而言，電路610包括分別被耦接至第一群組中之64個MG線（例如一個閘極控制電路500被耦接至四個MG線）的十六個單獨及不同的閘極控制電路500。電路610中之每一閘極控制電路500（或MG驅動器）接著能夠控制區段中之記憶體單元的群組中之其各別MG線。舉例而言，為控制各別MG線，控制信號604啟用各別MG線之作用中實體區段，控制信號605選擇各別MG線之MG線的群組，且控制信號606選擇所選擇群組中之各別MG線。
類似地，電路620、630及640各自包括分別被耦接至其各別群組中之多個MG線的多個單獨及不同的閘極控制電路500。因此，電路600能夠並行地驅動對應於三個單獨操作模式（例如抹除、抑制及讀取）之三個單獨電壓至三個單獨MG線。
圖7A至圖7I描繪在各種操作模式期間的閘極控制電路700（或MG驅動器電路）之實施例。在一個實施例中，閘極控制電路700與至少閘極控制電路500相同。在一個實施例中，輸出節點707被耦接至記憶體陣列中之MG線。圖7A描繪在讀取模式期間之電路閘極控制700。在讀取模式中，實體區段中之所有群組及MG線係藉由信號701（例如Vmg_pgm_rd）供應。被耦接至MG線（其被耦接至輸出節點707）的記憶體單元在其各別MG端子處接收信號701。
圖7B至圖7E描繪提供與程式化模式相關聯之各種輸出信號的閘極控制電路700之實施例。圖7B描繪驅動用於程式化模式之信號的閘極控制電路700。在程式化模式中，所選擇MG線經驅動至程式化模式位準。應注意，共用同一SL之其他MG線被抑制，而記憶體陣列之其餘部分經驅動至讀取模式。
圖7C描繪在抑制模式期間之閘極控制電路700。舉例而言，輸出節點707被耦接至共用與作用中MG線相同之SL的MG線（在程式化模式中）。因此，被耦接至節點707之MG線（在圖7C中）經驅動至抑制電壓。
圖7D描繪驅動作用中區段中之未經選擇MG線（在程式化模式期間）至讀取位準的閘極控制電路700。因此，被耦接至節點707之MG線（在圖7D中）經驅動至讀取電壓。圖7E描繪驅動非作用中區段中之未經選擇MG線（在程式化模式期間）至讀取位準的閘極控制電路700。因此，被耦接至節點707之MG線（在圖7E中）經驅動至讀取電壓。
圖7F至圖7I描繪提供與抹除模式相關聯之各種輸出信號的閘極控制電路700之實施例。圖7F描繪驅動用於抹除模式之信號的閘極控制電路700。在抹除模式中，所選擇MG線經驅動至負電壓。在抹除模式期間，MG線之其餘部分係在讀取模式中或在接地處（未經選擇群組中之作用中MG）。
圖7G描繪驅動讀取信號至未經選擇群組中之未經選擇MG線的閘極控制電路700。因此，被耦接至節點707之MG線（在圖7G中）經驅動至讀取電壓。圖7H描繪驅動讀取信號至未經選擇群組中之所選擇MG線的閘極控制電路700。因此，被耦接至節點707之MG線（在圖7H中）經驅動至讀取電壓。圖7I描繪驅動讀取信號至未經選擇區段之閘極控制電路700。因此，被耦接至節點707之MG線（在圖7I中）經驅動至讀取電壓。
表4概述在各種操作模式期間的MG供應信號及控制的實施例。
表4：
圖8描繪閘極控制800（或MG驅動器電路）之實施例。除閘極控制電路800包括額外電晶體870（例如PMOS電晶體）以外，閘極控制電路800類似於閘極控制電路500。電晶體870提供浮動功能至MG驅動器電路以防止供應連接至短接MG線。當實體區段有缺陷且需要以另一區段替換時亦使用浮動功能性。在此情況下，有缺陷區段之MG線歸因於實體區段之缺陷而未經驅動，以避免MG線上之爭用電流。
電晶體870包括閘極871以及端子872及873。電晶體870被耦接至電晶體510之端子512。電晶體870經耦接以接收在端子872處之供應信號501及在閘極871處之控制信號808。
圖9描繪快閃記憶體900之實施例。記憶體900包括核心910。核心910包括快閃記憶體陣列918。記憶體陣列918包括複數個記憶體單元110。在一個實施例中，記憶體陣列918包括記憶體單元之眾多區段（至少參見圖2至圖4C）。核心910包括MG驅動器912以驅動陣列918中之各種MG線。在各種實施例中，MG驅動器912至少對應於電路103、230、360或460，如本文所描述。在各種實施例中，MG驅動器912包括閘極控制電路500、600、700或800，如本文所描述。SG驅動器914驅動信號至SG線，如本文所描述。SL驅動器916驅動信號至SL線，如本文所描述。應瞭解，MG驅動器912、SG驅動器914及SL驅動器916中之一或多者可駐留在核心910外部。
控制器920經由匯流排922以通信方式被耦接至核心910。控制器920提供一或多個記憶體單元之位址921至解碼器930。回應於接收到位址921，解碼器930提供控制信號931（例如控制信號504、505及506）至核心910。另外，控制器920提供類比信號至電力供應電路940。回應於接收到類比信號923，電力供應電路940提供供應信號924（例如供應信號501、502及503）至核心910。
圖10描繪記憶體陣列1000之實施例。記憶體陣列1000包括若干區段1010。在一個實施例中，區段大小為8×2 KB。區段1010共用MG線1020、SG線及SL 1040。記憶體陣列1000描繪記憶體架構之實施例。然而，記憶體陣列1000可包括不同類型之記憶體架構。
鑒於本文提供之描述，記憶體架構支援不同操作模式。此係`在同一記憶體核心中部分基於藉由驅動同一實體區段中之不同MG線至不同電壓、驅動若干實體區段中之不同MG線至不同電壓，及在寫入操作期間支援讀取模式而實現。
記憶體架構經提供有來自MG驅動器電路之極小額外負擔。在一個實施例中，MG驅動器電路之額外負擔為記憶體陣列之實體區域的1.8%。此在不過度地增加記憶體陣列之大小的情況下能夠在記憶體陣列中驅動來自MG驅動器電路的不同並行電壓。
本文中所描述的各種實施例係關於快閃記憶體。然而，應瞭解諸如如本文所描述之記憶體陣列、記憶體單元、MG驅動器電路的特徵及功能性亦可實施於其他NVM中。
某些實施例可經實施為可包括儲存於機器可讀取媒體上之指令的電腦程式產品。此等指令可用於程式化通用或專用處理器以執行所描述操作。機器可讀取媒體包括用於儲存或傳輸呈機器（例如電腦）可讀取之形式（例如軟體、處理應用程序）的資訊的任一機構。機器可讀取媒體可包括（但不限於）快閃記憶體；或適合於儲存電子指令的另一類型之媒體。
另外，一些實施例可在其中機器可讀取媒體被儲存於多於一個電腦系統上及/或由多於一個電腦系統執行的分佈式計算環境中實踐。另外，在電腦系統之間轉移的資訊可跨越連接電腦系統之通信媒體而予以拉動或推送。
儘管本文中之方法的操作係以特定次序來展示及描述，但每一方法之操作的次序可經改變以使得某些操作可以反向次序執行或以使得特定操作可至少部分與其他操作並行執行。在另一實施例中，指令或不同操作之子操作可以間斷及或交替之方式。如本文中所使用之術語「第一」、「第二」、「第三」、「第四」等意謂區分不同元件之標記且可不必具有根據其數值番號的序數含義。如本文所用，術語「耦接」可意謂直接地或經由一或多個中介組件間接地連接。本文所描述之經由各種匯流排所提供之信號中之任一者可與其他信號分時多工，且經由一或多個共同晶粒上匯流排所提供。另外，可將在電路組件或區塊之間之互連及介面展示為匯流排或單一信號線。匯流排中之每一者可替代地為一或多個單一信號線且單一信號線中之每一者可替代地為匯流排。
上述描述闡述眾多特定細節，諸如特定系統、組件、方法等之實例，以便提供對本發明之若干實施例的理解。然而，熟習此項技術者可顯而易見，可在沒有此等特定細節之情況下實踐本發明之至少一些實施例。在其他情況下，並不詳細描述或以簡單方塊圖格式呈現熟知的組件或方法以避免不必要地混淆本發明。因此，闡述之特定細節僅係例示性的。特定實施可不同於此等例示性細節且仍涵蓋在本發明之範疇內。
100‧‧‧快閃記憶體陣列
102‧‧‧記憶體閘極（MG）線
103‧‧‧MG驅動器電路
104‧‧‧選擇閘極（SG）線
106‧‧‧源極線（SL）
108‧‧‧位元線（BL）
110‧‧‧記憶體單元
112‧‧‧記憶體閘極（MG）
114‧‧‧選擇閘極（SG）
116‧‧‧源極線（SL）端子
118‧‧‧位元線（BL）端子
200‧‧‧實體區段
210、220、230、240‧‧‧群組
230‧‧‧MG驅動器電路
300‧‧‧快閃記憶體陣列
310、320‧‧‧區段
322、324、326、332、334、352、354‧‧‧記憶體單元
330、340‧‧‧區段
350‧‧‧群組
360‧‧‧MG驅動器電路
400‧‧‧記憶體陣列
410、411、412、413、414、415‧‧‧記憶體單元
420‧‧‧記憶體陣列之群組
460‧‧‧MG驅動器電路
500‧‧‧閘極控制電路
501、502、504、505、506‧‧‧供應信號
503‧‧‧Pwell供應信號
507‧‧‧輸出節點
510、520、530、540、550、560‧‧‧電晶體
511、521、531、541、551、561‧‧‧閘極
512、522、532、542、552、562‧‧‧第一端子
513、523、533、543、553、563‧‧‧第二端子
600‧‧‧MG驅動器電路
601、602‧‧‧供應信號
603‧‧‧Pwell供應信號
604、605、606‧‧‧控制信號
607‧‧‧輸出節點
610、620、630、640‧‧‧電路
700‧‧‧閘極控制電路
701‧‧‧信號
707‧‧‧輸出節點
800‧‧‧閘極控制電路
808‧‧‧控制信號
870‧‧‧額外電晶體
871‧‧‧閘極
872、873‧‧‧端子
900‧‧‧快閃記憶體
910‧‧‧核心
912‧‧‧MG驅動器
914‧‧‧SG驅動器
916‧‧‧SL驅動器
918‧‧‧陣列
920‧‧‧控制器
921‧‧‧位址
922‧‧‧匯流排
923‧‧‧類比信號
924‧‧‧供應信號
931‧‧‧控制信號
1000‧‧‧記憶體陣列
1010‧‧‧區段
1020‧‧‧MG線
1040‧‧‧SL
在附圖之圖中借助於實例而非限制來說明本發明。 圖1說明根據實施例之經耦接至記憶體閘極驅動器電路的核心記憶體單元。 圖2說明根據實施例之經耦接至記憶體閘極驅動器電路之核心記憶體單元的區段。 圖3說明根據實施例之經耦接至記憶體閘極驅動器電路之核心記憶體單元的複數個區段。 圖4A說明根據一個實施例之在讀取操作期間經耦接至記憶體閘極驅動器電路之核心記憶體單元的陣列。 圖4B說明根據另一個實施例之在程式化操作期間經耦接至記憶體閘極驅動器電路之核心記憶體單元的陣列。 圖4C說明根據另一個實施例之在抹除操作期間經耦接至記憶體閘極驅動器電路之核心記憶體單元的陣列。 圖5說明根據一個實施例之記憶體閘極驅動器。 圖6說明根據一個實施例之用於記憶體單元之實體區段的控制及電壓供應信號。 圖7A說明根據實施例之提供記憶體閘極信號的記憶體閘極驅動器。 圖7B說明根據另一個實施例之提供記憶體閘極信號的記憶體閘極驅動器。 圖7C說明根據一個實施例之提供記憶體閘極信號的記憶體閘極驅動器。 圖7D說明根據一個實施例之提供記憶體閘極信號的記憶體閘極驅動器。 圖7E說明根據實施例之提供記憶體閘極信號的記憶體閘極驅動器。 圖7F說明根據另一個實施例之提供記憶體閘極信號的記憶體閘極驅動器。 圖7G說明根據另一個實施例之提供記憶體閘極信號的記憶體閘極驅動器。 圖7H說明根據另一個實施例之提供記憶體閘極信號的記憶體閘極驅動器。 圖7I說明根據實施例之提供記憶體閘極信號的記憶體閘極驅動器。 圖8說明根據實施例之提供記憶體閘極信號的記憶體閘極驅動器。 圖9說明根據實施例之具有MG驅動器、SG驅動器、SL驅動器及記憶體陣列的核心。 圖10說明根據實施例之具有MG驅動器電路及eCT快閃記憶體陣列之積體電路。

Claims (20)

  1. 一種記憶體陣列，其包含： 一第一記憶體單元，其包含經耦接以接收一第一信號的一第一記憶體閘極； 一第二記憶體單元，其包含經耦接以接收一第二信號的一第二記憶體閘極，其中該第二信號之一量值不同於該第一信號之一量值；及 一第三記憶體單元，其包含經耦接以接收一第三信號之一第三記憶體閘極，其中該第三信號之一量值不同於該第一信號之該量值及該第二信號之該量值，且其中該第一信號、該第二信號及該第三信號經並行地接收。
  2. 如請求項1所述之記憶體陣列，其中該第一信號為致使該第一記憶體單元進行程式化或抹除的一電壓信號。
  3. 如請求項1所述之記憶體陣列，其中該第二信號為致使該第二記憶體單元進行抑制程式化或抑制抹除之一電壓信號。
  4. 如請求項1所述之記憶體陣列，其中： 該第一記憶體單元包含一第一源極線端子；且 該第二記憶體單元包含經耦接至該第一記憶體單元之該第一源極線端子的一第二源極線端子。
  5. 如請求項4所述之記憶體陣列，其中該第三記憶體單元包含一第三源極線端子，其中該第三記憶體單元之該第三源極線端子並不耦接至該第一記憶體單元之該第一源極線端子及該第二記憶體單元之該第二源極線端子。
  6. 如請求項1所述之記憶體陣列，其中該第一信號之該量值大於該第二信號之該量值，且該第二信號之該量值大於該第三信號之該量值。
  7. 一種電路，其包含： 一閘極控制電路，其經耦接至一第一分離閘極記憶體單元之一第一閘極、一第二分離閘極記憶體單元之一第二閘極及一第三分離閘極記憶體單元之第三閘極，其中該閘極控制電路將： 發送具有一第一電壓之一第一信號至該第一分離閘極記憶體單元之該第一閘極； 發送具有一第二電壓之一第二信號至該第二分離閘極記憶體單元之該第二閘極，其中該第二電壓之一量值不同於該第一電壓之一量值；及 發送具有一第三電壓之一第三信號至該第三分離閘極記憶體單元之該第三閘極，其中該第三電壓之一量值不同於該第一信號之該量值及該第二電壓之該量值，且其中該第一信號、該第二信號及該第三信號經並行地接收。
  8. 如請求項7所述之電路，其中具有該第一電壓之該第一信號致使該第一分離閘極記憶體單元進行程式化或抹除。
  9. 如請求項7所述之電路，其中具有該第二電壓之該第二信號致使該第二分離閘極記憶體單元進行抑制程式化或抑制抹除。
  10. 如請求項7所述之電路，其中： 該第一分離閘極記憶體單元包含一第一源極線端子；且 該第二分離閘極記憶體單元包含經耦接至該第一記憶體單元之該第一源極線端子的一第二源極線端子。
  11. 如請求項7所述之電路，其中該閘極控制電路包含： 一第一電晶體，其經耦接以接收： 在一第一端子處之一第一供應信號；及 在一第一閘極處之一第一控制信號； 一第二電晶體，其經耦接以接收在一第一閘極處之一第三控制信號； 一第三電晶體，其經耦接以接收： 在一第一閘極處之一第二控制信號；及 在一第一端子處之該第一供應信號； 一第四電晶體，其經耦接以接收： 在一第二端子處之一第二供應信號；及 在一第一閘極處之該第二控制信號； 一第五電晶體，其經耦接以接收在一第一閘極處之該第二控制信號； 一第六電晶體，其經耦接以接收在一第一閘極處之一第三控制信號；及 一輸出節點，其被耦接至： 該第一分離閘極記憶體單元之該第一閘極； 該第三電晶體之一第二端子；及 該第六電晶體之一第一端子。
  12. 如請求項11所述之電路，其進一步包含： 一第七電晶體，其經耦接以接收： 在一第一端子處之該第一供應信號；及 在一第一閘極處之一第四控制信號，其中該第一電晶體之該第一端子被耦接至該第七電晶體之一第二端子。
  13. 一種電路，其包含： 一第一記憶體單元，其包含一第一記憶體閘極； 一第二記憶體單元，其包含一第二記憶體閘極； 一第三記憶體單元，其包含一第三記憶體閘極； 一第一驅動器，其經組態以提供一第一信號至該第一記憶體單元之該第一記憶體閘極，其中 一第二驅動器，其經組態以提供一第二信號至該第二記憶體單元之該第二記憶體閘極，其中該第二信號之一量值不同於該第一信號之一量值；且 一第三驅動器，其經組態以提供一第三信號至該第三記憶體單元之該第三記憶體閘極，其中該第三信號之一量值不同於該第一信號之該量值及該第二信號之該量值，且其中該第一信號、該第二信號及該第三信號經並行地接收。
  14. 如請求項13所述之電路，其中該第一信號致使該第一記憶體單元進行程式化。
  15. 如請求項13所述之電路，其中該第一信號致使該第一記憶體單元進行抹除。
  16. 如請求項13所述之電路，其中該第二信號致使該第二記憶體單元進行抑制程式化或抑制抹除。
  17. 如請求項13所述之電路，其中： 該第一記憶體單元包含一第一源極線端子；且 該第二記憶體單元包含經耦接至該第一記憶體單元之該第一源極線端子的一第二源極線端子。
  18. 如請求項13所述之電路，其中該第一信號之該量值大於該第二信號之該量值，且該第二信號之該量值大於該第三信號之該量值。
  19. 如請求項13所述之電路，其中該第一驅動器包含： 一第一電晶體，其經耦接以接收： 在一第一端子處之一第一供應信號；及 在一第一閘極處之一第一控制信號； 一第二電晶體，其經耦接以接收在一第一閘極處之一第三控制信號； 一第三電晶體，其經耦接以接收： 在一第一閘極處之一第二控制信號；及 在一第一端子處之該第一供應信號； 一第四電晶體，其經耦接以接收： 在一第二端子處之一第二供應信號；及 在一第一閘極處之該第二控制信號； 一第五電晶體，其經耦接以接收在一第一閘極處之該第二控制信號； 一第六電晶體，其經耦接以接收在一第一閘極處之一第三控制信號；及 一輸出節點，其被耦接至： 該第一閘極； 該第三電晶體之一第二閘極；及 該第六電晶體之一第一端子。
  20. 如請求項13所述之電路，其中該第一驅動器包含： 一第一電晶體，其經耦接以接收： 在一第一端子處之一第一供應信號；及 在一第一閘極處之一第一控制信號； 一第二電晶體，其經耦接以接收在一第一閘極處之一第三控制信號； 一第三電晶體，其經耦接以接收： 在一第一閘極處之一第二控制信號；及 在一第一端子處之該第一供應信號； 一第四電晶體，其經耦接以接收： 在一第二端子處之一第二供應信號；及 在一第一閘極處之該第二控制信號； 一第五電晶體，其經耦接以接收在一第一閘極處之該第二控制信號； 一第六電晶體，其經耦接以接收在一第一閘極處之一第三控制信號； 一第七電晶體，其經耦接以接收： 在一第一端子處之該第一供應信號；及 在一第一閘極處之一第四控制信號，其中該第一電晶體之該第一端子被耦接至該第七電晶體之一第二端子；及 一輸出節點，其被耦接至： 該第一閘極； 該第三電晶體之一第二閘極；及 該第六電晶體之一第一端子。
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