KR101908873B1 - Eeprom 기능을 갖춘 플래시 메모리 시스템 - Google Patents

Eeprom 기능을 갖춘 플래시 메모리 시스템 Download PDF

Info

Publication number
KR101908873B1
KR101908873B1 KR1020177006294A KR20177006294A KR101908873B1 KR 101908873 B1 KR101908873 B1 KR 101908873B1 KR 1020177006294 A KR1020177006294 A KR 1020177006294A KR 20177006294 A KR20177006294 A KR 20177006294A KR 101908873 B1 KR101908873 B1 KR 101908873B1
Authority
KR
South Korea
Prior art keywords
line
byte
memory cells
source line
word line
Prior art date
Application number
KR1020177006294A
Other languages
English (en)
Other versions
KR20170041817A (ko
Inventor
히예우 반 트란
헝 큐옥 구엔
난 두
비핀 티와리
Original Assignee
실리콘 스토리지 테크놀로지 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 실리콘 스토리지 테크놀로지 인크 filed Critical 실리콘 스토리지 테크놀로지 인크
Publication of KR20170041817A publication Critical patent/KR20170041817A/ko
Application granted granted Critical
Publication of KR101908873B1 publication Critical patent/KR101908873B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H01L27/11524—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 EEPROM 기능을 갖춘 플래시 메모리 디바이스에 관한 것이다. 플래시 메모리 디바이스는 바이트-소거가능(byte-erasable)하고 비트-프로그래밍가능(bit-programmable)하다.

Description

EEPROM 기능을 갖춘 플래시 메모리 시스템{FLASH MEMORY SYSTEM WITH EEPROM FUNCTIONALITY}
본 발명은 EEPROM(electrically erasable programmable read only memory) 기능을 갖춘 플래시 메모리 디바이스에 관한 것이다. 플래시 메모리 디바이스는 바이트-소거가능(byte-erasable)하고 비트-프로그래밍가능(bit-programmable)하다.
비휘발성 메모리 셀들은 본 기술 분야에 잘 알려져 있다. 제1 타입의 종래 기술의 비휘발성 메모리 셀(110)이 도 1에 도시되어 있다. 메모리 셀(110)은 P 타입과 같은 제1 전도성 타입의 반도체 기판(112)을 포함한다. 기판(112)은 N 타입과 같은 제2 전도성 타입의 제1 영역(114)(소스 라인(SL)으로도 알려져 있음)이 형성되어 있는 표면을 갖는다. 또한 N 타입의 제2 영역(116)(드레인 라인으로도 알려져 있음)이 기판(112)의 표면 상에 형성된다. 제1 영역(114)과 제2 영역(116) 사이에는 채널 영역(118)이 있다. 비트 라인(BL)(120)이 제2 영역(116)에 접속된다. 워드 라인(WL)(122)이 채널 영역(118)의 제1 부분 위에 위치되고 그로부터 절연된다. 워드 라인(122)은 제2 영역(116)과 거의 또는 전혀 중첩되지 않는다. 플로팅 게이트(FG)(124)가 채널 영역(118)의 다른 부분 위에 있다. 플로팅 게이트(124)는 그로부터 절연되고, 워드 라인(122)에 인접한다. 플로팅 게이트(124)는 또한 제1 영역(114)에 인접한다. 플로팅 게이트(124)는 제1 영역(114)과 상당히 중첩되어 영역(114)으로부터 플로팅 게이트(124) 내로의 강한 커플링을 제공할 수 있다.
종래 기술의 비휘발성 메모리 셀(110)의 소거 및 프로그래밍에 대한 한 가지 예시적인 동작은 다음과 같다. 셀(110)은 워드 라인(122) 상에 고전압을 그리고 비트 라인 및 소스 라인에 0 볼트를 인가함으로써 파울러-노드하임(Fowler-Nordheim) 터널링 메커니즘을 통해 소거된다. 전자들은 플로팅 게이트(124)로부터 워드 라인(122) 내로 터널링하여 플로팅 게이트(124)가 포지티브로 대전되게 하여, 셀(110)을 판독 조건에서 턴온시킨다. 생성된 셀 소거 상태는 '1' 상태로 알려져 있다. 셀(110)은, 소스 라인(114) 상에 고전압을, 워드 라인(122) 상에 저전압을, 그리고 비트 라인(120) 상에 프로그래밍 전류를 인가함으로써, 소스측 열전자 프로그래밍 메커니즘을 통해 프로그래밍된다. 워드 라인(122)과 플로팅 게이트(124) 사이의 갭을 가로질러서 유동하는 전자들 중 일부는 플로팅 게이트(124) 내에 주입하기에 충분한 에너지를 획득하여 플로팅 게이트(124)가 네거티브로 대전되게 하여, 셀(110)을 판독 조건에서 턴오프시킨다. 생성된 셀 프로그래밍 상태는 '0' 상태로 알려져 있다.
메모리 셀(110)에서 판독, 프로그래밍, 소거, 및 대기 동작들을 위해 사용될 수 있는 예시적인 전압들이 하기의 표 1에 나타나 있다:
[표 1]
Figure 112017022461355-pct00001
제2 타입의 종래 기술의 비휘발성 메모리 셀(210)이 도 2에 도시되어 있다. 메모리 셀(210)은 P 타입과 같은 제1 전도성 타입의 반도체 기판(212)을 포함한다. 기판(212)은 N 타입과 같은 제2 전도성 타입의 제1 영역(214)(소스 라인(SL)으로도 알려져 있음)이 형성된 표면을 갖는다. 또한 N 타입의 제2 영역(216)(드레인 라인으로도 알려져 있음)이 기판(212)의 표면 상에 형성된다. 제1 영역(214)과 제2 영역(216) 사이에는 채널 영역(218)이 있다. 비트 라인(BL)(220)이 제2 영역(216)에 접속된다. 워드 라인(WL)(222)이 채널 영역(218)의 제1 부분 위에 위치되고 그로부터 절연된다. 워드 라인(222)은 제2 영역(216)과 거의 또는 전혀 중첩되지 않는다. 플로팅 게이트(FG)(224)가 채널 영역(218)의 다른 부분 위에 있다. 플로팅 게이트(224)는 그로부터 절연되고, 워드 라인(222)에 인접한다. 플로팅 게이트(224)는 또한 제1 영역(214)에 인접한다. 플로팅 게이트(224)는 제1 영역(214)과 중첩되어 영역(214)으로부터 플로팅 게이트(224) 내로의 커플링을 제공할 수 있다. 커플링 게이트(CG)(제어 게이트로도 알려져 있음)(226)가 플로팅 게이트(224) 위에 있고 그로부터 절연된다.
종래 기술의 비휘발성 메모리 셀(210)의 소거 및 프로그래밍에 대한 한 가지 예시적인 동작은 다음과 같다. 셀(210)은 다른 단자들이 0 볼트인 상태에서 워드 라인(222) 상에 고전압을 인가함으로써 파울러-노드하임 터널링 메커니즘을 통해 소거된다. 전자들은 플로팅 게이트(224)로부터 워드 라인(222) 내로 터널링하여 포지티브로 대전되게 하여, 셀(210)을 판독 조건에서 턴온시킨다. 생성된 셀 소거 상태는 '1' 상태로 알려져 있다. 셀(210)은, 커플링 게이트(226) 상에 고전압을, 소스 라인(214) 상에 고전압을, 그리고 비트 라인(220) 상에 프로그래밍 전류를 인가함으로써, 소스측 열전자 프로그래밍 메커니즘을 통해 프로그래밍된다. 워드 라인(222)과 플로팅 게이트(224) 사이의 갭을 가로질러서 유동하는 전자들 중 일부는 플로팅 게이트(224) 내에 주입하기에 충분한 에너지를 획득하여 플로팅 게이트(224)가 네거티브로 대전되게 하여, 셀(210)을 판독 조건에서 턴오프시킨다. 생성된 셀 프로그래밍 상태는 '0' 상태로 알려져 있다.
메모리 셀(210)에서 판독, 프로그래밍, 소거, 및 대기 동작들을 위해 사용될 수 있는 예시적인 전압들이 하기의 표 2에 나타나 있다:
[표 2]
Figure 112017022461355-pct00002
메모리 셀(210)에서 판독, 프로그래밍, 및 소거 동작들을 위해 사용될 수 있는 (판독 및 프로그래밍 동작들을 위해 네거티브 전압이 사용가능한 경우의) 예시적인 전압들의 다른 세트가 하기의 표 3에 나타나 있다:
[표 3]
Figure 112017022461355-pct00003
메모리 셀(210)에서 판독, 프로그래밍, 및 소거 동작들을 위해 사용될 수 있는 (판독, 프로그래밍, 및 소거 동작들을 위해 네거티브 전압이 사용가능한 경우의) 예시적인 전압들의 다른 세트가 하기의 표 4에 나타나 있다:
[표 4]
Figure 112017022461355-pct00004
제3 타입의 비휘발성 메모리 셀(310)이 도 3에 도시되어 있다. 메모리 셀(310)은 P 타입과 같은 제1 전도성 타입의 반도체 기판(312)을 포함한다. 기판(312)은 N 타입과 같은 제2 전도성 타입의 제1 영역(314)(소스 라인(SL)으로도 알려져 있음)이 형성된 표면을 갖는다. 또한 N 타입의 제2 영역(316)(드레인 라인으로도 알려져 있음)이 기판(312)의 표면 상에 형성된다. 제1 영역(314)과 제2 영역(316) 사이에는 채널 영역(318)이 있다. 비트 라인(BL)(320)이 제2 영역(316)에 접속된다. 워드 라인(WL)(322)이 채널 영역(318)의 제1 부분 위에 위치되고 그로부터 절연된다. 워드 라인(322)은 제2 영역(316)과 거의 또는 전혀 중첩되지 않는다. 플로팅 게이트(FG)(324)가 채널 영역(318)의 다른 부분 위에 있다. 플로팅 게이트(324)는 그로부터 절연되고, 워드 라인(322)에 인접한다. 플로팅 게이트(324)는 또한 제1 영역(314)에 인접한다. 플로팅 게이트(324)는 제1 영역(314)과 중첩되어 영역(314)으로부터 플로팅 게이트(324) 내로의 커플링을 제공할 수 있다. 커플링 게이트(CG)(제어 게이트로도 알려져 있음)(326)가 플로팅 게이트(324) 위에 있고 그로부터 절연된다. 소거 게이트(EG)(328)가 제1 영역(314) 위에 있고, 플로팅 게이트(324) 및 커플링 게이트(326)에 인접하며, 그들로부터 절연된다. 플로팅 게이트(324)의 상측 코너는 소거 효율을 향상시키기 위해 T자형 소거 게이트(328)의 내측 코너를 향해 가리킬 수 있다. 소거 게이트(328)는 또한 제1 영역(314)으로부터 절연된다. 셀(310)은 미국 특허 제7,868,375호에 더욱 구체적으로 설명되어 있으며, 그 개시 내용은 본 명세서에 전체적으로 참고로 포함된다.
종래 기술의 비휘발성 메모리 셀(310)의 소거 및 프로그래밍에 대한 한 가지 예시적인 동작은 다음과 같다. 셀(310)은 다른 단자들이 0 볼트인 상태에서 소거 게이트(328) 상에 고전압을 인가함으로써 파울러-노드하임 터널링 메커니즘을 통해 소거된다. 전자들은 플로팅 게이트(324)로부터 소거 게이트(328) 내로 터널링하여 플로팅 게이트(324)가 포지티브로 대전되게 하여, 셀(310)을 판독 조건에서 턴온시킨다. 생성된 셀 소거 상태는 '1' 상태로 알려져 있다. 셀(310)은, 커플링 게이트(326) 상에 고전압을, 소스 라인(314) 상에 고전압을, 소거 게이트(328) 상에 중간 전압을, 그리고 비트 라인(320) 상에 프로그래밍 전류를 인가함으로써, 소스측 열전자 프로그래밍 메커니즘을 통해 프로그래밍된다. 워드 라인(322)과 플로팅 게이트(324) 사이의 갭을 가로질러서 유동하는 전자들 중 일부는 플로팅 게이트(324) 내에 주입하기에 충분한 에너지를 획득하여 플로팅 게이트(324)가 네거티브로 대전되게 하여, 셀(310)을 판독 조건에서 턴오프시킨다. 생성된 셀 프로그래밍 상태는 '0' 상태로 알려져 있다.
메모리 셀(310)에서 판독, 프로그래밍, 및 소거 동작들을 위해 사용될 수 있는 예시적인 전압들이 하기의 표 5에 나타나 있다:
[표 5]
Figure 112017022461355-pct00005
프로그래밍 동작의 경우, EG 전압은 프로그래밍 동작을 향상시키기 위해 SL 전압, 예컨대 5 V보다 훨씬 더 높게, 예컨대 8 V로 인가될 수 있다. 이러한 경우, 비선택된 CG 프로그래밍 전압은 선택된 메모리 셀들의 동일한 EG 게이트를 공유하는 인접 메모리 셀들의 원치 않는 소거 효과를 감소시키기 위해 더 높은 전압(CG 금지 전압), 예컨대, 6 V로 인가된다.
메모리 셀(310)에서 판독, 프로그래밍, 및 소거 동작들을 위해 사용될 수 있는 (판독 및 프로그래밍 동작들을 위해 네거티브 전압이 사용가능한 경우의) 예시적인 전압들의 다른 세트가 하기의 표 6에 나타나 있다:
[표 6]
Figure 112017022461355-pct00006
메모리 셀(310)에서 판독, 프로그래밍, 및 소거 동작들을 위해 사용될 수 있는 (판독, 프로그래밍, 및 소거 동작들을 위해 네거티브 전압이 사용가능한 경우의) 예시적인 전압들의 다른 세트가 하기의 표 7에 나타나 있다:
[표 7]
Figure 112017022461355-pct00007
프로그래밍 동작의 경우, EG 전압은 프로그래밍 동작을 향상시키기 위해 SL 전압, 예컨대 5 V보다 훨씬 더 높게, 예컨대 8 내지 9 V로 인가된다. 이러한 경우, 비선택된 CG 프로그래밍 전압은 선택된 메모리 셀들의 동일한 EG 게이트를 공유하는 인접 메모리 셀들의 원치 않는 소거 효과들을 감소시키기 위해 더 높은 전압(CG 금지 전압), 예컨대, 5 V로 인가된다.
도 1 내지 도 3에 도시된 타입들의 메모리 셀들은 어레이를 형성하기 위해 전형적으로 로우(row)들 및 컬럼(cloumn)들로 배열된다. 소거 동작들은 한 번에 전체 로우들 또는 로우들의 쌍(pair)들에 대해 수행되는데, 이는 워드 라인들이 메모리 셀들의 전체 로우들을 제어하고 (도 3에 도시된 타입의) 소거 게이트들이, 존재 시, 메모리 셀들의 로우들의 쌍들에 의해 공유되기 때문이다. 따라서, 도 1 내지 도 3에 도시된 타입들의 메모리 셀들을 사용하는 종래 기술의 메모리 시스템들에서, 한 번에 1 바이트의 데이터 또는 1 바이트 쌍의 데이터만을 소거하는 것이 가능하지 않았다.
EEPROM 디바이스들은 또한 종래 기술에서 공지되어 있다. 도 1 내지 도 3의 플래시 메모리 셀들에서와 같이, EEPROM 디바이스들은 비휘발성 메모리 디바이스들이다. 그러나, EEPROM 디바이스에서, 셀들은 도 1 내지 도 3의 메모리 셀들을 활용하는 시스템에서와는 다르게 한 번에 1 바이트가 소거될 수 있다. EEPROM 셀 크기는 전형적으로 플래시 메모리 셀 크기보다 훨씬 더 크다.
EEPROM 디바이스들에서 가능한 것과 유사한, 바이트 단위로 소거될 수 있는 플래시 메모리 디바이스가 필요하다. 이점들은 플래시 메모리 기능(예컨대, 섹터 소거가능 특징부를 갖는 고밀도 메모리) 및 EEPROM 기능(바이트 소거가능 특징부를 갖는 저밀도 메모리)이 동일한 공정 상에 존재한다는 것을 포함한다.
하기에 기술되는 실시예들에서, 플래시 메모리 어레이들은 바이트 단위로 소거될 수 있다.
도 1은 본 발명의 방법이 적용될 수 있는 종래 기술의 비휘발성 메모리 셀의 단면도이다.
도 2는 본 발명의 방법이 적용될 수 있는 종래 기술의 비휘발성 메모리 셀의 단면도이다.
도 3은 본 발명의 방법이 적용될 수 있는 종래 기술의 비휘발성 메모리 셀의 단면도이다.
도 4는 도 1 내지 도 3에 도시된 타입의 비휘발성 메모리 셀들을 포함하는 메모리 디바이스의 레이아웃 다이어그램이다.
도 5는 플래시 메모리 회로의 일 실시예를 도시한다.
도 6은 플래시 메모리 회로의 일 실시예의 레이아웃 다이어그램이다.
도 7은 플래시 메모리 회로의 일 실시예를 도시한다.
도 8은 플래시 메모리 회로의 일 실시예를 도시한다.
도 9는 플래시 메모리 회로의 일 실시예를 도시한다.
도 10은 플래시 메모리 회로의 일 실시예를 도시한다.
도 11은 플래시 메모리 회로의 일 실시예를 도시한다.
도 12는 플래시 메모리 회로의 일 실시예를 도시한다.
도 13은 플래시 메모리 회로의 일 실시예를 도시한다.
도 14는 플래시 메모리 회로의 일 실시예를 도시한다.
도 15는 플래시 메모리 회로의 일 실시예를 도시한다.
도 16은 플래시 메모리 회로의 일 실시예를 도시한다.
도 17은 플래시 메모리 회로의 일 실시예의 레이아웃 다이어그램이다.
도 18은 플래시 메모리 회로의 일 실시예를 도시한다.
도 19는 플래시 메모리 회로의 일 실시예를 도시한다.
도 20은 플래시 메모리 회로의 일 실시예를 도시한다.
도 21은 플래시 메모리 회로의 일 실시예를 도시한다.
도 22는 플래시 메모리 회로의 일 실시예를 도시한다.
도 23은 플래시 메모리 회로의 일 실시예의 레이아웃 다이어그램이다.
도 24는 플래시 메모리 회로의 일 실시예를 도시한다.
도 25는 플래시 메모리 회로의 일 실시예를 도시한다.
도 4는 2차원 플래시 SFEE 메모리 시스템에 대한 아키텍처의 일 실시예를 도시한다. 다이(400)는, 데이터를 저장하기 위한 메모리 어레이(15) 및 메모리 어레이(20) - 메모리 어레이는 도 1에서와 같은 메모리 셀(1110), 도 2에서와 같은 메모리 셀(210), 또는 도 3에서와 같은 메모리 셀(310)을 선택적으로 활용함 -; 다이(400)의 다른 컴포넌트들과 전형적으로 와이어 본드들(도시되지 않음) - 와이어 본드들은, 이어서, SOC(system on chip) 상의 다른 매크로들에 상호접속시키기 위한 패키징된 칩 또는 매크로 인터페이스 핀들(도시되지 않음) 외부로부터의 집적 회로에 액세스하는 데 사용되는 핀들(도시되지 않음) 또는 패키지 범프들에 접속함 - 사이의 전기적 통신을 인에이블시키기 위한 패드(35) 및 패드(80); 시스템에 포지티브 및 네거티브 전압 서플라이들을 제공하는 데 사용되는 고전압 회로(75); 리던던시(redundancy) 및 빌트인 자가 테스팅과 같은 다양한 제어 기능들을 제공하기 위한 제어 로직(70); 아날로그 회로(65); 메모리 어레이(15) 및 메모리 어레이(20)로부터 데이터를 판독하는 데 각각 사용되는 감지 회로들(60, 61); 판독되거나 기록될 메모리 어레이(15) 및 메모리 어레이(20) 내의 로우에 액세스하는 데 각각 사용되는 로우 디코더 회로(45) 및 로우 디코더 회로(46); 판독되거나 기록될 메모리 어레이(15) 및 메모리 어레이(20) 내의 바이트들에 액세스하는 데 각각 사용되는 바이트 선택 디코더(55) 및 바이트 선택 디코더(56); 메모리 어레이(15) 및 메모리 어레이(20)에 대한 프로그래밍 및 소거 동작들을 위한 증가된 전압들을 제공하는 데 각각 사용되는 전하 펌프 회로(50) 및 전하 펌프 회로(51); 판독 및 기록(소거/프로그래밍) 동작들을 위해, 메모리 어레이(15) 및 메모리 어레이(20)에 의해 공유된 고전압 드라이버 회로(30); 판독 및 기록 동작들 동안에 메모리 어레이(15)에 의해 사용되는 고전압 드라이버 회로(25) 및 판독 및 기록(소거/프로그래밍) 동작들 동안에 메모리 어레이(20)에 의해 사용되는 고전압 드라이버 회로(26); 및 메모리 어레이(15) 및 메모리 어레이(20)를 위한 기록 동작 동안에 프로그래밍될 비트 라인들을 선택하거나 또는 비선택하는 데 각각 사용되는 고전압 바이트 선택 디코더(40) 및 고전압 바이트 선택 디코더(41)를 포함한다. 하기에 더 상세히 논의되는 바와 같이, 메모리 어레이(15) 및 메모리 어레이(20)는 전통적인 EEPROM 기능을 에뮬레이트하는 방식으로 액세스된다.
도 5를 참조하면, EEPROM 기능을 갖춘 플래시 메모리 회로(500)의 일 실시예가 도시된다(무교란(Disturb Free) 수퍼 플래시 EEPROM). 이러한 실시예에서, 도 1에 도시된 타입의 플래시 메모리 셀들을 갖는 플래시 메모리 회로(500)가 사용된다. 선택된 바이트 쌍(510)의 동작에 대한 설명이 이루어질 것이다. 선택된 바이트 쌍(510)은 2개의 선택된 바이트들의 데이터 - 제1 워드 라인(WL0) 및 8개의 비트 라인들(BL0 내지 BL7)에 대응하는 제1 바이트(511)와 제2 워드 라인(WL0B) 및 8개의 비트 라인들(BL0 내지 BL7)에 대응하는 제2 바이트(512) - 를 포함한다. 선택된 바이트 쌍(510) 및 제1 바이트(511)와 제2 바이트(512)에 대해 하기에 기술되는 것과 유사한 접속부들 및 회로부가 플래시 메모리 회로(500) 내의 모든 다른 바이트들 및 바이트 쌍들을 위해 존재한다는 것이 이해될 것이다.
플래시 메모리 회로(500)는 워드 라인(520)과 같은 복수의 워드 라인들(WL0으로도 표기됨), 워드 라인(521)과 같은 복수의 연관된 워드 라인들(WL0B로도 표기됨), 및 비트 라인(540)과 같은 복수의 비트 라인들(BL0으로도 표기됨)을 포함한다. 종래 기술의 설계들에서, 워드 라인 및 그의 연관된 워드 라인에 접속된 메모리 셀들은 소스 라인을 공유할 것인데, 이는 선택된 소스 라인에서의 다른 비선택된 메모리 셀들이 프로그래밍 동작에서 교란되는 것을 의미한다.
플래시 메모리 회로(500)는, 또한, 트랜지스터(533) 및 트랜지스터(532)에 커플링되는 워드 라인 선택 라인(530)(WLSEL0으로도 표기됨), 워드 라인 선택취소(deselect) 라인(531)(WLDESEL0으로도 표기됨), 트랜지스터(551)에 커플링되는 소스 라인 선택 프로그래밍 라인(550)(SLSELP0으로도 표기됨), 트랜지스터(561)에 커플링되는 인에이블 소스 라인 선택 판독 라인(560)(EN_SLSELR0으로도 표기됨), 및 소스 라인 선택 판독 라인(570)(SLSELR0으로도 표기됨)을 포함한다. 이러한 예에서, 비트 라인(540)은 메모리 셀(541)(이 예에서는, 도 1에 도시된 메모리 셀의 타입의 것임)에 커플링된다. 트랜지스터들(532, 533)은 소거 워드 라인 전압, 예컨대 10 내지 15 V를 공급할 수 있도록 하는 고전압(HV) 트랜지스터들, 예컨대 게이트 산화물 180 내지 220 A(옹스트롬)이다. 트랜지스터(551)는 프로그래밍 소스 라인 전압, 예컨대 10 내지 15 V를 공급할 수 있도록 하는 고전압(HV) 트랜지스터들, 예컨대 게이트 산화물 180 내지 220 A, 또는 중간 고전압 트랜지스터들, 예컨대 게이트 산화물 100 내지 150 A이다. 트랜지스터(561)는 그의 드레인 상에서 프로그래밍 소스 라인 전압을 유지할 수 있도록 하는 IO 트랜지스터 타입, 예컨대 게이트 산화물 80 A이다. 일 실시예는 트랜지스터(561)용으로 FG 트랜지스터를 사용한다. 이러한 접근법의 이점은 메모리 어레이 영역에서 FG 트랜지스터와 트랜지스터(561)에 대한 공정 호환성을 포함한다.
종래 기술에서와는 다르게, 메모리 회로(500) 내의 임의의 다른 바이트 또는 바이트 쌍은 소거되지 않으면서 선택된 바이트 쌍(510)이 소거될 수 있고, 메모리 회로(500) 내의 임의의 다른 바이트 또는 바이트 쌍은 프로그래밍되지 않으면서 선택된 바이트 쌍(510)이 프로그래밍될 수 있다. 따라서, EEPROM 기능은 플래시 메모리 셀들을 사용하여 달성된다. 대조적으로, 종래 기술에서, 비트 라인들(BL8 내지 BL15) 및 워드 라인들(WL0, WL0B)에 대응하는 바이트들은, 또한, 선택된 바이트 쌍(510)과 동일한 타입으로 프로그래밍되었을 것이다.
구체적으로, 종래 기술에서와는 다르게, 각각의 워드 라인은 그의 로우 및 대응하는 로우 내의 각각의 메모리 셀에 직접적으로 접속하지 않는다. 예를 들어, 워드 라인(520)(WL0)은 NMOS 트랜지스터(532)의 게이트에 접속되며, NMOS 트랜지스터의 소스는 워드 라인 선택 라인(530)(WLSEL0)에 접속되고 NMOS 트랜지스터의 드레인은 메모리 셀(541) 및 메모리 셀(542)의 워드 라인들에 접속된다. 따라서, 워드 라인(520)은, 워드 라인 선택 라인(530)(WLSEL0)이 어서트(assert)되는 경우, 메모리 셀(541) 및 메모리 셀(542)의 워드 라인들에만 접속한다. 선택된 바이트 쌍(510)이 선택되도록 의도되지 않는 경우, 워드 라인 선택취소 라인(531)은 선택된 바이트 쌍(510) 내의 메모리 셀들 상에서 워드 라인 단자들의 전압을 0 V 또는 네거티브 전압으로 하는 데 사용될 수 있다. 이러한 방식으로, 워드 라인은 소정 로우 및 연관된 로우 내의 모든 메모리 셀들 대신에 단 하나의 바이트 쌍의 메모리 셀들에만 액세스할 수 있다.
유사하게, 각각의 소스 라인은 그의 로우 내의 각각의 메모리 셀에 직접적으로 접속하지 않는다. 예를 들어, SLBYTE0은 메모리 셀(541) 및 메모리 셀(542)과 선택된 바이트 쌍(510) 내의 다른 메모리 셀들에만 접속되고, 선택된 바이트 쌍(510) 외부의 다른 메모리 셀들에는 접속되지 않는다. 이러한 방식으로, 소스 라인은 소정 로우 및 대응하는 로우 내의 모든 메모리 셀들 대신에 단 하나의 바이트 쌍의 메모리 셀들에만 액세스할 수 있다.
소거, 프로그래밍, 및 판독 동작들을 수행하는 데 이용되는 파라미터들의 예시적인 세트들이 하기의 표 8A 내지 표 8D에 나타나 있다:
[표 8A]
Figure 112017022461355-pct00008
[표 8B]
Figure 112017022461355-pct00009
[표 8C]
Figure 112017022461355-pct00010
[표 8D]
Figure 112017022461355-pct00011
도 6을 참조하면, 도 5에 도시된 설계의 물리적 레이아웃(600)의 일 실시예가 도시되어 있다. 워드 라인들(WLx)은 금속 2 층으로 수평으로 이루어지고, 선택 및 선택취소 라인들(WLSELx, WLDESELx, SLSELx, ENSLSELx)은 금속 1 층으로 수직으로 이루어진다. 소스 라인들은 살리사이드 확산부(salicided diffusion) 또는 실리사이드 폴리(silicided poly)로 이루어진다.
도 7을 참조하면, 도 5의 플래시 메모리 회로(500)에 대한 변형들을 포함하는 플래시 메모리 회로(700)의 일 실시예가 도시되어 있다. 도 7에서의 많은 구조물들은 도 5의 것들과 동일하고, 다시 기술되지 않을 것이다. 변형들은 1개의 바이트 쌍 대신에 2개의 바이트 쌍들을 판독하기 위해 선택하는 데 사용되는, 트랜지스터 쌍(611)에 커플링되는 공유된 인에이블 소스 라인 선택 판독 라인(610)(EN_SLSELR01로도 표기됨), 및 소스 라인 선택 판독 라인(620)(SLSELR01로도 표기됨)을 포함한다. 여기서, 2개의 바이트 쌍들은 비트 라인들(BL0...BL7, BL8...BL15) 및 워드 라인들(WL0, WL0B)에 대응한다. 공유된 인에이블 소스 라인 선택 판독 라인(610) 및 소스 라인 선택 판독 라인(620)은 바이트 쌍들 양측 모두를 판독하는 데 사용될 수 있다.
도 8을 참조하면, 도 7의 플래시 메모리 회로(700)에 대한 변형들을 포함하는 플래시 메모리 회로(800)의 일 실시예가 도시되어 있다. 도 8에서의 많은 구조물들은 도 7의 것들과 동일하고, 다시 기술되지 않을 것이다. 변형들은 2개의 워드 라인들 대신에 메모리 셀들의 2개의 로우들을 위한 단일 워드 라인의 사용을 포함한다. 예를 들어, 제1의 2개의 로우들은 도 5 및 도 6에서와 같은 2개의 워드 라인들 대신에, 워드 라인 바 라인(810)(WL0B로도 표기됨)을 사용하여 액세스된다. 복수의 워드 라인들은 HV(고전압) PMOS 트랜지스터 및 HV NMOS 트랜지스터의 게이트들에 커플링된다. 예를 들어, 워드 라인(810)은 PMOS 트랜지스터(811) 및 NMOS 트랜지스터(812)에 커플링된다. 이러한 방식으로, 워드 라인 및 그의 워드 바 라인에 의해 수행되는, 도 7에서의 동일한 기능들이 오로지 하나의 워드 바 라인에 의해서만 수행된다. 당업자는, 워드 바 라인들 대신에, 워드 라인들이 대신 사용될 수 있고, 이때 PMOS 및 NMOS 트랜지스터들의 배치는 교환(swap)된다는 것을 이해할 것이다.
도 9를 참조하면, 도 5의 플래시 메모리 회로(500)에 대한 변형들을 포함하는 플래시 메모리 회로(900)의 일 실시예가 도시되어 있다. 도 9에서의 많은 구조물들은 도 5의 것들과 동일하고, 다시 기술되지 않을 것이다. 변형들은 2개의 로우들에 대해 워드 라인(910)(WL0으로도 표기됨) 및 트랜지스터(911)와 같은, 메모리 셀들의 매 2개의 내부 로우들을 선택하기 위한 하나의 워드 라인 및 하나의 NMOS 트랜지스터의 사용을 포함한다. 복수의 라인들은 NMOS 트랜지스터(911)의 게이트에 커플링된다. 예를 들어, 워드 라인(910)은, 도시된 바와 같이, NMOS 트랜지스터(911)에 커플링된다. 워드 라인(910)(BL0 내지 BL7에 의한 바이트에 대해 동작하는 것과 연관됨)은 트랜지스터(921) 및 트랜지스터(931)에 커플링된다. 소스 라인 프로그램 선택 라인 SLSELP0(920)은 트랜지스터(921)에 접속된다. 소스 라인 판독 선택 라인 SLSELR0(930)은 트랜지스터(931)에 접속된다. 워드 라인(912)(WL1)은 비트 라인들(BL8 내지 BL15)에 의한 바이트에 대해 워드 라인(WL0)(910)과 유사하게 기능한다. 이러한 방식으로, 2개의 워드 라인들(520, 521) 및 2개의 트랜지스터들(532, 533)에 의해 수행되는, 도 5에서의 동일한 기능들이 단 하나의 워드 라인(910) 및 하나의 트랜지스터(911)에 의해 수행된다. 플래시 메모리 회로(900)에서는, 워드 라인 선택취소 라인(531)(도 5에서 WLDESEL0으로도 표기됨) 및 인에이블 소스 라인 선택 판독 라인(560)(도 5에서 EN_SLSELR1로도 표기됨)이 필요하지 않다. 워드 라인(WL1)(912)은 수평으로 (BL8 내지 BL15에서) 다음의 인접한 바이트를 선택하기 위한 것이다. 일 실시예에서, 그것은 워드 라인(910)과 동일한 라인이 되도록 구현될 수 있다. 하나의 바이어스 동작 실시예는 임의의 동작 이전에 메모리 셀들의 모든 내부 워드 라인들이 접지로 사전충전될 것을 필요로 한다.
도 10을 참조하면, 도 9의 플래시 메모리 회로(900)에 대한 변형들을 포함하는 플래시 메모리 회로(1000)의 일 실시예가 도시되어 있다. 도 10에서의 많은 구조물들은 도 9의 것들과 동일하고, 다시 기술되지 않을 것이다. 변형들은 (BL0 내지 BL7 및 BL8 내지 BL15에서의) 2개의 바이트들 사이에 공유되는 공유된 메모리 셀 소스 라인(1040)의 사용을 포함한다. 그것은, 또한, 프로그래밍 및 판독하기 위한 1개의 바이트 쌍 대신에 2개의 바이트 쌍들을 선택하는 데 각각 사용되는, 트랜지스터(1011)에 커플링된 소스 라인 선택 라인(1010)(SLSEL0으로도 표기됨) 및 트랜지스터(1021)에 커플링된 소스 라인 선택 라인(1020)(SLSEL1로도 표기됨)을 포함한다. 여기서, 2개의 바이트 쌍들은 비트 라인들(BL0...BL7, BL8...BL15)에 대응한다. 소스 라인 선택 라인(1010) 및 소스 라인 선택 라인(1020)은 프로그래밍 및 판독하는 데 사용될 수 있다.
도 11을 참조하면, 도 10의 플래시 메모리 회로에 대한 변형들을 포함하는 플래시 메모리 회로(1100)의 일 실시예가 도시되어 있다. 도 11에서의 많은 구조물들은 도 10의 것들과 동일하고, 다시 기술되지 않을 것이다. 변형들은 NMOS 트랜지스터(1111)에 커플링된 소스 라인 선택 라인(1110), 및 NMOS 트랜지스터(1121)에 커플링된 소스 라인 선택 라인(1120)의 사용을 포함한다. 소스 라인 선택 라인(1110)은 선택된 바이트 쌍(510)을 프로그래밍 및 판독하는 데 사용되고, 소스 라인 선택 라인(1120)은 비트 라인들(BL8 내지 BL15) 및 워드 라인들(WL0, WL1)에 대응하는 바이트 쌍을 프로그래밍 및 판독하는 데 사용된다. 따라서, 각각의 바이트 쌍은 독립적으로 프로그래밍될 수 있다. 소스 라인 선택 라인(1110) 및 NMOS 트랜지스터(1111)는 프로그래밍 및 판독 선택을 위해 공유된다.
도 12를 참조하면, 이전의 도면들의 플래시 메모리 회로에 대한 변형들을 포함하는 플래시 메모리 회로(1200)의 일 실시예가 도시되어 있다. 도 12에서의 많은 구조물들은 이전의 도면들의 것들과 동일하고, 다시 기술되지 않을 것이다. 메모리 셀들의 로우들 중 절반은 플래시 메모리 회로(1200)에서 사용되지 않는다. 예를 들어, 메모리 셀(542)을 포함하는 로우는 사용되지 않고, 그들 메모리 셀들을 위한 워드 라인들은 접지 바이어스(1210)에 접속된다. 그러나, 메모리 셀(541)을 포함하는 것과 같은, 메모리 로우들 중 다른 절반은 이전의 도면들에서 기술된 바와 같이 사용된다.
도 13을 참조하면, 이전의 도면들의 플래시 메모리 회로에 대한 변형들을 포함하는 플래시 메모리 회로(1300)의 일 실시예가 도시되어 있다. 도 13에서의 많은 구조물들은 이전의 도면들의 것들과 동일하고, 다시 기술되지 않을 것이다. 플래시 메모리 회로(1300)에서, 메모리 셀들의 각각의 컬럼은 단 하나 대신에 2개의 비트 라인들에 커플링된다. 예를 들어, (단위 셀 쌍으로 지칭될) 메모리 셀(541) 및 메모리 셀(542)을 포함하는 컬럼이, 비트 라인(540)(비트 라인 BL0) 및 비트 라인(1341)(비트라인 바 BL0B, 또는 상보성 비트 라인으로 지칭됨)을 포함하는 비트 라인 쌍(1340)에 커플링된다. 유사한 비트 라인 쌍이 메모리 셀들의 각각의 컬럼에 대해 존재한다. 메모리 셀(541) 및 메모리 셀(542)의 특정 예에서, 비트 라인(540)은 메모리 셀(541)에 커플링되고, 비트 라인(1341)은 메모리 셀(542)에 커플링된다. 메모리 셀(542)(및 쌍 또는 메모리 셀들에 유사하게 위치된 다른 메모리 셀들)은, 실제로, 데이터를 저장하는 데 사용되지 않는다. 판독 동작 동안, 비트 라인(1341)은 접지에 접속될 것이고, 메모리 셀(542)은 풀-다운 트랜지스터로서 작용하여 소스 라인(SL0_BYTE)을 저전압으로 낮출 것이다. 따라서, 메모리 어레이의 로우들의 절반은 데이터를 저장하는 데 사용되는 것이 아니라 소스 라인을 저전압으로 낮추는(즉, 접지 디코딩하는) 데 사용된다. 단위 셀 쌍을 위한 비트 라인 및 상보성 비트 라인의 상기 실시예는 도 3에서의 셀 타입 2 및 도 4에서의 셀 타입 3과 연관된 이하의 실시예들에 적용가능하다.
도 14를 참조하면, 이전의 도면들의 플래시 메모리 회로에 대한 변형들을 포함하는 플래시 메모리 회로(1400)의 일 실시예가 도시되어 있다. 도 14에서의 많은 구조물들은 이전의 도면들의 것들과 동일하고, 다시 기술되지 않을 것이다. 워드 라인 선택 라인(1410)(WLSEL)은 NMOS 트랜지스터(1411) 및 NMOS 트랜지스터(1412)에 커플링된다. NMOS 트랜지스터(1411)의 게이트는 워드 라인(1421)(WL0a)에 의해 제어되고, NMOS 트랜지스터(1412)의 게이트는 워드 라인(1422)(WL0b)에 의해 제어되는데, 도시된 바와 같이, NMOS 트랜지스터(1411)의 하나의 단자 및 NMOS 트랜지스터(1412)의 하나의 단자가 워드 라인 선택 라인(1410)(WLSEL)에 접속된다. 각각의 워드 라인은 메모리 셀들의 로우를 선택할 수 있다. 메모리 셀들은 도시된 바와 같이 로우들의 쌍들 내의 소스 라인들을 공유한다. 예를 들어, 메모리 셀(541) 및 메모리 셀(542)은 소스 라인(1430)(SL0_BYTE)을 공유한다. 소스 라인 선택 라인(1440)은 NMOS 트랜지스터(1441)에 커플링되는데, 이는 이어서 메모리 셀 소스 라인(1430)에 커플링된다. 이러한 실시예에서는, 하나의 바이트의 메모리 셀들의 로우를 선택하기 위한 하나의 트랜지스터 및 하나의 워드 라인 선택 라인을 사용하여 개별 바이트들이 판독, 소거, 및 프로그래밍될 수 있다.
도 15를 참조하면, 이전의 도면들의 플래시 메모리 회로에 대한 변형들을 포함하는 플래시 메모리 회로(1500)의 일 실시예가 도시되어 있다. 도 15에서의 많은 구조물들은 이전의 도면들의 것들과 동일하고, 다시 기술되지 않을 것이다. 이러한 실시예에서는, 워드 라인 선택 라인과 트랜지스터 및 소스 라인 선택 라인과 트랜지스터가 메모리 바이트의 동일 측면 상에 레이아웃된다. 그렇지 않은 경우, 플래시 메모리 회로(1500)는 도 14에서의 플래시 메모리 회로(1400)와 동일한 방식으로 동작한다.
플래시 메모리 회로들(500, 700, 800, 900, 1000, 1100, 1200, 1300, 1400)의 대안의 실시예에서, (모든 홀수 로우들 또는 모든 짝수 로우들, 또는 그 2개의 일부 조합과 같은) 로우들의 절반은 그들 로우들이 데이터를 저장하는 데 사용되지 않도록 그의 비트 라인 단자(예컨대, 비트 라인 접촉부)가 제거되게 하거나, 그의 플로팅 게이트가 제거되게 하거나, 또는 그의 워드 라인 단자가 접지에 연결되게 할 수 있다.
플래시 메모리 회로들(500, 700, 800, 900, 1000, 1100, 1200, 1300, 1400)의 다른 대안의 실시예에서, 하나의 바이트(즉, 8개의 셀들) 내에서 판독 또는 프로그래밍 동작의 대상이 되는 셀들(비트들)의 개수가 구성가능할 수 있다. 일 실시예에서, 판독 동작은 바이트 내의 모든 셀들이 완료될 때까지 한 번에 1개 또는 2개 또는 4개의 셀들(비트들)이 순차적으로 이루어진다. 일 실시예에서, 프로그래밍 동작은 바이트 내의 모든 셀들이 완료될 때까지 한 번에 1개 또는 2개 또는 4개의 셀들(비트들)이 순차적으로 이루어진다.
플래시 메모리 회로들(500, 700, 800, 900, 1000, 1100, 1200, 1300, 1400)의 대안의 실시예에서, 소스 라인 선택 라인들에 접속된 트랜지스터들(예컨대, 소스 라인 선택 프로그래밍 라인(550)에 접속된 트랜지스터(551))은 네이티브 트랜지스터(즉, 그의 임계 전압이 0 볼트에 가깝다는 것을 의미함)이다.
플래시 메모리 회로들(500, 700, 800, 900, 1000, 1100, 1200, 1300, 1400)의 대안의 실시예에서, 소스 라인 선택 판독 라인들에 접속된 트랜지스터들(예컨대, 소스 라인 선택 판독 라인(570)에 접속된 트랜지스터(561))은 HV OX(고전압 산화물) 트랜지스터이다.
플래시 메모리 회로들(500, 700, 800, 900, 1000, 1100, 1200, 1300, 1400)의 대안의 실시예에서, 소스 라인 선택 판독 라인들에 접속된 트랜지스터들(예컨대, 소스 라인 선택 판독 라인(570)에 접속된 트랜지스터(561))은 제거될 수 있고, 소스 라인 선택 프로그래밍 라인들에 접속된 트랜지스터들(예컨대, 소스 라인 선택 프로그래밍 라인(550)에 접속된 트랜지스터(551))은 판독 시에 동작하도록(트랜지스터(561)를 대체함) 크기조정(size up)된다.
플래시 메모리 회로들(500, 700, 800, 900, 1000, 1100, 1200, 1300, 1400)의 대안의 실시예에서, 워드 라인 선택 라인에 접속된 트랜지스터들(예컨대, 워드 라인 선택 라인(530)에 접속된 트랜지스터(532)) 및 소스 라인 선택 라인에 접속된 트랜지스터들(예컨대, 소스 라인 선택 프로그래밍 라인(550)에 접속된 트랜지스터(551))은 NMOS 트랜지스터들 대신에 PMOS 트랜지스터들이며, 그에 연결되는 제어 신호들은 NMOS 트랜지스터들과 함께 사용하기 위해 전술된 것들에 대한 상보성 신호들이다.
플래시 메모리 회로들(500, 700, 800, 900, 1000, 1100, 1200, 1300, 1400)의 대안의 실시예에서, 2 바이트 초과의 메모리 셀들이 공통의 공유된 소스 라인에 접속한다. 일 실시예에서, 4 바이트의 메모리 셀들이 공통의 공유된 소스 라인에 접속한다.
플래시 메모리 회로들(500, 700, 800, 900, 1000, 1100, 1200, 1300, 1400)의 대안의 실시예에서, 워드 라인 및 소스 라인 제어 신호들(메모리 비트 라인들에 평행한 수직의 금속 라인들을 통해 연결될 수 있음)은 개별 메모리 셀들 사이에 또는 1 바이트의 메모리 셀들의 말미에 물리적으로 위치되는 노드들을 통해 도입된다.
도 16을 참조하면, EEPROM 기능을 갖춘 플래시 메모리 회로(1600)의 일 실시예가 도시된다. 이러한 실시예에서, 도 2에 도시된 타입의 플래시 메모리 셀들을 갖는 플래시 메모리 회로(1600)가 사용된다. 선택된 바이트 쌍(1610)의 동작에 대한 설명이 이루어질 것이다. 선택된 바이트 쌍(1610)은 2개의 선택된 바이트들의 데이터 - 제1 워드 라인(WL0) 및 8개의 비트 라인들(BL0 내지 BL7)에 대응하는 제1 바이트(1611)와 제2 워드 라인(WL0B) 및 8개의 비트 라인들(BL0 내지 BL7)에 대응하는 제2 바이트(1612) - 를 포함한다. 유사한 접속부들 및 회로부가 플래시 메모리 회로(1600)에서 모든 다른 바이트들 및 유사한 바이트 쌍들을 위해 존재한다는 것이 이해될 것이다. 플래시 메모리 회로(1600)는 워드 라인(1620)과 같은 복수의 워드 라인들(WL0으로도 표기됨), 워드 라인(1621)과 같은 복수의 연관된 워드 라인들(WL0B로도 표기됨), 및 비트 라인(1640)과 같은 복수의 비트 라인들(BL0으로도 표기됨)을 포함한다. 워드 라인들 및 연관된 워드 라인들은 종래 기술의 설계들에서 소스 라인을 공유했을 것이다.
플래시 메모리 회로(1600)는, 또한, 트랜지스터(1632) 및 트랜지스터(1633)에 커플링되는 워드 라인 선택 라인(1630)(WLSEL0으로도 표기됨), 워드 라인 선택취소(deselect) 라인(1631)(WLDESEL0으로도 표기됨), 트랜지스터(1651)에 커플링되는 소스 라인 선택 프로그래밍 라인(1650)(SLSELP0으로도 표기됨), 트랜지스터(1661)에 커플링되는 인에이블 소스 라인 선택 판독 라인(1660)(EN_SLSELR0으로도 표기됨), 및 소스 라인 선택 판독 라인(1670)(SLSELR0으로도 표기됨)을 포함한다. 이러한 예에서, 비트 라인(1640)은 메모리 셀(1641)(이 예에서는, 도 2에 도시된 메모리 셀의 타입의 것임)에 커플링된다. 플래시 메모리 회로는, 또한, 트랜지스터(1681)에 커플링된 제어 게이트 선택 라인(1680)(CGSEL0으로도 표기됨)을 포함한다.
종래 기술에서와는 다르게, 메모리 회로(1600) 내의 임의의 다른 바이트 또는 바이트 쌍은 소거되지 않으면서 선택된 바이트 쌍(1610)이 소거될 수 있고, 메모리 회로(1600) 내의 임의의 다른 바이트 또는 바이트 쌍은 프로그래밍되지 않으면서 선택된 바이트 쌍(1610)이 프로그래밍될 수 있다. 따라서, EEPROM 기능은 플래시 메모리 셀들을 사용하여 달성된다. 대조적으로, 종래 기술에서, 비트 라인들(BL8 내지 BL15) 및 워드 라인들(WL0, WL0B)에 대응하는 바이트들은, 또한, 선택된 바이트 쌍(1610)과 동일한 타입으로 프로그래밍되었을 것이다.
구체적으로, 종래 기술에서와는 다르게, 각각의 워드 라인은 그의 로우 및 대응하는 로우 내의 각각의 메모리 셀에 직접적으로 접속하지 않는다. 예를 들어, 워드 라인(1620)(WL0)은 NMOS 트랜지스터(1632)의 게이트에 접속되며, NMOS 트랜지스터(1632)의 소스는 워드 라인 선택 라인(1630)(WLSEL0)에 접속되고 NMOS 트랜지스터(1632)의 드레인은 메모리 셀(1641) 및 메모리 셀(1642)에 접속된다. 따라서, 워드 라인(1620)은, 워드 라인 선택 라인(1630)(WLSEL0)이 어서팅되는 경우, 메모리 셀(1641) 및 메모리 셀(1642)에만 커플링한다. 유사하게, 제어 게이트 선택 라인(1680)(CGSEL0)은 트랜지스터(1681)의 소스에 접속되고, 트랜지스터(1681)의 게이트는 워드 라인(1620)(WL0)에 커플링되며, 이때 트랜지스터(1681)의 드레인은 선택된 바이트 쌍(1610)의 메모리 셀들(메모리 셀들(1641, 1642)을 포함함)의 제어 게이트들에 접속된다. 이러한 방식으로, 워드 라인은 소정 로우 및 대응하는 로우 내의 모든 메모리 셀들 대신에 단 하나의 바이트 쌍의 메모리 셀들에만 액세스할 수 있다.
유사하게, 각각의 소스 라인은 그의 로우 내의 각각의 메모리 셀에 직접적으로 접속하지 않는다. 예를 들어, SLBYTE0(1652)은 메모리 셀(1641) 및 메모리 셀(1642)과 선택된 바이트 쌍(1610) 내의 다른 메모리 셀들에만 접속되고, 선택된 바이트 쌍(1610) 외부의 다른 메모리 셀들에는 접속되지 않는다. 이러한 방식으로, 소스 라인은 소정 로우 및 대응하는 로우 내의 모든 메모리 셀들 대신에 단 하나의 바이트 쌍의 메모리 셀들에만 액세스할 수 있다. 트랜지스터들(1632, 1633)은 소거 워드 라인 전압, 예컨대 10 내지 15 V를 공급할 수 있도록 하는 예컨대 게이트 산화물 180 내지 220 A(옹스트롬)인 고전압(HV) 트랜지스터들이다. 트랜지스터(1681)는 제어 게이트 라인 전압, 예컨대 10 내지 15 V를 공급할 수 있도록 하는, 예컨대 게이트 산화물 180 내지 220 A(옹스트롬)인 고전압(HV) 트랜지스터이다. 트랜지스터(1651)는 프로그래밍 소스 라인 전압, 예컨대 4 내지 5 V를 공급할 수 있도록 하는. 예컨대 게이트 산화물 180 내지 220 A인 고전압(HV) 트랜지스터 또는 예컨대 게이트 산화물 100 내지 150 A인 중간 고전압 트랜지스터들이다. 트랜지스터(1661)는 그의 드레인 상에서 프로그래밍 소스 라인 전압을 유지할 수 있도록 하는 예컨대 게이트 산화물 80 A인 IO 트랜지스터 타입이다. 일 실시예는 트랜지스터(1661)용으로 FG 트랜지스터를 사용한다. 이러한 접근법의 이점은 메모리 어레이 영역에서 FG 트랜지스터와 트랜지스터(561)에 대한 공정 호환성을 포함한다.
소거, 프로그래밍, 및 판독 동작들을 수행하는 데 이용되는 특정 파라미터들의 세트가 하기의 표 9A 내지 표 9D에 나타나 있다:
[표 9A]
Figure 112017022461355-pct00012
[표 9B]
Figure 112017022461355-pct00013
[표 9C]
Figure 112017022461355-pct00014
[표 9D]
Figure 112017022461355-pct00015
도 17을 참조하면, 도 16에 도시된 설계의 물리적 레이아웃(1700)의 일 실시예가 도시되어 있다. 워드 라인들(WLx)은 금속 2 층으로 수평으로 이루어지고, 선택 및 선택취소 라인들(WLSELx, WLDESELx, SLSELx, ENSLSELx, CGSELx)은 금속 1 층 또는 금속 3 층으로 수직으로 이루어진다. 소스 라인들은 살리사이드 확산부 또는 실리사이드 폴리로 이루어진다.
도 18을 참조하면, 도 16의 플래시 메모리 회로에 대한 변형들을 포함하는 플래시 메모리 회로(1800)의 일 실시예가 도시되어 있다. 도 18에서의 많은 구조물들은 도 16의 것들과 동일하고, 다시 기술되지 않을 것이다. 플래시 메모리 회로(1800)는 제어 게이트 라인(1810)(CG0)과 같은 로우들의 각각의 쌍을 위한 제어 게이트를 포함한다. 제어 게이트(1810)(CGO)는 트랜지스터(1681)의 게이트에 접속하는데, 그의 소스는 제어 게이트 선택 라인(1680)(CGSEL0)에 접속된다. 따라서, 도 16에서와는 다르게, 제어 게이트(1810)는, 제어 게이트 선택 라인(1680)(CGSEL0)과 함께, 선택된 바이트(1610) 내의 메모리 셀들(메모리 셀들(1641, 1642)을 포함함)의 제어 게이트들 상의 전압을 제어한다.
플래시 메모리 회로(1800)에서 소거, 프로그래밍, 및 판독 동작들을 수행하는 데 이용되는 특정 파라미터들의 세트가 하기의 표 10A 내지 표 10D에 나타나 있다:
[표 10A]
Figure 112017022461355-pct00016
[표 10B]
Figure 112017022461355-pct00017
[표 10C]
Figure 112017022461355-pct00018
[표 10D]
Figure 112017022461355-pct00019
도 19를 참조하면, 도 18의 플래시 메모리 회로에 대한 변형들을 포함하는 플래시 메모리 회로(1900)의 일 실시예가 도시되어 있다. 도 19에서의 많은 구조물들은 도 18의 것들과 동일하고, 다시 기술되지 않을 것이다. 플래시 메모리 회로(1900)는, 도 19에 도시된 바와 같이, 트랜지스터(1911)에 접속된 소스 라인 프로그래밍 라인(1910)(SLSELP0), 트랜지스터(1921)에 접속된 인에이블 소스 라인 선택 판독 라인(1920)(ENSLSELR0), 및 트랜지스터(1921)에 또한 접속된 소스 라인 선택 판독 라인(1930)(SLSELR0)을 포함한다. 여기서, 공통 소스 라인(1940)이 로우들의 쌍들에 걸쳐서 공유된다. 예를 들어, 소스 라인(1940)은 비트 라인들(BL0 내지 BL7, BL8 내지 BL15)에 대응하는 바이트 쌍들의 메모리 셀들에 접속된다. 따라서, 바이트 쌍들 양측 모두는 동일한 공유된 소스 라인 선택과 함께 프로그래밍될 수 있다.
대안예에서, 오로지 하나의 바이트 쌍만이, 다른 바이트 쌍이 그의 제어 게이트 선택 라인에 인가되는 0 또는 네거티브 전압(프로그래밍 금지 CG 전압)을 통해 비선택(금지)되는 경우에 프로그래밍될 수 있다. 예를 들어, -5 V와 같은 네거티브 전압을 제어 게이트 선택 라인(1680)(CGSEL0)에 인가하는 것은 프로그래밍 동작 동안에 바이트 쌍(1610)을 비선택(금지)시킬 것이다.
도 20을 참조하면, 도 19의 플래시 메모리 회로에 대한 변형들을 포함하는 플래시 메모리 회로(2000)의 일 실시예가 도시되어 있다. 도 20에서의 많은 구조물들은 도 10 및 이전의 도면들의 것들과 동일하고, 다시 기술되지 않을 것이다. 플래시 메모리 회로(2000)는, 도 20에 도시된 바와 같이, 트랜지스터(1911)에 접속된 소스 선택 라인(1910)(SLSEL0), 트랜지스터(2011)에 접속된 소스 라인 선택 라인(2010)(SLSEL1), 및 트랜지스터(2032) 및 트랜지스터(2033)에 각각 접속된 워드 라인(2020)(Wl0) 및 워드 라인(2021)(WLB-1)을 포함한다. 트랜지스터(2032)는 선택을 위한 것이고, 트랜지스터(2033)는 내부 메모리 셀 워드 라인을 선택취소하기 위한 것이다. 워드 라인(2022)(WL1)은 비트 라인들(BL0 내지 BL7)(2060)을 갖는 바이트와 소스 라인(2040)을 공유하는 비트 라인들(BL7 내지 BL15)(2070)을 갖는 바이트 상의 트랜지스터(2011) 및 다른 선택 트랜지스터에 접속된다. 동작 조건은, 예컨대 선택된 공유된 소스 라인이 별도의 워드 라인(2022)을 갖는 선택취소 조건에서 BL7 내지 BL15를 갖는 바이트에 대해 더 가요적이다.
도 21을 참조하면, 도 20의 플래시 메모리 회로에 대한 변형들을 포함하는 플래시 메모리 회로(2100)의 일 실시예가 도시되어 있다. 도 21에서의 많은 구조물들은 도 20 및 이전의 도면들의 것들과 동일하고, 다시 기술되지 않을 것이다. 플래시 메모리 회로(2100)는 트랜지스터(2111)에 커플링된 워드 라인 선택 라인(2110)(WLSEL0), 및 워드 라인(2120)을 포함한다. 플래시 메모리 회로(2100)에서는, 도 20의 워드 라인(2021) 및 선택취소 트랜지스터(2033)가 필요하지 않다. 이러한 방식으로, 2개의 워드 라인들(2020, 2021) 및 2개의 트랜지스터들(2032, 2033)에 의해 수행되는, 도 20에서의 동일한 기능들이 단 하나의 워드 라인(2120) 및 하나의 트랜지스터(2111)에 의해 수행된다.
도 22를 참조하면, EEPROM 기능을 갖춘 플래시 메모리 회로(2200)의 일 실시예가 도시된다. 이러한 실시예에서, 도 3에 도시된 타입의 플래시 메모리 셀들을 갖는 플래시 메모리 회로(2200)가 사용된다. 선택된 바이트 쌍(2210)의 동작에 대한 설명이 이루어질 것이다. 선택된 바이트 쌍(2210)은 2개의 선택된 바이트들의 데이터 - 제1 워드 라인(2220)(WL0) 및 8개의 비트 라인들(BL0 내지 BL7)에 대응하는 제1 바이트(2211)와 제2 워드 라인(2221)(WL0B) 및 8개의 비트 라인들(BL0 내지 BL7)에 대응하는 제2 바이트(2212) - 를 포함한다. 유사한 접속부들 및 회로부가 플래시 메모리 회로(2200)에서 모든 다른 바이트들 및 유사한 바이트 쌍들을 위해 존재한다는 것이 이해될 것이다. 플래시 메모리 회로(2200)는 워드 라인(2220)과 같은 복수의 워드 라인들(WL0으로도 표기됨), 워드 라인(2221)과 같은 복수의 연관된 워드 라인들(WL0B로도 표기됨), 및 비트 라인(2240)과 같은 복수의 비트 라인들(BL0으로도 표기됨)을 포함한다. 워드 라인들 및 연관된 워드 라인들은 종래 기술의 설계들에서 소스 라인을 공유했을 것이다.
플래시 메모리 회로(2200)는, 또한, 트랜지스터(2232) 및 트랜지스터(2233)에 커플링되는 워드 라인 선택 라인(2230)(WLSEL0으로도 표기됨), 워드 라인 선택취소(deselect) 라인(2231)(WLDESEL0으로도 표기됨), 트랜지스터(2251)에 커플링되는 소스 라인 선택 프로그래밍 라인(2250)(SLSELP0으로도 표기됨), 트랜지스터(2261)에 커플링되는 인에이블 소스 라인 선택 판독 라인(2260)(EN_SLSELR0으로도 표기됨), 및 소스 라인 선택 판독 라인(2270)(SLSELR0으로도 표기됨)을 포함한다. 이러한 예에서, 비트 라인(2240)은 메모리 셀(2241)(이 예에서는, 도 3에 도시된 메모리 셀의 타입의 것임)에 커플링된다. 플래시 메모리 회로는, 또한, 트랜지스터(2281)에 커플링된 제어 게이트 선택 라인(2280)(CGSEL0으로도 표기됨)을 포함한다.
플래시 메모리 회로(2200)는, 또한, 트랜지스터(2291)에 접속된 소거 게이트 선택 라인(2290)(EGSEL0으로도 표기됨)을 포함하는데, 이는, 또한, 도시된 바와 같이, 워드 라인(2220)(WL0)에 커플링된다.
종래 기술에서와는 다르게, 메모리 회로(2200) 내의 임의의 다른 바이트 또는 바이트 쌍은 소거되지 않으면서 선택된 바이트 쌍(2210)이 소거될 수 있고, 메모리 회로(2200) 내의 임의의 다른 바이트 또는 바이트 쌍은 프로그래밍되지 않으면서 선택된 바이트 쌍(2210)이 프로그래밍될 수 있다. 따라서, EEPROM 기능은 플래시 메모리 셀들을 사용하여 달성된다. 대조적으로, 종래 기술에서, 비트 라인들(BL8 내지 BL15) 및 워드 라인들(WL0, WL0B)에 대응하는 바이트들은, 또한, 선택된 바이트 쌍(2210)과 동일한 시간으로 프로그래밍되었을 것이다.
구체적으로, 종래 기술에서와는 다르게, 각각의 워드 라인은 그의 로우 및 대응하는 로우 내의 각각의 메모리 셀에 직접적으로 접속하지 않는다. 예를 들어, 워드 라인(2220)(WL0)은 NMOS 트랜지스터(2232)의 게이트에 접속되며, NMOS 트랜지스터(2232)의 소스는 워드 라인 선택 라인(2230)(WLSEL0)에 접속되고 NMOS 트랜지스터(2232)의 드레인은 메모리 셀(2241) 및 메모리 셀(2242)의 내부 워드 라인에 접속된다. 따라서, 워드 라인(2220)은, 워드 라인 선택 라인(2230)(WLSEL0)이 어서팅되는 경우, 메모리 셀(2241) 및 메모리 셀(2242)에만 전기적으로 접속한다. 유사하게, 제어 게이트 선택 라인(2280)(CGSEL0)은 트랜지스터(2281)의 소스에 접속되고, 트랜지스터(2281)의 게이트는 워드 라인(2220)(WL0)에 커플링되며, 이때 트랜지스터(2281)의 드레인은 선택된 바이트 쌍(2210)의 메모리 셀들(메모리 셀들(2241, 2242)을 포함함)의 제어 게이트들에 접속된다. 이러한 방식으로, 워드 라인은 소정 로우 및 대응하는 로우 내의 모든 메모리 셀들 대신에 단 하나의 바이트 쌍의 메모리 셀들에만 액세스할 수 있다.
유사하게, 각각의 소스 라인은 그의 로우 내의 각각의 메모리 셀에 직접적으로 접속하지 않는다. 예를 들어, SLBYTE0(2252)(메모리 셀들의 내부 소스 라인)은 메모리 셀(2241) 및 메모리 셀(2242)과 선택된 바이트 쌍(2210) 내의 다른 메모리 셀들에만 접속되고, 선택된 바이트 쌍(2210) 외부의 다른 메모리 셀들에는 접속되지 않는다. 이러한 방식으로, 소스 라인은 소정 로우 및 대응하는 로우 내의 모든 메모리 셀들 대신에 단 하나의 바이트 쌍의 메모리 셀들에만 액세스할 수 있다. 선택 트랜지스터들의 트랜지스터 타입(HV 또는 IO 또는 FG) 및 게이트 산화물은 도 5 및 도 16의 것과 유사하다.
소거, 프로그래밍, 및 판독 동작들을 수행하는 데 이용되는 특정 파라미터들의 세트가 하기의 표 11A 내지 표 11D에 나타나 있다:
[표 11A]
Figure 112017022461355-pct00020
[표 11B]
Figure 112017022461355-pct00021
[표 11C]
Figure 112017022461355-pct00022
[표 11D]
Figure 112017022461355-pct00023
도 23을 참조하면, 도 22에 도시된 설계의 물리적 레이아웃(2300)의 일 실시예가 도시되어 있다. 워드 라인들(WLx)은 금속 2 층으로 수평으로 이루어지고, 선택 및 선택취소 라인들(WLSELx, WLDESELx, SLSELx, ENSLSELx, CGSELx, EGSELx)은 금속 1 층 또는 금속 3 층으로 수직으로 이루어진다. 소스 라인들은 살리사이드 확산부 또는 실리사이드 폴리로 이루어진다.
도 24를 참조하면, 도 22의 플래시 메모리 회로에 대한 변형들을 포함하는 플래시 메모리 회로(2400)의 일 실시예가 도시되어 있다. 도 24에서의 많은 구조물들은 도 22의 것들과 동일하고, 다시 기술되지 않을 것이다. 플래시 메모리 회로(2400)는 제어 게이트 라인(2410)(CG0)과 같은 로우들의 각각의 쌍을 위한 제어 게이트를 포함한다. 제어 게이트(2410)(CGO)는 트랜지스터(2281)의 게이트에 접속하는데, 그의 소스는 제어 게이트 선택 라인(2280)(CGSEL0)에 접속된다. 따라서, 도 22에서와는 다르게, 제어 게이트(2410)는, 제어 게이트 선택 라인(2280)(CGSEL0)과 함께, 선택된 바이트(2210) 내의 메모리 셀들(메모리 셀들(2241, 2242)을 포함함)의 제어 게이트들 상의 전압을 제어한다. 제어 게이트 라인(2410)(CG0)은, 또한, 트랜지스터(2291)의 게이트에 접속하는데, 그의 소스는 소거 게이트 선택 라인(2290)에 접속된다. 따라서, 도 22에서와는 다르게, 제어 게이트(2410)는, 소거 게이트 선택 라인(2280)(EGSEL0)과 함께, 선택된 바이트(2210) 내의 메모리 셀들(메모리 셀들(2241, 2242)을 포함함)의 소거 게이트들 상의 전압을 제어한다. 다른 실시예에서, 제어 게이트 라인(CG0)(2410) 대신에 소거 게이트 라인(EG0)이 트랜지스터(2291)의 게이트에 접속된다.
도 25를 참조하면, 도 24의 플래시 메모리 회로에 대한 변형들을 포함하는 플래시 메모리 회로(2500)의 일 실시예가 도시되어 있다. 도 25에서의 많은 구조물들은 도 24의 것들과 동일하고, 다시 기술되지 않을 것이다. 플래시 메모리 회로(2500)는, 도 25에 도시된 바와 같이, 트랜지스터(2511)에 접속된 소스 라인 프로그래밍 라인(2510)(SLSELP0), 트랜지스터(2521)에 접속된 인에이블 소스 라인 선택 판독 라인(2520)(ENSLSELR0), 및 트랜지스터(2521)에 또한 접속된 소스 라인 선택 판독 라인(2530)(SLSELR0)을 포함한다. 여기서, 공통 소스 라인이 로우들의 쌍들에 걸쳐서 공유된다. 예를 들어, 소스 라인(2540)은 비트 라인들(BL0 내지 BL7, BL8 내지 BL15)에 대응하는 바이트 쌍들의 메모리 셀들에 접속된다. 따라서, 바이트 쌍들 양측 모두는 동일한 공유된 소스 라인과 함께 프로그래밍될 수 있다.
대안예에서, 오로지 하나의 바이트 쌍만이, 다른 바이트 쌍이 그의 제어 게이트 선택 라인에 인가되는 네거티브 전압(프로그래밍 금지 CG 전압)을 통해 비선택(금지)되는 경우에 프로그래밍될 수 있다. 예를 들어, -5 V와 같은 네거티브 전압을 제어 게이트 선택 라인(1680)(CGSEL0)에 인가하는 것은 프로그래밍 동작 동안에 바이트 쌍(1610)을 비선택(금지)시킬 것이다.
도 4 내지 도 25에서 전술된 플래시 메모리 회로들의 대안의 실시예에서, 상이한 타입의 금속이 수평 라인들 및 수직 라인들에 사용될 수 있다.
도 4 내지 도 25에서 전술된 플래시 메모리 회로들의 대안의 실시예에서, 로컬 픽업이 폴리 확산 재료로 이루어질 수 있고, 중간 레벨 금속이 소정 타입의 금속으로 이루어질 수 있다.
도 4 내지 도 25에서 전술된 플래시 메모리 회로들의 대안의 실시예에서, 소스 라인이 2 바이트 초과의 메모리 셀들에 의해 공유될 수 있다.

Claims (87)

  1. 비휘발성 메모리 디바이스로서,
    각각의 워드 라인에 대응하는 로우들 및 각각의 비트 라인에 대응하는 컬럼들로 배열된 메모리 셀들 - 각각의 메모리 셀은 플로팅 게이트, 비트 라인에 접속하기 위한 비트 라인 단자, 워드 라인 단자, 및 소스 라인에 접속하기 위한 소스 라인 단자를 포함함 - 의 어레이; 및
    상기 워드 라인에 의한 소정 바이트(byte)의 상기 메모리 셀들로의 액세스를 제어하기 위한 워드 라인 선택 트랜지스터를 포함하고,
    상기 바이트의 메모리 셀들은, 동시에 상기 어레이 내의 임의의 다른 메모리 셀들이 소거됨이 없이, 소거될 수 있고,
    상기 워드 라인은 상기 워드 라인 선택 트랜지스터에 접속되고, 상기 워드 라인 선택 트랜지스터는 상기 메모리 셀의 워드 라인 단자를 통하여 상기 메모리 셀에 접속되는 비휘발성 메모리 디바이스.
  2. 청구항 1에 있어서,
    워드 라인에 의한 상기 바이트의 메모리 셀들로의 액세스를 제어하기 위한 워드 라인 선택 라인을 추가로 포함하는, 비휘발성 메모리 디바이스.
  3. 청구항 2에 있어서,
    워드 라인에 의한 상기 바이트의 메모리 셀들로의 액세스를 방지하기 위한 워드 라인 선택취소(deselect) 라인을 추가로 포함하는, 비휘발성 메모리 디바이스.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    제1 소스 라인에 의한 상기 바이트의 메모리 셀들로의 액세스를 제어하기 위한 제1 소스 라인 선택 라인을 추가로 포함하는, 비휘발성 메모리 디바이스.
  5. 삭제
  6. 삭제
  7. 청구항 4에 있어서,
    제2 소스 라인에 의한 상기 바이트의 메모리 셀들로의 액세스를 제어하기 위한 제2 소스 라인 선택 라인 - 상기 제1 소스 라인 선택 라인은 판독 동작들을 위해 사용되고, 상기 제2 소스 라인 선택 라인은 프로그래밍 동작들을 위해 사용됨 - 을 추가로 포함하는, 비휘발성 메모리 디바이스.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 청구항 2에 있어서,
    워드 라인에 의한 상기 바이트의 메모리 셀들로의 액세스를 방지하기 위한 워드 라인 선택취소 트랜지스터를 추가로 포함하는, 비휘발성 메모리 디바이스.
  12. 청구항 1에 있어서,
    제1 소스 라인에 의한 상기 바이트의 메모리 셀들로의 액세스를 제어하기 위한 제1 소스 라인 선택 트랜지스터를 추가로 포함하는, 비휘발성 메모리 디바이스.
  13. 청구항 4에 있어서,
    제2 소스 라인에 의한 상기 바이트의 메모리 셀들로의 액세스를 제어하기 위한 제2 소스 라인 선택 트랜지스터 - 상기 제1 소스 라인 선택 라인은 판독 동작들을 위해 사용되고, 상기 제2 소스 라인 선택 라인은 프로그래밍 동작들을 위해 사용됨 - 를 추가로 포함하는, 비휘발성 메모리 디바이스.
  14. 청구항 2에 있어서,
    상기 바이트 내에서, 상기 바이트 내의 셀들의 개수보다 적은 다수의 셀들이 판독 또는 프로그래밍될 수 있는, 비휘발성 메모리 디바이스.
  15. 청구항 14에 있어서,
    상기 판독 또는 프로그래밍은 상기 바이트 내의 모든 셀들이 완료될 때까지 행해지는, 비휘발성 메모리 디바이스.
  16. 청구항 2에 있어서,
    동일한 소스 라인을 공유하는 단위 셀 쌍을 위한 상보성 비트 라인 또는 비트 라인 바를 추가로 포함하는, 비휘발성 메모리 디바이스.
  17. 청구항 16에 있어서,
    상기 상보성 비트 라인은 판독 동작 동안에 상기 선택된 비트 라인에 대해 상기 소스 라인을 저전압으로 풀-다운시키는데 사용되는, 비휘발성 메모리 디바이스.
  18. 청구항 1에 있어서,
    비트 라인은 판독 동작 동안에 선택된 비트 라인에 대해 상기 소스 라인을 풀-다운시키는데 사용되는, 비휘발성 메모리 디바이스.
  19. 청구항 1에 있어서,
    동시에 양측 바이트들 모두의 판독을 인에이블시키는 한 쌍의 바이트들의 메모리 셀들에 커플링되는 소스 라인 선택 판독 라인을 추가로 포함하는, 비휘발성 메모리 디바이스.
  20. 청구항 19에 있어서,
    상기 소스 라인 선택 판독 라인의 사용을 인에이블시키기 위한 인에이블 소스 라인 선택 판독 라인을 추가로 포함하는, 비휘발성 메모리 디바이스.
  21. 청구항 1에 있어서,
    메모리 셀들의 2개의 로우들에 액세스하기 위한 워드 라인을 추가로 포함하는, 비휘발성 메모리 디바이스.
  22. 청구항 21에 있어서,
    상기 워드 라인을 인에이블시키기 위한 워드 라인 선택 라인을 추가로 포함하는, 비휘발성 메모리 디바이스.
  23. 청구항 21에 있어서,
    상기 워드 라인을 인에이블시키기 위한 트랜지스터를 추가로 포함하는, 비휘발성 메모리 디바이스.
  24. 청구항 21에 있어서,
    두 쌍의 바이트들의 메모리 셀들의 프로그래밍을 인에이블시키기 위한 트랜지스터를 추가로 포함하는, 비휘발성 메모리 디바이스.
  25. 청구항 21에 있어서,
    두 쌍의 바이트들의 메모리 셀들의 판독을 인에이블시키기 위한 트랜지스터를 추가로 포함하는, 비휘발성 메모리 디바이스.
  26. 청구항 21에 있어서,
    한 쌍의 바이트들의 메모리 셀들의 프로그래밍을 인에이블시키기 위한 트랜지스터를 추가로 포함하는, 비휘발성 메모리 디바이스.
  27. 청구항 21에 있어서,
    한 쌍의 바이트들의 메모리 셀들의 판독을 인에이블시키기 위한 트랜지스터를 추가로 포함하는, 비휘발성 메모리 디바이스.
  28. 청구항 1에 있어서,
    상기 메모리 셀들의 로우들의 절반은 상기 디바이스의 동작 동안에 사용되지 않는, 비휘발성 메모리 디바이스.
  29. 청구항 28에 있어서,
    상기 로우들의 절반을 위한 워드 라인들은 접지 바이어스에 접속되는, 비휘발성 메모리 디바이스.
  30. 청구항 1에 있어서,
    메모리 셀들의 각각의 컬럼은 2개의 비트 라인들에 커플링되는, 비휘발성 메모리 디바이스.
  31. 비휘발성 메모리 디바이스로서,
    각각의 워드 라인에 대응하는 로우들 및 각각의 비트 라인에 대응하는 컬럼들로 배열된 메모리 셀들 - 각각의 메모리 셀은 플로팅 게이트, 제어 게이트 라인에 접속하기 위한 제어 게이트, 비트 라인에 접속하기 위한 비트 라인 단자, 워드 라인 단자, 및 소스 라인에 접속하기 위한 소스 라인 단자를 포함함 - 의 어레이; 및
    워드 라인에 의한 소정 바이트(byte)의 메모리 셀들로의 액세스를 제어하기 위한 워드 라인 선택 트랜지스터를 포함하고,
    상기 바이트의 메모리 셀들은, 동시에 상기 어레이 내의 임의의 다른 메모리 셀들이 소거됨이 없이, 소거될 수 있고,
    상기 워드 라인은 상기 워드 라인 선택 트랜지스터에 접속되고, 상기 워드 라인 선택 트랜지스터는 상기 메모리 셀의 워드 라인 단자를 통하여 상기 메모리 셀에 접속되는 비휘발성 메모리 디바이스.
  32. 청구항 31에 있어서,
    워드 라인에 의한 상기 바이트의 메모리 셀들 중 각각의 메모리 셀의 제어 게이트로의 액세스를 제어하기 위한 제어 게이트 선택 라인을 추가로 포함하는, 비휘발성 메모리 디바이스.
  33. 청구항 32에 있어서,
    워드 라인에 의한 상기 바이트의 메모리 셀들로의 액세스를 제어하기 위한 워드 라인 선택 라인을 추가로 포함하는, 비휘발성 메모리 디바이스.
  34. 청구항 33에 있어서,
    워드 라인에 의한 상기 바이트의 메모리 셀들로의 액세스를 방지하기 위한 워드 라인 선택취소 라인을 추가로 포함하는, 비휘발성 메모리 디바이스.
  35. 청구항 32 내지 청구항 34 중 어느 한 항에 있어서,
    제1 소스 라인에 의한 상기 바이트의 메모리 셀들로의 액세스를 제어하기 위한 제1 소스 라인 선택 라인을 추가로 포함하는, 비휘발성 메모리 디바이스.
  36. 삭제
  37. 삭제
  38. 청구항 35에 있어서,
    제2 소스 라인에 의한 상기 바이트의 메모리 셀들로의 액세스를 제어하기 위한 제2 소스 라인 선택 라인 - 상기 제1 소스 라인 선택 라인은 판독 동작들을 위해 사용되고, 상기 제2 소스 라인 선택 라인은 프로그래밍 동작들을 위해 사용됨 - 을 추가로 포함하는, 비휘발성 메모리 디바이스.
  39. 삭제
  40. 삭제
  41. 삭제
  42. 청구항 32에 있어서,
    워드 라인에 의한 상기 바이트의 메모리 셀들로의 액세스를 방지하기 위한 워드 라인 선택취소 트랜지스터를 추가로 포함하는, 비휘발성 메모리 디바이스.
  43. 청구항 32에 있어서,
    제1 소스 라인에 의한 상기 바이트의 메모리 셀들로의 액세스를 제어하기 위한 제1 소스 라인 선택 트랜지스터를 추가로 포함하는, 비휘발성 메모리 디바이스.
  44. 청구항 42에 있어서,
    제1 소스 라인에 의한 상기 바이트의 메모리 셀들로의 액세스를 제어하기 위한 제1 소스 라인 선택 트랜지스터를 추가로 포함하는, 비휘발성 메모리 디바이스.
  45. 삭제
  46. 청구항 43에 있어서,
    제2 소스 라인에 의한 상기 바이트의 메모리 셀들로의 액세스를 제어하기 위한 제2 소스 라인 선택 트랜지스터 - 상기 제1 소스 라인 선택 트랜지스터는 판독 동작들을 위해 사용되고, 상기 제2 소스 라인 선택 트랜지스터는 프로그래밍 동작들을 위해 사용됨 - 를 추가로 포함하는, 비휘발성 메모리 디바이스.
  47. 청구항 44에 있어서,
    제2 소스 라인에 의한 상기 바이트의 메모리 셀들로의 액세스를 제어하기 위한 제2 소스 라인 선택 트랜지스터 - 상기 제1 소스 라인 선택 트랜지스터는 판독 동작들을 위해 사용되고, 상기 제2 소스 라인 선택 트랜지스터는 프로그래밍 동작들을 위해 사용됨 - 를 추가로 포함하는, 비휘발성 메모리 디바이스.
  48. 삭제
  49. 청구항 32에 있어서,
    하나의 소스 라인을 공유하는 2개의 바이트들을 추가로 포함하는, 비휘발성 메모리 디바이스.
  50. 청구항 49에 있어서,
    비선택된 바이트는 프로그래밍 시에 억제 CG 전압에 의해 억제되는, 비휘발성 메모리 디바이스.
  51. 청구항 33에 있어서,
    상기 바이트 내에서, 상기 바이트 내의 셀들의 개수보다 적은 다수의 셀들이 판독 또는 프로그래밍될 수 있는, 비휘발성 메모리 디바이스.
  52. 청구항 51에 있어서,
    상기 판독 또는 프로그래밍은 상기 바이트 내의 모든 셀들이 완료될 때까지 행해지는, 비휘발성 메모리 디바이스.
  53. 청구항 33에 있어서,
    동일한 소스 라인을 공유하는 단위 셀 쌍을 위한 상보성 비트 라인 또는 비트 라인 바를 추가로 포함하는, 비휘발성 메모리 디바이스.
  54. 청구항 31에 있어서,
    비트 라인은 판독 동작 동안에 선택된 비트 라인에 대해 상기 소스 라인을 저전압으로 풀-다운시키는데 사용되는, 비휘발성 메모리 디바이스.
  55. 청구항 53에 있어서,
    상기 상보성 비트 라인은 판독 동작 동안에 상기 선택된 비트 라인에 대해 상기 소스 라인을 저전압으로 풀다운시키는데 사용되는, 비휘발성 메모리 디바이스.
  56. 청구항 31에 있어서,
    동시에 양측 바이트들 모두의 판독을 인에이블시키는 한 쌍의 바이트들의 메모리 셀들에 커플링되는 소스 라인 선택 판독 라인을 추가로 포함하는, 비휘발성 메모리 디바이스.
  57. 청구항 56에 있어서,
    상기 소스 라인 선택 판독 라인의 사용을 인에이블시키기 위한 인에이블 소스 라인 선택 판독 라인을 추가로 포함하는, 비휘발성 메모리 디바이스.
  58. 청구항 56에 있어서,
    내부 메모리 셀 워드 라인을 선택취소하여, 제1 로우 내의 메모리 셀들이 선택될 수 있고 소스 라인을 상기 제1 로우와 공유하는 제2 로우 내의 메모리 셀들이 선택취소될 수 있도록 하기 위한 트랜지스터를 추가로 포함하는, 비휘발성 메모리 디바이스.
  59. 비휘발성 메모리 디바이스로서,
    각각의 워드 라인에 대응하는 로우들 및 각각의 비트 라인에 대응하는 컬럼들로 배열된 메모리 셀들 - 각각의 메모리 셀은 플로팅 게이트, 제어 게이트 라인에 접속하기 위한 제어 게이트, 소거 게이트 라인에 접속하기 위한 소거 게이트, 비트 라인에 접속하기 위한 비트 라인 단자, 워드 라인 단자, 및 소스 라인에 접속하기 위한 소스 라인 단자를 포함함 - 의 어레이; 및
    상기 워드 라인에 의한 소정 바이트(byte)의 메모리 셀들로의 액세스를 제어하기 위한 워드 라인 선택 트랜지스터를 포함하고,
    상기 바이트의 메모리 셀들은, 동시에 상기 어레이 내의 임의의 다른 메모리 셀들이 소거됨이 없이, 소거될 수 있고,
    상기 워드 라인은 상기 워드 라인 선택 트랜지스터에 접속되고, 상기 워드 라인 선택 트랜지스터는 상기 메모리 셀의 워드 라인 단자를 통하여 상기 메모리 셀에 접속되는 비휘발성 메모리 디바이스.
  60. 청구항 59에 있어서,
    워드 라인에 의한 상기 바이트의 메모리 셀들 중 각각의 메모리 셀의 제어 게이트로의 액세스를 제어하기 위한 제어 게이트 선택 라인을 추가로 포함하는, 비휘발성 메모리 디바이스.
  61. 청구항 60에 있어서,
    워드 라인에 의한 상기 바이트의 메모리 셀들 중 각각의 메모리 셀의 소거 게이트로의 액세스를 제어하기 위한 소거 게이트 선택 라인을 추가로 포함하는, 비휘발성 메모리 디바이스.
  62. 청구항 61에 있어서,
    워드 라인에 의한 상기 바이트의 메모리 셀들로의 액세스를 제어하기 위한 워드 라인 선택 라인을 추가로 포함하는, 비휘발성 메모리 디바이스.
  63. 청구항 62에 있어서,
    워드 라인에 의한 상기 바이트의 메모리 셀들로의 액세스를 방지하기 위한 워드 라인 선택취소 라인을 추가로 포함하는, 비휘발성 메모리 디바이스.
  64. 청구항 61 내지 청구항 63 중 어느 한 항에 있어서,
    제1 소스 라인에 의한 상기 바이트의 메모리 셀들로의 액세스를 제어하기 위한 제1 소스 라인 선택 라인을 추가로 포함하는, 비휘발성 메모리 디바이스.
  65. 삭제
  66. 삭제
  67. 청구항 64에 있어서,
    제2 소스 라인에 의한 상기 바이트의 메모리 셀들로의 액세스를 제어하기 위한 제2 소스 라인 선택 라인 - 상기 제1 소스 라인 선택 라인은 판독 동작들을 위해 사용되고, 상기 제2 소스 라인 선택 라인은 프로그래밍 동작들을 위해 사용됨 - 을 추가로 포함하는, 비휘발성 메모리 디바이스.
  68. 삭제
  69. 삭제
  70. 청구항 60에 있어서,
    워드 라인에 의한 상기 바이트의 메모리 셀들 중 각각의 메모리 셀의 소거 게이트로의 액세스를 제어하기 위한 소거 게이트 선택 트랜지스터를 추가로 포함하는, 비휘발성 메모리 디바이스.
  71. 삭제
  72. 청구항 70에 있어서,
    워드 라인에 의한 상기 바이트의 메모리 셀들로의 액세스를 방지하기 위한 워드 라인 선택취소 트랜지스터를 추가로 포함하는, 비휘발성 메모리 디바이스.
  73. 청구항 70 또는 청구항 72에 있어서,
    제1 소스 라인에 의한 상기 바이트의 메모리 셀들로의 액세스를 제어하기 위한 제1 소스 라인 선택 트랜지스터를 추가로 포함하는, 비휘발성 메모리 디바이스.
  74. 삭제
  75. 삭제
  76. 청구항 73에 있어서,
    제2 소스 라인에 의한 상기 바이트의 메모리 셀들로의 액세스를 제어하기 위한 제2 소스 라인 선택 트랜지스터 - 상기 제1 소스 라인 선택 트랜지스터는 판독 동작들을 위해 사용되고, 상기 제2 소스 라인 선택 트랜지스터는 프로그래밍 동작들을 위해 사용됨 - 를 추가로 포함하는, 비휘발성 메모리 디바이스.
  77. 삭제
  78. 삭제
  79. 청구항 60에 있어서,
    하나의 소스 라인을 공유하는 2개의 바이트들을 추가로 포함하는, 비휘발성 메모리 디바이스.
  80. 청구항 79에 있어서,
    비선택된 바이트는 프로그래밍 동안에 억제 CG 전압에 의해 억제되는, 비휘발성 메모리 디바이스.
  81. 청구항 62에 있어서,
    상기 바이트 내에서, 상기 바이트 내의 셀들의 개수보다 적은 다수의 셀들이 판독 또는 프로그래밍될 수 있는, 비휘발성 메모리 디바이스.
  82. 청구항 81에 있어서,
    상기 판독 또는 프로그래밍은 상기 바이트 내의 모든 셀들이 완료될 때까지 행해지는, 비휘발성 메모리 디바이스.
  83. 청구항 62에 있어서,
    동일한 소스 라인을 공유하는 단위 셀 쌍을 위한 상보성 비트 라인 또는 비트 라인 바를 추가로 포함하는, 비휘발성 메모리 디바이스.
  84. 청구항 83에 있어서,
    상기 상보성 비트 라인은 판독 동작 동안에 상기 선택된 비트 라인에 대해 상기 소스 라인을 저전압으로 풀-다운시키는데 사용되는, 비휘발성 메모리 디바이스.
  85. 청구항 59에 있어서,
    비트 라인은 판독 동작 동안에 선택된 비트 라인에 대해 상기 소스 라인을 저전압으로 풀-다운시키는데 사용되는, 비휘발성 메모리 디바이스.
  86. 청구항 59에 있어서,
    동시에 양측 바이트들 모두의 판독을 인에이블시키는 한 쌍의 바이트들의 메모리 셀들에 커플링되는 소스 라인 선택 판독 라인을 추가로 포함하는, 비휘발성 메모리 디바이스.
  87. 청구항 86에 있어서,
    상기 소스 라인 선택 판독 라인의 사용을 인에이블시키기 위한 인에이블 소스 라인 선택 판독 라인을 추가로 포함하는, 비휘발성 메모리 디바이스.
KR1020177006294A 2014-08-08 2015-07-17 Eeprom 기능을 갖춘 플래시 메모리 시스템 KR101908873B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/455,698 2014-08-08
US14/455,698 US9286982B2 (en) 2014-08-08 2014-08-08 Flash memory system with EEPROM functionality
PCT/US2015/041035 WO2016022275A1 (en) 2014-08-08 2015-07-17 Flash memory system with eeprom functionality

Publications (2)

Publication Number Publication Date
KR20170041817A KR20170041817A (ko) 2017-04-17
KR101908873B1 true KR101908873B1 (ko) 2018-10-16

Family

ID=53762387

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177006294A KR101908873B1 (ko) 2014-08-08 2015-07-17 Eeprom 기능을 갖춘 플래시 메모리 시스템

Country Status (7)

Country Link
US (1) US9286982B2 (ko)
EP (1) EP3178086B1 (ko)
JP (1) JP6311072B2 (ko)
KR (1) KR101908873B1 (ko)
CN (1) CN106663464B (ko)
TW (1) TWI594241B (ko)
WO (1) WO2016022275A1 (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9361995B1 (en) 2015-01-21 2016-06-07 Silicon Storage Technology, Inc. Flash memory system using complementary voltage supplies
US10535409B2 (en) * 2015-12-30 2020-01-14 Texas Instruments Incorporated Method for suppressing gate oxide tunnel current in non-volatile memory to reduce disturbs
KR102384654B1 (ko) 2016-05-17 2022-04-11 실리콘 스토리지 테크놀로지 인크 개별 메모리 셀 판독, 프로그래밍, 및 소거를 갖는 3-게이트 플래시 메모리 셀들의 어레이
US11308383B2 (en) 2016-05-17 2022-04-19 Silicon Storage Technology, Inc. Deep learning neural network classifier using non-volatile memory array
US10269440B2 (en) 2016-05-17 2019-04-23 Silicon Storage Technology, Inc. Flash memory array with individual memory cell read, program and erase
US9953719B2 (en) * 2016-05-18 2018-04-24 Silicon Storage Technology, Inc. Flash memory cell and associated decoders
FR3054920B1 (fr) * 2016-08-05 2018-10-26 Stmicroelectronics (Rousset) Sas Dispositif compact de memoire non volatile
US10340010B2 (en) * 2016-08-16 2019-07-02 Silicon Storage Technology, Inc. Method and apparatus for configuring array columns and rows for accessing flash memory cells
DE102018107089A1 (de) * 2017-05-12 2018-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Multiplexierer-Schaltkreis, Halbleitervorrichtung zum Multiplexieren von Spannungen, und Verfahren für seinen Betrieb
US10580492B2 (en) 2017-09-15 2020-03-03 Silicon Storage Technology, Inc. System and method for implementing configurable convoluted neural networks with flash memories
US11087207B2 (en) 2018-03-14 2021-08-10 Silicon Storage Technology, Inc. Decoders for analog neural memory in deep learning artificial neural network
US10748630B2 (en) 2017-11-29 2020-08-18 Silicon Storage Technology, Inc. High precision and highly efficient tuning mechanisms and algorithms for analog neuromorphic memory in artificial neural networks
US10803943B2 (en) 2017-11-29 2020-10-13 Silicon Storage Technology, Inc. Neural network classifier using array of four-gate non-volatile memory cells
KR102369391B1 (ko) * 2017-12-27 2022-03-02 삼성전자주식회사 비휘발성 메모리 장치의 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치
US10607703B2 (en) * 2018-05-16 2020-03-31 Silicon Storage Technology, Inc. Split-gate flash memory array with byte erase operation
US10910058B2 (en) * 2018-08-17 2021-02-02 Microchip Technology Incorporated Shared source line memory architecture for flash cell byte-alterable high endurance data memory
US11270763B2 (en) 2019-01-18 2022-03-08 Silicon Storage Technology, Inc. Neural network classifier using array of three-gate non-volatile memory cells
US11409352B2 (en) 2019-01-18 2022-08-09 Silicon Storage Technology, Inc. Power management for an analog neural memory in a deep learning artificial neural network
US11023559B2 (en) 2019-01-25 2021-06-01 Microsemi Soc Corp. Apparatus and method for combining analog neural net with FPGA routing in a monolithic integrated circuit
US10720217B1 (en) 2019-01-29 2020-07-21 Silicon Storage Technology, Inc. Memory device and method for varying program state separation based upon frequency of use
FR3095526B1 (fr) * 2019-04-25 2022-04-22 St Microelectronics Rousset Procédé d’écriture dans une mémoire EEPROM et circuit intégré correspondant
US11423979B2 (en) 2019-04-29 2022-08-23 Silicon Storage Technology, Inc. Decoding system and physical layout for analog neural memory in deep learning artificial neural network
US11315636B2 (en) 2019-10-14 2022-04-26 Silicon Storage Technology, Inc. Four gate, split-gate flash memory array with byte erase operation
CN113299333A (zh) 2020-02-21 2021-08-24 硅存储技术股份有限公司 由闪存单元构成的eeprom仿真器中的损耗均衡

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030095436A1 (en) 2001-11-08 2003-05-22 Windbond Electronics Corporation Of America Byte-selectable EEPROM array utilizing single split-gate transistor for non-volatile storage cell
US20100054043A1 (en) * 2007-08-06 2010-03-04 Silicon Storage Technology, Inc. Split Gate Non-Volatile Flash Memory Cell Having a Floating Gate, Control Gate, Select Gate and an Erase Gate with an Overhang Over the Floating Gate, Array and Method of Manufacturing
US20120063223A1 (en) * 2010-09-09 2012-03-15 Aplus Flash Technology, Inc. Most compact flotox-based combo NVM design without sacrificing EEPROM endurance cycles for 1-die data and code storage
US20130182509A1 (en) * 2011-09-09 2013-07-18 Aplus Flash Technology, Inc NEW 1T1b AND 2T2b FLASH-BASED, DATA-ORIENTED EEPROM DESIGN
US20140198571A1 (en) * 2013-01-11 2014-07-17 Atmel Corporation Selecting memory cells

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0793017B2 (ja) * 1987-04-24 1995-10-09 株式会社東芝 不揮発性半導体メモリ
JPH06268180A (ja) * 1993-03-17 1994-09-22 Kobe Steel Ltd 不揮発性半導体記憶装置
US5604711A (en) * 1995-05-19 1997-02-18 Cypress Semiconductor, Corporation Low power high voltage switch with gate bias circuit to minimize power consumption
US5719818A (en) * 1996-04-18 1998-02-17 Waferscale Integration Inc. Row decoder having triple transistor word line drivers
US6055203A (en) * 1997-11-19 2000-04-25 Waferscale Integration Row decoder
JP3999900B2 (ja) * 1998-09-10 2007-10-31 株式会社東芝 不揮発性半導体メモリ
JP3344331B2 (ja) * 1998-09-30 2002-11-11 日本電気株式会社 不揮発性半導体記憶装置
US6341095B1 (en) * 2001-02-21 2002-01-22 International Business Machines Corporation Apparatus for increasing pulldown rate of a bitline in a memory device during a read operation
US6888754B2 (en) * 2003-01-31 2005-05-03 Taiwan Semiconductor Manufacturing Company Nonvolatile semiconductor memory array with byte-program, byte-erase, and byte-read capabilities
US7495958B2 (en) * 2006-11-06 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Program and erase methods and structures for byte-alterable flash memory
WO2011100123A1 (en) * 2010-02-12 2011-08-18 Aplus Flash Technology, Inc. A flotox-based, bit-alterable, combo flash and eeprom memory
US8239619B2 (en) * 2010-07-09 2012-08-07 Macronix International Co., Ltd. Method and apparatus for high-speed byte-access in block-based flash memory
US8300461B2 (en) * 2010-08-24 2012-10-30 Yield Microelectronics Corp. Area saving electrically-erasable-programmable read-only memory (EEPROM) array
JP5756622B2 (ja) * 2010-11-30 2015-07-29 株式会社日立製作所 半導体装置
CN103380453B (zh) * 2010-12-21 2016-11-09 晶典有限公司 具有存储减少器的空间光调制器
US8804429B2 (en) * 2011-12-08 2014-08-12 Silicon Storage Technology, Inc. Non-volatile memory device and a method of programming such device
KR20130098643A (ko) * 2012-02-28 2013-09-05 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 임베디드 메모리 시스템
US9123401B2 (en) * 2012-10-15 2015-09-01 Silicon Storage Technology, Inc. Non-volatile memory array and method of using same for fractional word programming

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030095436A1 (en) 2001-11-08 2003-05-22 Windbond Electronics Corporation Of America Byte-selectable EEPROM array utilizing single split-gate transistor for non-volatile storage cell
US20100054043A1 (en) * 2007-08-06 2010-03-04 Silicon Storage Technology, Inc. Split Gate Non-Volatile Flash Memory Cell Having a Floating Gate, Control Gate, Select Gate and an Erase Gate with an Overhang Over the Floating Gate, Array and Method of Manufacturing
US20120063223A1 (en) * 2010-09-09 2012-03-15 Aplus Flash Technology, Inc. Most compact flotox-based combo NVM design without sacrificing EEPROM endurance cycles for 1-die data and code storage
US20130182509A1 (en) * 2011-09-09 2013-07-18 Aplus Flash Technology, Inc NEW 1T1b AND 2T2b FLASH-BASED, DATA-ORIENTED EEPROM DESIGN
US20140198571A1 (en) * 2013-01-11 2014-07-17 Atmel Corporation Selecting memory cells

Also Published As

Publication number Publication date
TW201618105A (zh) 2016-05-16
KR20170041817A (ko) 2017-04-17
CN106663464A (zh) 2017-05-10
JP6311072B2 (ja) 2018-04-11
US9286982B2 (en) 2016-03-15
TWI594241B (zh) 2017-08-01
WO2016022275A1 (en) 2016-02-11
EP3178086B1 (en) 2019-03-06
US20160042790A1 (en) 2016-02-11
JP2017525081A (ja) 2017-08-31
EP3178086A1 (en) 2017-06-14
CN106663464B (zh) 2019-04-30

Similar Documents

Publication Publication Date Title
KR101908873B1 (ko) Eeprom 기능을 갖춘 플래시 메모리 시스템
US7263003B2 (en) Two-transistor flash memory device using replica cell array to control the precharge/discharge and sense amplifier circuits of the primary cell array
JP5317742B2 (ja) 半導体装置
US7269063B2 (en) Floating gate memory with split-gate read transistor and split gate program transistor memory cells and method for making the same
JP3886673B2 (ja) 不揮発性半導体記憶装置
US7423910B2 (en) Semiconductor device including MOS transistors having floating gate and control gate
US7342843B2 (en) Semiconductor integrated circuit device
US20060083072A1 (en) Semiconductor memory device with MOS transistors each having floating gate and control gate
JP4709525B2 (ja) 不揮発性半導体記憶装置
TW201447892A (zh) 具有分離式基板選擇閘極和階層式位元線結構的非揮發性記憶體
US9460798B2 (en) Page or word-erasable composite non-volatile memory
JP2017522686A (ja) スプリットゲートフラッシュメモリセルのセクタの一部分の消去を禁止するシステム及び方法
US20130215683A1 (en) Three-Dimensional Flash-Based Combo Memory and Logic Design
JP6535812B2 (ja) ソース線プルダウン回路としてダミーメモリセルを使用するフラッシュメモリシステム
JP6573909B2 (ja) スプリットゲートフラッシュメモリセルのプログラミング中の外乱を低減するシステム及び方法
JP3780865B2 (ja) 不揮発性半導体記憶装置
US8982632B2 (en) Semiconductor memory device and method of driving semiconductor memory device
US20110199830A1 (en) Flotox-based, bit-alterable, combo flash and eeprom memory
US20170249994A1 (en) Semiconductor memory device
JP5143443B2 (ja) 不揮発性メモリ装置及びその動作方法
KR20010072189A (ko) 반도체 디바이스
US20190147953A1 (en) Eeprom, and methods for erasing, programming and reading the eeprom
JP2005310303A (ja) 半導体記憶装置及びそのテスト方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant