CN106663464B - 具有eeprom功能的闪存系统 - Google Patents

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Abstract

本发明涉及具有EEPROM功能的闪存装置。所述闪存装置是字节可擦除的和位可编程的。

Description

具有EEPROM功能的闪存系统
技术领域
本发明涉及具有EEPROM功能的闪存装置。所述闪存装置是字节可擦除的和位可编程的。
背景技术
非易失性存储器单元在本领域中是熟知的。图1中示出现有技术的第一类非易失性存储器单元110。存储器单元110包括第一导电类型(诸如P型)的半导体衬底112。衬底112具有表面，在该表面上形成第二导电类型(诸如N型)的第一区114(也称为源极线SL)。也为N型的第二区116(也称为漏极线)形成在衬底112的该表面上。第一区114和第二区116之间是沟道区118。位线BL 120连接至第二区116。字线WL 122被定位在沟道区118的第一部分上方并与其绝缘。字线122几乎不与或完全不与第二区116重叠。浮栅FG 124在沟道区118的另一部分上方。浮栅124与该另一部分绝缘，并与字线122相邻。浮栅124还与第一区114相邻。浮栅124可与第一区114显著地重叠，以提供从该区114到浮栅124的强耦合。
现有技术的非易失性存储器单元110的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制对单元110进行擦除，方法是在字线122上施加高电压，并且位线和源极线的电压为零伏。电子从浮栅124隧穿到字线122中，使得浮栅124带正电，从而在读取条件下打开单元110。所得的单元擦除状态被称为‘1’状态。通过源极侧热电子编程机制对单元110进行编程，方法是在源极线114上施加高电压，在字线122上施加低电压，以及在位线120上施加编程电流。流过字线122与浮栅124之间的间隙的电子的一部分获得足够的能量以注入到浮栅124中，使得浮栅124带负电，从而在读取条件下关断单元110。所得的单元编程状态被称为‘0’状态。
可用于存储器单元110中的读取、编程、擦除和待机操作的示例性电压在下表1中示出：
图2中示出现有技术的第二类非易失性存储器单元210。存储器单元210包括第一导电类型(诸如P型)的半导体衬底212。衬底212具有在其上形成第二导电类型(诸如N型)的第一区214(也称为源极线SL)的表面。也为N型的第二区216(也称为漏极线)形成在衬底212的该表面上。第一区214和第二区216之间是沟道区218。位线BL 220连接至第二区216。字线WL 222被定位在沟道区218的第一部分上方并与其绝缘。字线222几乎不与或完全不与第二区216重叠。浮栅FG 224在沟道区218的另一部分上方。浮栅224与该另一部分绝缘，并与字线222相邻。浮栅224还与第一区214相邻。浮栅224可与第一区214重叠以提供该区214到浮栅224的耦合。耦合栅CG(也称为控制栅)226位于浮栅224上方并与其绝缘。
现有技术的非易失性存储器单元210的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制对单元210进行擦除，方法是在字线222上施加高电压，同时其他端子等于零伏。电子从浮栅224隧穿到字线222中而带正电，从而在读取条件下打开单元210。所得的单元擦除状态被称为‘1’状态。通过源极侧热电子编程机制对单元210进行编程，方法是在耦合栅226上施加高电压，在源极线214上施加高电压，以及在位线220上施加编程电流。流过字线222与浮栅224之间的间隙的电子的一部分获得足够的能量以注入到浮栅224中，使得浮栅224带负电，从而在读取条件下关断单元210。所得的单元编程状态被称为‘0’状态。
可用于存储器单元210中的读取、编程、擦除和待机操作的示例性电压在下表2中示出：
可用于存储器单元210中的读取、编程和擦除操作的另一组示例性电压(当负电压可用于读取和编程操作时)在下表3中示出：
可用于存储器单元210中的读取、编程和擦除操作的另一组示例性电压(当负电压可用于读取、编程和擦除操作时)在下表4中示出：
图3中示出了第三类型的非易失性存储器单元310。存储器单元310包括第一导电类型(诸如P型)的半导体衬底312。衬底312具有在其上形成第二导电类型(诸如N型)的第一区314(也称为源极线SL)的表面。也为N型的第二区316(也称为漏极线)形成在衬底312的该表面上。第一区314和第二区316之间是沟道区318。位线BL 320连接至第二区316。字线WL322被定位在沟道区318的第一部分上方并与其绝缘。字线322几乎不与或完全不与第二区316重叠。浮栅FG 324在沟道区318的另一部分上方。浮栅324与该另一部分绝缘，并与字线322相邻。浮栅324还与第一区314相邻。浮栅324可与第一区314重叠以提供该区314到浮栅324的耦合。耦合栅CG(也称为控制栅)326位于浮栅324上方并与其绝缘。擦除栅EG 328在第一区314上方并与浮栅324和耦合栅326相邻，且与该浮栅和该耦合栅绝缘。浮栅324的顶部拐角可指向T形擦除栅328的内侧拐角以提高擦除效率。擦除栅328也与第一区314绝缘。单元310在USP 7,868,375中进行更为具体的描述，USP 7,868,375的公开内容全文通过引用并入本文中。
现有技术的非易失性存储器单元310的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制对单元310进行擦除，方法是在擦除栅328上施加高电压，同时其他端子等于零伏。电子从浮栅324隧穿到擦除栅328中，使得浮栅324带正电，从而在读取条件下打开单元310。所得的单元擦除状态被称为‘1’状态。通过源极侧热电子编程机制对单元310进行编程，方法是在耦合栅326上施加高电压，在源极线314上施加高电压，在擦除栅328上施加中电压，以及在位线320上施加编程电流。流过字线322与浮栅324之间的间隙的电子的一部分获得足够的能量以注入到浮栅324中，使得浮栅324带负电，从而在读取条件下关断单元310。所得的单元编程状态被称为‘0’状态。
可用于存储器单元310中的读取、编程和擦除操作的示例性电压在下表5中示出：
对于编程操作，EG电压可被施加得比SL电压(例如5V)高得多(例如8V)以加强编程操作。在这种情况下，以较高电压(CG抑制电压)(例如6V)施加未选CG编程电压，以减少共享所选存储器单元的相同EG栅极的相邻存储器单元的不期望擦除效果。
可用于存储器单元310中的读取、编程和擦除操作的另一组示例性电压(当负电压可用于读取和编程操作时)在下表6中示出：
可用于存储器单元310中的读取、编程和擦除操作的另一组示例性电压(当负电压可用于读取、编程和擦除操作时)在下表7中示出：
对于编程操作，EG电压被施加得比SL电压(例如5V)高得多(例如8-9V)以加强编程操作。在这种情况下，以较高电压(CG抑制电压)(例如5V)施加未选CG编程电压，以减少共享所选存储器单元的相同EG栅极的相邻存储器单元的不期望擦除效果。
图1至图3所示类型的存储器单元通常被布置成行和列以形成阵列。因为字线控制存储器单元的整个行，并且当存在擦除栅(如图3所示类型)时，擦除栅由存储器单元的行对共享，所以一次对整行或行对执行擦除操作。因此，在使用图1至图3所示类型的存储器单元的现有技术存储器系统中，还不可能一次仅擦除一个字节的数据或一个字节的数据对。
在现有技术中已知的还有电可擦除可编程只读存储器(EEPROM)装置。与图1至图3的闪存单元一样，EEPROM装置是非易失性存储器装置。但在EEPROM装置中，单元可一次擦除一个字节，这与使用图1至图3的存储器单元的系统不同。EEPROM单元尺寸通常比闪存单元尺寸大得多。
所需要的是可逐字节地被擦除的闪存装置，类似于EEPROM装置中可能的操作。优点包括闪存功能(诸如具有扇区可擦除特征的高密度存储器)和EEPROM功能(具有字节可擦除特征的低密度存储器)存在于同一工艺上。
发明内容
在下面描述的实施例中，闪存阵列可逐字节地被擦除。
附图说明
图1是现有技术的非易失性存储器单元的剖视图，本发明的方法可应用于该存储器单元。
图2是现有技术的非易失性存储器单元的剖视图，本发明的方法可应用于该存储器单元。
图3是现有技术的非易失性存储器单元的剖视图，本发明的方法可应用于该存储器单元。
图4是包括图1至图3所示类型的非易失性存储器单元的存储器装置的布局图。
图5示出了闪存电路的实施例。
图6是闪存电路的实施例的布局图。
图7示出了闪存电路的实施例。
图8示出了闪存电路的实施例。
图9示出了闪存电路的实施例。
图10示出了闪存电路的实施例。
图11示出了闪存电路的实施例。
图12示出了闪存电路的实施例。
图13示出了闪存电路的实施例。
图14示出了闪存电路的实施例。
图15示出了闪存电路的实施例。
图16示出了闪存电路的实施例。
图17是闪存电路的实施例的布局图。
图18示出了闪存电路的实施例。
图19示出了闪存电路的实施例。
图20示出了闪存电路的实施例。
图21示出了闪存电路的实施例。
图22示出了闪存电路的实施例。
图23是闪存电路的实施例的布局图。
图24示出了闪存电路的实施例。
图25示出了闪存电路的实施例。
具体实施方式
图4示出了二维闪存SFEE系统的架构的实施例。管芯400包括：用于存储数据的存储器阵列15和存储器阵列20，所述存储器阵列任选地利用如图1中的存储器单元110、如图2中的存储器单元210或如图3中的存储器单元310；用于使管芯400的其他部件通常与焊线(未示出)之间能够电连通的焊盘35和焊盘80，所述焊线继而连接到用于从封装芯片外部触及集成电路的引脚(未示出)或封装凸块或者用于互连到SOC(片上系统)上的其他宏的宏接口引脚(未示出)；用于为系统提供正负电压源的高电压电路75；用于提供诸如冗余和内置自测试的各种控制功能的控制逻辑70；模拟电路65；分别用于从存储器阵列15和存储器阵列20读取数据的感测电路60和61；行译码器电路45和行译码器电路46，分别用于访问存储器阵列15和存储器阵列20中的将要读取或写入的行；字节选择译码器55和字节选择译码器56，分别用于访问存储器阵列15和存储器阵列20中的将要读取或写入的字节；电荷泵电路50和电荷泵电路51，分别用于为存储器阵列15和存储器阵列20提供用于编程和擦除操作的升高电压；由存储器阵列15和存储器阵列20共享的、用于读取和写入(擦除/编程)操作的高电压驱动器电路30；存储器阵列15在读取和写入操作期间使用的高电压驱动器电路25，以及存储器阵列20在读取和写入(擦除/编程)操作期间使用的高电压驱动器电路26；以及高电压字节选择译码器40和高电压字节选择译码器41，分别用于选择或取消选择在存储器阵列15和存储器阵列20的写入操作期间将被编程的位线。如下面更详细地论述，以仿真传统EEPROM功能的方式访问存储器阵列15和存储器阵列20。
参考图5，示出了具有EEPROM功能的闪存电路500的实施例(无干扰超快闪EEPROM)。在此实施例中，闪存电路500与图1所示类型的闪存单元一起使用。将描述所选字节对510的操作。所选字节对510包括两个所选数据字节：对应于第一字线(WL0)和八个位线(BL0至BL7)的第一字节511，以及对应于第二字线(WL0B)和八个位线(BL0至BL7)的第二字节512。应当理解，对于闪存电路500中的所有其他字节和字节对，存在与下面针对所选字节对510以及第一字节511和第二字节512所描述的类似的连接和电路。
闪存电路500包括多条字线诸如字线520(也标记为WL0)、多条相关字线诸如字线521(也标记为WL0B)和多条位线诸如位线540(也标记为BL0)。在现有技术设计中，连接到字线及其相关字线的存储器单元将共享源极线，意味着所选源极线中的其他未选存储器单元在编程操作中被扰乱。
闪存电路500还包括耦合到晶体管532和晶体管533的字线选择线530(也标记为WLSEL0)、字线取消选择线531(也标记为WLDESEL0)、耦合到晶体管551的源极线选择编程线550(也标记为SLSELP0)、耦合到晶体管561的启用源极线选择读取线560(也标记为EN_SLSELR0)以及源极线选择读取线570(也标记为SLSELR0)。在此实例中，位线540耦合到存储器单元541(在此实例中，其为图1中所示的存储器单元类型)。晶体管532、533是高电压(HV)晶体管，例如栅极氧化物180-220A(埃)，以能够提供例如10-15V的擦除字线电压。晶体管551是高电压(HV)晶体管，例如栅极氧化物180-220A，或中等高电压晶体管，例如栅极氧化物100-150A，以能够提供例如10-15V的编程源极线电压。晶体管561是IO晶体管类型，例如栅极氧化物80A，以能够维持其漏极上的编程源极线电压。一个实施例使用FG晶体管作为晶体管561。该方法的优点包括存储器阵列区域中的FG晶体管和晶体管561具有工艺兼容性。
与现有技术不同，可在不擦除存储器电路500中的任何其他字节或字节对的情况下擦除所选字节对510，并且可在不编程存储器电路500中的任何其他字节或字节对的情况下编程所选字节对510。因此，使用闪存单元实现了EEPROM功能。相比之下，在现有技术中，对应于位线BL8至BL15以及字线WL0和WL0B的字节也将以与所选字节对510相同的类型被编程。
具体地讲，与现有技术不同，每个字线不直接连接到其行和对应行中的每个存储器单元。例如，字线520(WL0)连接到NMOS晶体管532的栅极，NMOS晶体管的源极连接到字线选择线530(WLSEL0)，并且NMOS晶体管的漏极连接到存储器单元541和存储器单元542的字线。因此，当字线选择线530(WLSEL0)生效时，字线520仅连接到存储器单元541和存储器单元542的字线。如果不打算选择所选字节对510，则字线取消选择线531可用于将所选字节对510中存储器单元上的字线端子的电压降至0V或负电压。这样，字线可仅访问存储器单元的一个字节对，而不是行和相关行中的所有存储器单元。
类似地，每个源极线不直接连接到其行中的每个存储器单元。例如，SLBYTE0仅连接到存储器单元541和存储器单元542以及所选字节对510中的其他存储器单元，而不连接到所选字节对510外部的其他存储器单元。这样，源极线可仅访问存储器单元的一个字节对，而不是行和对应行中的所有存储器单元。
用于执行擦除、编程和读取操作的示例性参数组在下表8A至表8D中示出：
参考图6，示出了图5所示的设计的物理布局600的实施例。字线(WLx)在金属2层中水平设置，并且选择和取消选择线(WLSELx、WLDESELx、SLSELx、ENSLSELx)在金属1层中竖直设置。源极线在硅化扩散或硅化多晶硅中布置。
参考图7，示出了包含对图5的闪存电路500的修改的闪存电路700的实施例。图7中的许多结构与图5中的结构相同，因此不再描述。修改包括耦合到晶体管对611的共享启用源极线选择读取线610(也标记为EN_SLSELR01)和用于选择读取两个字节对而不是一个字节对的源极线选择读取线620(也标记为SLSELR01)。这里，两个字节对对应于位线BL0…BL7和BL8…BL15以及字线WL0和WL0B。共享启用源极线选择读取线610和源极线选择读取线620可用于读取两个字节对。
参考图8，示出了包含对图7的闪存电路700的修改的闪存电路800的实施例。图8中的许多结构与图7中的结构相同，因此不再描述。修改包括使用单条字线而不是两条字线用于两行存储器单元。例如，用字线条线810(也标记为WL0B)而不是如图5至图6中的两条字线访问前两行。多条字线耦合到HV(高电压)PMOS晶体管和HV NMOS晶体管的栅极。例如，字线810耦合到PMOS晶体管811和NMOS晶体管812。这样，由字线及其字线条线执行的图7中的相同功能仅由字线条线执行。本领域技术人员将理解，在交换PMOS和NMOS晶体管的位置的情况下，可使用字线而不是字线条线。
参考图9，示出了包含对图5的闪存电路500的修改的闪存电路900的实施例。图8中的许多结构与图5中的结构相同，因此不再描述。修改包括使用一个字线和一个NMOS晶体管来选择存储器单元的每两个内部行，诸如用于两行的字线910(也标记为WL0)和晶体管911。多条线耦合到NMOS晶体管911的栅极。例如，字线910耦合到如图所示的NMOS晶体管911。字线910(与具有BL0-7的字节上操作相关)耦合到晶体管921和晶体管931。源极线编程选择线SLSELP0920连接到晶体管921。源极线读取选择线SLSELR0920连接到晶体管931。字线912WL1的功能类似于字线WL0910对于具有位线BL8-15的字节。这样，由两条字线520和521以及两个晶体管532和533执行的图5中的相同功能仅由一条字线910和一个晶体管911执行。在闪存电路900中，不需要字线取消选择线531(在图5中也标记为WLDESEL0)和启用源极线选择读取线560(在图5中也标记为EN_SLSELR1)。字线WL1912用于水平地选择下一相邻字节(具有BL8-15)。在一个实施例中，其可被实现为与字线910相同的线。一个偏压操作实施例要求在任何操作之前将存储器单元的所有内部字线预充电至接地。
参考图10，示出了包含对图9的闪存电路900的修改的闪存电路1000的实施例。图10中的许多结构与图9中的结构相同，因此不再描述。修改包括使用在两个字节(具有BL0-7和BL8-15)之间共享的共享存储器单元源极线1040。修改还包括耦合到晶体管1011的源极线选择线1010(也标记为SLSEL0)和耦合到晶体管1021的源极线选择线1020(也标记为SLSEL1)，分别用于选择两个字节对而不是用于编程和读取的一个字节对。这里，两个字节对对应于位线BL0…BL7和BL8…BL15。源极线选择线1010和源极线选择线1020可用于编程和读取。
参考图11，示出包含对图10的闪存电路的修改的闪存电路1100的实施例。图11中的许多结构与图10中的结构相同，因此不再描述。修改包括使用耦合到NMOS晶体管1111的源极线选择线1110和耦合到NMOS晶体管1121的源极线选择线1120。源极线选择线1110用于编程和读取所选字节对510，源极线选择线1120用于编程和读取对应于位线BL8至BL15以及字线WL0和WL1的字节对。因此，每个字节对可独立地被编程。源极线选择线1110和NMOS晶体管1111被共享用于编程和读取选择。
参考图12，示出了包含前述附图的闪存电路的修改的闪存电路1200的实施例。图12中的许多结构与前述附图中的结构相同，因此不再描述。在闪存电路1200中不使用存储器单元一半的行。例如，不使用包含存储器单元542的行，并且那些存储器单元的字线连接到接地偏压1210。然而，存储器另一半的行(诸如包含存储器单元541的存储器行)如前述附图所述那样使用。
参考图13，示出了包含前述附图的闪存电路的修改的闪存电路1300的实施例。图13中的许多结构与前述附图中的结构相同，因此不再描述。在闪存电路1300中，存储器单元的每一列耦合到两条位线而不是仅一条位线。例如，包含存储器单元541和存储器单元542(被称为单位单元对)的列耦合到包括位线540(位线BL0)和位线1341(位线条BL0B或称为互补位线)的位线对1340。存储器单元的每一列存在类似的位线对。在存储器单元541和存储器单元542的特定实例中，位线540耦合到存储器单元541，并且位线1341耦合到存储器单元542。存储器单元542(以及类似地位于一对或多个存储器单元中的其他存储器单元)实际上不用于存储数据。在读取操作期间，位线1341将连接到接地，并且存储器单元542将充当下拉晶体管以将源极线(SL0_BYTE)降至低电压。因此，存储器阵列一半的行不用于存储数据，而是用于将源极线下拉到低电压(即接地解码)。单位单元对的位线和互补位线的上述实施例适用于与图3中的单元类型2和图4中的单元类型3相关联的以下实施例。
参考图14，示出了包含前述附图的闪存电路的修改的闪存电路1400的实施例。图14中的许多结构与前述附图中的结构相同，因此不再描述。字线选择线1410(WLSEL)耦合到NMOS晶体管1411和NMOS晶体管1412。NMOS晶体管1411的栅极由字线1421(WL0a)控制，并且NMOS晶体管1412的栅极由字线1422(WL0b)控制，其中NMOS晶体管1411的一个端子和NMOS晶体管1412的一个端子连接到字线选择线1410(WLSEL)，如图所示。每条字线可选择一行存储器单元。存储器单元共享成对的行中的源极线，如图所示。例如，存储器单元541和存储器单元542共享源极线1430(SL0_BYTE)。源极线选择线1440耦合到NMOS晶体管1441，所述NMOS晶体管继而耦合到存储器单元源极线1430。在此实施例中，可使用用于选择字节的一行存储器单元的一个晶体管和一条字线选择线来读取、擦除和编程各个字节。
参考图15，示出了包含前述附图的闪存电路的修改的闪存电路1500的实施例。图15中的许多结构与前述附图中的结构相同，因此不再描述。在此实施例中，字线选择线和晶体管以及源极线选择线和晶体管布置在存储器字节的同一侧上。闪存电路1500另外以与图14中的闪存电路1400相同的方式操作。
在闪存电路500、700、800、900、1000、1100、1200、1300和1400的替代实施例中，一半的行(诸如所有奇数行或所有偶数行，或二者的某一组合)可使其位线端子(例如位线接触)移除、其浮栅移除或其字线端子接地，使得那些行不用于存储数据。
在闪存电路500、700、800、900、1000、1100、1200、1300和1400的另一个替代实施例中，作为读取或编程操作对象的字节(即8个单元)内的单元(位)数量可以是可配置的。在一个实施例中，读取操作一次按顺序完成1或2或4个单元(位)，直到完成字节中的所有单元。在一个实施例中，编程操作一次按顺序完成1或2或4个单元(位)，直到完成字节中的所有单元。
在闪存电路500、700、800、900、1000、1100、1200、1300和1400的替代实施例中，连接到源极线选择线的晶体管(诸如连接到源极线选择编程线550的晶体管551)是原生晶体管(即意味着其阈值电压接近零伏)。
在闪存电路500、700、800、900、1000、1100、1200、1300和1400的替代实施例中，连接到源极线选择读取线的晶体管(诸如连接到源极线选择读取线570的晶体管561)是HV OX(高压氧化物)晶体管。
在闪存电路500、700、800、900、1000、1100、1200、1300和1400的替代实施例中，可移除连接到源极线选择读取线的晶体管(诸如连接到源极线选择读取线570的晶体管561)，并且可放大连接到源极线选择编程线的晶体管(诸如连接到源极线选择编程线550的晶体管551)的尺寸以在读取中操作(替换晶体管561)。
在闪存电路500、700、800、900、1000、1100、1200、1300和1400的替代实施例中，连接到字线选择线的晶体管(诸如连接到字线选择线530的晶体管532)和连接到源极线选择线的晶体管(诸如连接到源极线选择编程线550的晶体管551)是PMOS晶体管而不是NMOS晶体管，其中连接到其上的控制信号是与先前描述的用于NMOS晶体管的信号互补的信号。
在闪存电路500、700、800、900、1000、1100、1200、1300和1400的替代实施例中，多于两个字节的存储器单元连接到共用共享源极线。在一个实施例中，四个字节的存储器单元连接到共用共享源极线。
在闪存电路500、700、800、900、1000、1100、1200、1300和1400的替代实施例中，字线和源极线控制信号(其可通过竖直金属线连接，平行于存储器位线)通过物理上位于各个存储器单元之间或存储器单元的字节的结尾处的节点引入。
参考图16，示出了具有EEPROM功能的闪存电路1600的实施例。在此实施例中，闪存电路1600与图2所示类型的闪存单元一起使用。将描述所选字节对1610的操作。所选字节对1610包括两个所选数据字节：对应于第一字线(WL0)和八个位线(BL0至BL7)的第一字节1611，以及对应于第二字线(WL0B)和八个位线(BL0至BL7)的第二字节1612。应当理解，闪存电路1600中的所有其他字节和类似的字节对存在类似的连接和电路。闪存电路1600包括多条字线诸如字线1620(也标记为WL0)、多条相关字线诸如字线1621(也标记为WL0B)和多条位线诸如位线1640(也标记为BL0)。在现有技术设计中，字线和相关字线将具有共享源极线。
闪存电路1600还包括耦合到晶体管1632和晶体管1633的字线选择线1630(也标记为WLSEL0)、字线取消选择线1631(也标记为WLDESEL0)、耦合到晶体管1651的源极线选择编程线1650(也标记为SLSELP0)、耦合到晶体管1661的启用源极线选择读取线1660(也标记为EN_SLSELR0)以及源极线选择读取线1670(也标记为SLSELR0)。在此实例中，位线1640耦合到存储器单元1641(在此实例中，其为图2中所示的存储器单元类型)。闪存电路还包括耦合到晶体管1681的控制栅选择线1680(也标记为CGSEL0)。
与现有技术不同，可在不擦除存储器电路1600中的任何其他字节或字节对的情况下擦除所选字节对1610，并且可在不编程存储器电路1600中的任何其他字节或字节对的情况下编程所选字节对1610。因此，使用闪存单元实现了EEPROM功能。相比之下，在现有技术中，对应于位线BL8至BL15以及字线WL0和WL0B的字节也将以与所选字节对1610相同的类型被编程。
具体地讲，与现有技术不同，每个字线不直接连接到其行和对应行中的每个存储器单元。例如，字线1620(WL0)连接到NMOS晶体管1632的栅极，NMOS晶体管1632的源极连接到字线选择线1630(WLSEL0)，并且NMOS晶体管1632的漏极连接到存储器单元1641和存储器单元1642。因此，当字线选择线1630(WLSEL0)生效时，字线1620仅耦合到存储器单元1641和存储器单元1642。类似地，控制栅选择线1680(CGSEL0)连接到晶体管1681的源极，晶体管1681的栅极连接到字线1620(WL0)，其中晶体管1681的漏极连接到所选字节对1610的存储器单元(包括存储器单元1641和1642)的控制栅。这样，字线可仅访问存储器单元的一个字节对，而不是行和对应行中的所有存储器单元。
类似地，每个源极线不直接连接到其行中的每个存储器单元。例如，SLBYTE01652仅连接到存储器单元1641和存储器单元1642以及所选字节对1610中的其他存储器单元，而不连接到所选字节对1610外部的其他存储器单元。这样，源极线可仅访问存储器单元的一个字节对，而不是行和对应行中的所有存储器单元。晶体管1632、1633是高电压(HV)晶体管，例如栅极氧化物180-220A(埃)，以能够提供例如10-15V的擦除字线电压。晶体管1681是高电压(HV)晶体管，例如栅极氧化物180-220A(埃)，以能够提供例如10-15V的控制栅线电压。晶体管1651是高电压(HV)晶体管，例如栅极氧化物180-220A，或中等高电压晶体管，例如栅极氧化物100-150A，以能够提供例如4-5V的编程源极线电压。晶体管1661是IO晶体管类型，例如栅极氧化物80A，以能够维持其漏极上的编程源极线电压。一个实施例使用FG晶体管作为晶体管1661。该方法的优点包括存储器阵列区域中的FG晶体管和晶体管561具有工艺兼容性。
用于执行擦除、编程和读取操作的一组特定参数在下表9A至表9D中示出：
参考图17，示出了图16所示的设计的物理布局1700的实施例。字线(WLx)在金属2层中水平设置，并且选择和取消选择线(WLSELx、WLDESELx、SLSELx、ENSLSELx、CGSELx)在金属1层或金属3层中竖直设置。源极线在硅化扩散或硅化多晶硅中布置。
参考图18，示出包含对图16的闪存电路的修改的闪存电路1800的实施例。图18中的许多结构与图16中的结构相同，因此不再描述。闪存电路1800包括用于每对行的控制栅，诸如控制栅线1810(CG0)，控制栅1810(CG0)连接到晶体管1681的栅极，所述晶体管的源极连接到控制栅选择线1680(CGSEL0)。因此，与图16不同，控制栅1810结合控制栅选择线1680(CGSEL0)控制所选字节1610中的存储器单元(包括存储器单元1641和1642)的控制栅上的电压。
用于在闪存电路1800中执行擦除、编程和读取操作的一组特定参数在下表10A至表10D中示出：
参考图19，示出包含对图18的闪存电路的修改的闪存电路1900的实施例。图19中的许多结构与图18中的结构相同，因此不再描述。闪存电路1900包括连接到晶体管1911的源极线编程线1910(SLSELP0)、连接到晶体管1921的启用源极线选择读取线1920(ENSLSELR0)以及同样连接到晶体管1921的源极线选择读取线1930(SLSELR0)，如图19所示。这里，共用源极线1940跨成对的行共享。例如，源极线1940连接到对应于位线BL0至BL7以及BL8至BL15的字节对的存储器单元。因此，两个字节对可与同一共享源极线选择一起被编程。
在替代方案中，如果通过施加到控制栅选择线的零电压或负电压(编程抑制CG电压)取消选择(抑制)一个字节对，则仅可编程另一个字节对。例如，将诸如-5V的负电压施加到控制栅选择线1680(CGSEL0)将在编程操作期间取消选择(抑制)字节对1610。
参考图20，示出包含对图19的闪存电路的修改的闪存电路2000的实施例。图20中的许多结构与图10和前述附图中的结构相同，因此不再描述。闪存电路2000包括连接到晶体管1911的源极选择线1910(SLSEL0)、连接到晶体管2011的源极线选择线2010(SLSEL1)以及分别连接到晶体管2032和晶体管2033的字线2020(Wl0)和字线2021(WLB-1)，如图20所示。晶体管2032用于选择内部存储器单元字线，晶体管2033用于取消选择内部存储器单元字线。字线2022(WL1)连接到晶体管2011和具有位线BL7-152070的字节上的其他选择晶体管，所述其他晶体管与具有位线BL0-72060的字节共享源极线2040。操作条件对于诸如具有BL7-15的字节在取消选择条件下更加灵活，因为所选共享源极线具有单独的字线2022。
参考图21，示出包含对图20的闪存电路的修改的闪存电路2100的实施例。图21中的许多结构与图20和前述附图中的结构相同，因此不再描述。闪存电路2100包括耦合到晶体管2111的字线选择线2110(WLSEL0)，以及字线2120。在闪存电路2100中，不需要图20的字线2021和取消选择晶体管2033。这样，由两条字线2020和2021以及两个晶体管2032和2033执行的图20中的相同功能仅由一条字线2120和一个晶体管2111执行。
参考图22，示出了具有EEPROM功能的闪存电路2200的实施例。在此实施例中，闪存电路2200与图3所示类型的闪存单元一起使用。将描述所选字节对2210的操作。所选字节对2210包括两个所选数据字节：对应于第一字线2220(WL0)和八个位线(BL0至BL7)的第一字节2211，以及对应于第二字线2221(WL0B)和八个位线(BL0至BL7)的第二字节2212。应当理解，闪存电路2200中的所有其他字节和类似的字节对存在类似的连接和电路。闪存电路2200包括多条字线诸如字线2220(也标记为WL0)、多条相关字线诸如字线2221(也标记为WL0B)和多条位线诸如位线2240(也标记为BL0)。在现有技术设计中，字线和相关字线将具有共享源极线。
闪存电路2200还包括耦合到晶体管2232和晶体管2233的字线选择线2230(也标记为WLSEL0)、字线取消选择线2231(也标记为WLDESEL0)、耦合到晶体管2251的源极线选择编程线2250(也标记为SLSELP0)、耦合到晶体管2261的启用源极线选择读取线2260(也标记为EN_SLSELR0)以及源极线选择读取线2270(也标记为SLSELR0)。在此实例中，位线2240耦合到存储器单元2241(在此实例中，其为图3中所示的存储器单元类型)。闪存电路还包括耦合到晶体管2281的控制栅选择线2280(也标记为CGSEL0)。
闪存电路2200还包括连接到晶体管2291的擦除栅选择线2290(也标记为EGSEL0)，所述晶体管还耦合到字线2220(WL0)，如图所示。
与现有技术不同，可在不擦除存储器电路2200中的任何其他字节或字节对的情况下擦除所选字节对2210，并且可在不编程存储器电路2200中的任何其他字节或字节对的情况下编程所选字节对2210。因此，使用闪存单元实现了EEPROM功能。相比之下，在现有技术中，对应于位线BL8至BL15以及字线WL0和WL0B的字节也将在与所选字节对2210相同的时刻被编程。
具体地讲，与现有技术不同，每个字线不直接连接到其行和对应行中的每个存储器单元。例如，字线2220(WL0)连接到NMOS晶体管2232的栅极，NMOS晶体管2232的源极连接到字线选择线2230(WLSEL0)，并且NMOS晶体管2232的漏极连接到存储器单元2241和存储器单元2242的内部字线。因此，当字线选择线2230(WLSEL0)生效时，字线2220仅电连接到存储器单元2241和存储器单元2242。类似地，控制栅选择线2280(CGSEL0)连接到晶体管2281的源极，晶体管2281的栅极连接到字线2220(WL0)，其中晶体管2281的漏极连接到所选字节对2210的存储器单元(包括存储器单元2241和2242)的控制栅。这样，字线可仅访问存储器单元的一个字节对，而不是行和对应行中的所有存储器单元。
类似地，每个源极线不直接连接到其行中的每个存储器单元。例如，SLBYTE02252(存储器单元的内部源极线)仅连接到存储器单元2241和存储器单元2242以及所选字节对2210中的其他存储器单元，而不连接到所选字节对2210外部的其他存储器单元。这样，源极线可仅访问存储器单元的一个字节对，而不是行和对应行中的所有存储器单元。选择晶体管的晶体管类型(HV或IO或FG)和栅极氧化物类似于图5和图16的晶体管类型和栅极氧化物。
用于执行擦除、编程和读取操作的一组特定参数在下表11A至表11D中示出：
参考图23，示出了图22所示的设计的物理布局2300的实施例。字线(WLx)在金属2层中水平设置，并且选择和取消选择线(WLSELx、WLDESELx、SLSELx、ENSLSELx、CGSELx、EGSELx)在金属1层或金属3层中竖直设置。源极线在硅化扩散或硅化多晶硅中布置。
参考图24，示出包含对图22的闪存电路的修改的闪存电路2400的实施例。图24中的许多结构与图22中的结构相同，因此不再描述。闪存电路2400包括用于每对行的控制栅，诸如控制栅线2410(CG0)，控制栅2410(CG0)连接到晶体管2281的栅极，所述晶体管的源极连接到控制栅选择线2280(CGSEL0)。因此，与图22不同，控制栅2410结合控制栅选择线2280(CGSEL0)控制所选字节2210中的存储器单元(包括存储器单元2241和2242)的控制栅上的电压。控制栅线2410(CG0)还连接到晶体管2291的栅极，所述晶体管的源极连接到擦除栅选择线2290。因此，与图22不同，控制栅2410结合擦除栅选择线2280(EGSEL0)控制所选字节2210中的存储器单元(包括存储器单元2241和2242)的擦除栅上的电压。在另一个实施例中，擦除栅线EG0而不是控制栅线CG02410连接到晶体管2291的栅极。
参考图25，示出包含对图24的闪存电路的修改的闪存电路2500的实施例。图25中的许多结构与图24中的结构相同，因此不再描述。闪存电路2500包括连接到晶体管2511的源极线编程线2510(SLSELP0)、连接到晶体管2521的启用源极线选择读取线2520(ENSLSELR0)以及同样连接到晶体管2521的源极线选择读取线2530(SLSELR0)，如图25所示。这里，共用源极线跨成对的行共享。例如，源极线2540连接到对应于位线BL0至BL7以及BL8至BL15的字节对的存储器单元。因此，两个字节对可与同一共享源极线一起被编程。
在替代方案中，如果通过施加到控制栅选择线的负电压(编程抑制CG电压)取消选择(抑制)一个字节对，则仅可编程另一个字节对。例如，将诸如-5V的负电压施加到控制栅选择线1680(CGSEL0)将在编程操作期间取消选择(抑制)字节对1610。
在上文图4至图25中描述的闪存电路的替代实施例中，不同类型的金属可用于水平线和竖直线。
在上文图4至图25中描述的闪存电路的替代实施例中，本地拾取器可由多晶硅扩散材料制成，中间层金属可由一种类型的金属制成。
在上文图4至图25中描述的闪存电路的替代实施例中，源极线可由多于两个字节的存储器单元共享。

Claims (25)

1.一种非易失性存储器装置，包括：
以行和列布置的存储器单元阵列，每行对应于一个字线，每列对应于一个位线，并且每个存储器单元包括浮栅、用于连接到位线的位线端子、字线端子以及源极线端子；
第一字线选择晶体管，用于控制第一字线对存储器单元的第一字节内的每个存储器单元的字线端子的访问；
第二字线选择晶体管，用于控制第一字线对存储器单元的第二字节内的每个存储器单元的字线端子的访问；
第一源极线选择晶体管，用于控制第一源极线对存储器单元的所述第一字节内的每个存储器单元的源极线端子的访问；
第二源极线选择晶体管，用于控制第一源极线对存储器单元的所述第二字节内的每个存储器单元的源极线端子的访问；
其中通过导通所述第一字线选择晶体管和所述第一源极线选择晶体管并关断所述第二字线选择晶体管和所述第二源极线选择晶体管，可在不同时擦除存储器单元的所述第二字节的情况下，擦除存储器单元的所述第一字节。
2.根据权利要求1所述的装置，还包括：
第一字线取消选择线，用于防止所述第一字线对存储器单元的所述第一字节的访问；以及
第二字线取消选择线，用于防止所述第一字线对存储器单元的所述第二字节的访问。
3.根据权利要求1所述的装置，其中在所述字节内，比所述字节中的单元数目少的单元数目可被读取或被编程。
4.根据权利要求3所述的装置，其中在完成所述字节内的所有单元以前，完成所述读取或编程。
5.根据权利要求1所述的装置，还包括用于共享同一源极线的单位单元对的互补的位线或位线条。
6.根据权利要求5所述的装置，其中所述互补的位线用于在读取操作期间将所述源极线下拉到用于所选位线的低电压。
7.根据权利要求1所述的装置，其中位线用于在读取操作期间将所述源极线下拉到用于所选位线的低电压。
8.根据权利要求1所述的装置，还包括耦合到存储器单元的一对字节的源极线选择读取线，所述源极线选择读取线启用两个字节的同时读取。
9.根据权利要求8所述的装置，还包括用于启用所述源极线选择读取线的使用的启用源极线选择读取线。
10.根据权利要求1所述的装置，其中存储器单元的每一列耦合到两条位线。
11.一种非易失性存储器装置，包括：
以行和列布置的存储器单元阵列，每行对应于字线，每列对应于位线，并且每个存储器单元包括浮栅、控制栅端子、用于连接到位线的位线端子、字线端子以及源极线端子；和
第一字线选择晶体管，用于控制第一字线对存储器单元的第一字节内的每个存储器单元的字线端子的访问；
第二字线选择晶体管，用于控制所述第一字线对存储器单元的第二字节内的每个存储器单元的字线端子的访问；
第三字线选择晶体管，用于控制第二字线对存储器单元的第三字节内的每个存储器单元的字线端子的访问；
第一控制栅选择晶体管，用于控制第一控制栅线对存储器单元的所述第一字节内的每个存储器单元的控制栅端子的访问以及对存储器单元的所述第三字节内的每个存储器单元的控制栅端子的访问；
第二控制栅选择晶体管，用于控制第二控制栅线对存储器单元的所述第二字节内的每个存储器单元的控制栅端子的访问；
第一源极线选择晶体管，用于控制第一源极线对存储器单元的所述第一字节内的每个存储器单元的源极线端子的访问；
第二源极线选择晶体管，用于控制第一源极线对存储器单元的所述第二字节内的每个存储器单元的源极线端子的访问；
其中通过导通所述第一字线选择晶体管、所述第一控制栅选择晶体管和所述第一源极线选择晶体管，并且关断所述第二字线选择晶体管、所述第二控制栅选择晶体管和所述第二源极线选择晶体管，可在不同时擦除存储器单元的所述第二字节和存储器单元的所述第三字节的情况下，擦除存储器单元的所述第一字节。
12.根据权利要求11所述的装置，还包括：第三源极线选择晶体管，用于控制第二源极线对存储器单元的所述第一字节内的每个存储器单元的源极线端子的访问，所述第一源极线选择晶体管被用于编程和擦除操作，并且所述第三源极线选择晶体管被用于读取操作。
13.根据权利要求11所述的装置，还包括共享一条源极线的两个字节。
14.根据权利要求13所述的装置，其中在编程操作期间由未选字节中存储器单元的控制栅端子上的抑制电压抑制所述未选字节。
15.根据权利要求11所述的装置，其中在所述字节内，比所述字节中的单元数目少的单元数目可被读取或被编程。
16.根据权利要求15所述的装置，其中在完成所述字节内的所有单元以前，完成所述读取或编程。
17.根据权利要求11所述的装置，还包括用于共享同一源极线的单位单元对的互补的位线或位线条。
18.根据权利要求11所述的装置，其中位线用于在读取操作期间将所述源极线下拉到用于所选位线的低电压。
19.根据权利要求17所述的装置，其中所述互补的位线用于在读取操作期间将所述源极线下拉到用于所选位线的低电压。
20.一种非易失性存储器装置，包括：
以行和列布置的存储器单元阵列，每行对应于字线，每列对应于位线，并且每个存储器单元包括浮栅、控制栅端子、擦除栅端子、用于连接到位线的位线端子、字线端子以及源极线端子；
第一字线选择晶体管，用于控制第一字线对存储器单元的第一字节内的每个存储器单元的字线端子的访问；
第二字线选择晶体管，用于控制第一字线对存储器单元的第二字节内的每个存储器单元的字线端子的访问；
第三字线选择晶体管，用于控制第二字线对存储器单元的第三字节内的每个存储器单元的字线端子的访问；
第一擦除栅选择晶体管，用于控制第一擦除线对存储器单元的所述第一字节内的每个存储器单元的擦除栅端子的访问，其中所述第一擦除栅选择晶体管的栅极连接到所述第一字线；
第二擦除栅选择晶体管，用于控制所述第一擦除线对存储器单元的所述第三字节内的每个存储器单元的擦除栅端子的访问，其中所述第二擦除栅选择晶体管的栅极连接到所述第二字线；
其中通过导通所述第一字线选择晶体管和所述第一擦除栅选择晶体管并关断所述第二字线选择晶体管和所述第二擦除栅选择晶体管，可在不同时擦除存储器单元的所述第二字节和存储器单元的所述第三字节的情况下，擦除存储器单元的所述第一字节。
21.根据权利要求20所述的装置，其中在所述字节内，比所述字节中的单元数目少的单元数目可被读取或被编程。
22.根据权利要求21所述的装置，其中在完成所述字节内的所有单元以前，完成所述读取或编程。
23.根据权利要求20所述的装置，还包括用于共享同一源极线的单位单元对的互补的位线和位线条。
24.根据权利要求23所述的装置，其中所述互补的位线用于在读取操作期间将所述源极线下拉到用于所选位线的低电压。
25.根据权利要求20所述的装置，其中位线用于在读取操作期间将所述源极线下拉到用于所选位线的低电压。
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