JP6311072B2 - Eeprom機能を有するフラッシュメモリシステム - Google Patents
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Description
Claims (45)
- 不揮発性メモリ装置であって、
行及び列に配列されるメモリセルのアレイを備え、各行がワード線に対応し、各列がビット線に対応し、各メモリセルが、浮遊ゲートと、ビット線に接続するためのビット線端子と、ワード線端子と、ソース線端子と、を備え、
ワード線選択信号に応答して、行内のメモリセル・サブセット内の各メモリセルのワード線端子にワード線を接続するための第1の制御トランジスタと、
ソース線選択信号に応答して、前記行内の前記メモリセル・サブセット内の各メモリセルのソース線端子にソース線を接続するための第2の制御トランジスタと、を更に備え、
前記行内の他のどのメモリセルも同時に消去されることなく前記メモリセル・サブセットを消去することができる、不揮発性メモリ装置。 - 前記メモリセル・サブセットは、メモリセルのバイトから成る、請求項1に記載の装置。
- 前記メモリセル・サブセットへのワード線によるアクセスを阻止するためのワード線選択除外線を更に備える、請求項1に記載の装置。
- 前記第2の制御トランジスタは、第2のソース線選択信号に応答して、前記行内の前記メモリセル・サブセット内の各メモリセルの前記ソース線端子に第2のソース線を選択的に接続し、読み出し操作のために第1のソース線選択信号がアサートされ、プログラム操作のために前記第2のソース線選択信号がアサートされる、請求項1に記載の装置。
- 前記第2の制御トランジスタは、第2のソース線選択信号に応答して、前記行内の前記メモリセル・サブセット内の各メモリセルの前記ソース線端子に第2のソース線を選択的に接続し、読み出し操作のために第1のソース線選択信号がアサートされ、プログラム操作のために前記第2のソース線選択信号がアサートされる、請求項2に記載の装置。
- 前記第2の制御トランジスタは、第2のソース線選択信号に応答して、前記行内の前記メモリセル・サブセット内の各メモリセルの前記ソース線端子に第2のソース線を選択的に接続し、読み出し操作のために第1のソース線選択信号がアサートされ、プログラム操作のために前記第2のソース線選択信号がアサートされる、請求項3に記載の装置。
- 前記行内の前記メモリセル・サブセット内の各メモリセルの前記ワード線端子へのワード線によるアクセスを阻止するための第3の制御トランジスタを更に備える、請求項1に記載の装置。
- ビット線バーを更に備え、前記ビット線及び前記ビット線バーは、相補的な信号を伝送し、前記ビット線及び前記ビット線バーは、ソース線を共有する単位セル対に接続される、請求項1に記載の装置。
- 前記ビット線バーが、読み出し操作中に前記選択されたビット線に対して前記ソース線を低電圧に引き下げるために使用される、請求項8に記載の装置。
- ビット線が、読み出し操作中に前記選択されたビット線に対して前記ソース線を低電圧に引き下げるために使用される、請求項1に記載の装置。
- メモリセルのバイトの2つの対をプログラミングすることを可能にするための第3の制御トランジスタを更に含む、請求項1に記載の装置。
- メモリセルのバイトの2つの対を読み出すことを可能にするための第3の制御トランジスタを更に含む、請求項1に記載の装置。
- メモリセルのバイトの対をプログラミングすることを可能にするための第3の制御トランジスタを更に含む、請求項1に記載の装置。
- メモリセルのバイトの対を読み出すことを可能にするための第3の制御トランジスタを更に含む、請求項1に記載の装置。
- 前記アレイ内のメモリセルの前記行のうちの半分が、前記装置の操作中に使用されない、請求項1に記載の装置。
- 前記アレイ内のメモリセルの前記行のうちの前記半分のための前記ワード線が、接地バイアスに接続される、請求項15に記載の装置。
- メモリセルの各列が2本のビット線に連結される、請求項1に記載の装置。
- 不揮発性メモリ装置であって、
行及び列に配列されるメモリセルのアレイを備え、各行がワード線に対応し、各列がビット線に対応し、各メモリセルが、浮遊ゲートと、制御ゲート線に接続するための制御ゲートと、ビット線に接続するためのビット線端子と、ワード線端子と、ソース線端子と、を備え、
ワード線選択信号に応答して、行内のメモリセル・サブセット内の各メモリセルのワード線端子にワード線を接続するための第1の制御トランジスタと、
ソース線選択信号に応答して、前記行内の前記メモリセル・サブセット内の各メモリセルのソース線端子にソース線を接続するための第2の制御トランジスタと、を更に備え、
前記行内の他のどのメモリセルも同時に消去されることなく前記メモリセル・サブセットを消去することができる、不揮発性メモリ装置。 - 制御ゲート選択信号に応答して、前記行内の前記メモリセル・サブセット内の各メモリセルの前記制御ゲートへの前記ワード線によるアクセスを制御するための第3の制御トランジスタを更に備える、請求項18に記載の装置。
- 前記メモリセル・サブセットは、メモリセルのバイトから成る、請求項19に記載の装置。
- 前記メモリセル・サブセットへのワード線によるアクセスを阻止するためのワード線選択除外線を更に備える、請求項1に記載の装置。
- 前記第2の制御トランジスタは、第2のソース線選択信号に応答して、前記行内の前記メモリセル・サブセット内の各メモリセルの前記ソース線端子に第2のソース線を選択的に接続し、読み出し操作のために第1のソース線選択信号がアサートされ、プログラム操作のために前記第2のソース線選択信号がアサートされる、請求項18に記載の装置。
- 前記第2の制御トランジスタは、第2のソース線選択信号に応答して、前記行内の前記メモリセル・サブセット内の各メモリセルの前記ソース線端子に第2のソース線を選択的に接続し、読み出し操作のために第1のソース線選択信号がアサートされ、プログラム操作のために前記第2のソース線選択信号がアサートされる、請求項19に記載の装置。
- 前記第2の制御トランジスタは、第2のソース線選択信号に応答して、前記行内の前記メモリセル・サブセット内の各メモリセルの前記ソース線端子に第2のソース線を選択的に接続し、読み出し操作のために第1のソース線選択信号がアサートされ、プログラム操作のために前記第2のソース線選択信号がアサートされる、請求項21に記載の装置。
- 前記行内の前記メモリセル・サブセット内の各メモリセルの前記ワード線端子へのワード線によるアクセスを阻止するための第3の制御トランジスタを更に備える、請求項18に記載の装置。
- 1本のソース線を共有する2つのバイトを更に含む、請求項18に記載の装置。
- プログラミングの間に、選択されていないバイトが、前記選択されていないバイト内の各メモリセルの前記制御ゲート端子に加えられる禁止電圧によって禁止される、請求項26に記載の装置。
- ビット線バーを更に備え、前記ビット線及び前記ビット線バーは、相補的な信号を伝送し、前記ビット線及び前記ビット線バーは、ソース線を共有する単位セル対に接続される、請求項18に記載の装置。
- ビット線が、読み出し操作中に選択されたビット線に対して前記ソース線を低電圧に引き下げるために使用される、請求項18に記載の装置。
- 前記ビット線バーが、読み出し操作中に前記選択されたビット線に対して前記ソース線を低電圧に引き下げるために使用される、請求項28に記載の装置。
- 両方のバイトを同時に読み出すことを可能にする、メモリセルのバイトの対に連結されるソース線選択読み出し線を更に備える、請求項18に記載の装置。
- 不揮発性メモリ装置であって、
行及び列に配列されるメモリセルのアレイを備え、各行がワード線に対応し、各列がビット線に対応し、各メモリセルが、浮遊ゲートと、制御ゲート線に接続するための制御ゲートと、消去ゲート線に接続するための消去ゲートと、ビット線に接続するためのビット線端子と、ワード線端子と、ソース線端子と、を備え、
ワード線選択信号に応答して、行内のメモリセル・サブセット内の各メモリセルのワード線端子にワード線を接続するための第1の制御トランジスタと、
ソース線選択信号に応答して、前記行内の前記メモリセル・サブセット内の各メモリセルのソース線端子にソース線を接続するための第2の制御トランジスタと、を更に備え、
前記行内の他のどのメモリセルも同時に消去されることなく前記メモリセル・サブセットを消去することができる、不揮発性メモリ装置。 - 制御ゲート選択信号に応答して、前記行内の前記メモリセル・サブセット内の各メモリセルの前記制御ゲートへの前記ワード線によるアクセスを制御するための第3の制御トランジスタを更に備える、請求項32に記載の装置。
- 前記メモリセル・サブセット内の各メモリセルの前記消去ゲートへのワード線によるアクセスを制御するための消去ゲート選択線を更に備える、請求項33に記載の装置。
- 前記メモリセル・サブセットは、メモリセルのバイトから成る、請求項34に記載の装置。
- 前記メモリセル・サブセットへのワード線によるアクセスを阻止するためのワード線選択除外線を更に備える、請求項32に記載の装置。
- 前記第2の制御トランジスタは、第2のソース線選択信号に応答して、前記行内の前記メモリセル・サブセット内の各メモリセルの前記ソース線端子に第2のソース線を選択的に接続し、読み出し操作のために第1のソース線選択信号がアサートされ、プログラム操作のために前記第2のソース線選択信号がアサートされる、請求項32に記載の装置。
- 前記第2の制御トランジスタは、第2のソース線選択信号に応答して、前記行内の前記メモリセル・サブセット内の各メモリセルの前記ソース線端子に第2のソース線を選択的に接続し、読み出し操作のために第1のソース線選択信号がアサートされ、プログラム操作のために前記第2のソース線選択信号がアサートされる、請求項33に記載の装置。
- 前記第2の制御トランジスタは、第2のソース線選択信号に応答して、前記行内の前記メモリセル・サブセット内の各メモリセルの前記ソース線端子に第2のソース線を選択的に接続し、読み出し操作のために第1のソース線選択信号がアサートされ、プログラム操作のために前記第2のソース線選択信号がアサートされる、請求項34に記載の装置。
- 前記メモリセル・サブセット内の各メモリセルの前記消去ゲートへのワード線によるアクセスを制御するための第4の制御トランジスタを更に備える、請求項33に記載の装置。
- 1本のソース線を共有する2つのバイトを更に含む、請求項32に記載の装置。
- プログラミングの間に、選択されていないバイトが、前記選択されていないバイト内の前記メモリセルの制御ゲート端子に加えられる禁止電圧によって禁止される、請求項41に記載の装置。
- ビット線バーを更に備え、前記ビット線及び前記ビット線バーは、相補的な信号を伝送し、前記ビット線及び前記ビット線バーは、ソース線を共有する単位セル対に接続される、請求項32に記載の装置。
- 前記ビット線バーが、読み出し操作中に前記選択されたビット線に対して前記ソース線を低電圧に引き下げるために使用される、請求項43に記載の装置。
- ビット線が、読み出し操作中に前記選択されたビット線に対して前記ソース線を低電圧に引き下げるために使用される、請求項32に記載の装置。
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