JP2017516253A - スプリットゲートフラッシュメモリセルのプログラミング中の外乱を低減するシステム及び方法 - Google Patents

Abstract

フラッシュメモリセルのプログラミング中の外乱を低減するための改良された制御ゲートデコーディング設計を開示する。一実施形態において、制御ゲート線デコーダが、第１のセクタ内のフラッシュメモリセル行に関連付けられた第１の制御ゲート線、及び第２のセクタ内のフラッシュメモリセル行に関連付けられた第２の制御ゲート線に連結される。

Description

フラッシュメモリセルのプログラミング中の外乱を低減するための改良された制御ゲートデコーディング設計を開示する。

浮遊ゲートを使用して電荷を蓄積するフラッシュメモリセル、及び半導体基板の中に形成されたかかる不揮発性メモリセルのメモリアレイは、当該技術分野において周知である。典型的には、かかる浮遊ゲートメモリセルは、スプリットゲート型、又はスタックゲート型となっている。

１つの従来技術の不揮発性メモリセル１０を図１に示す。スプリットゲートＳｕｐｅｒＦｌａｓｈ（ＳＦ）メモリセル１０は、Ｐ型などの第１の導電型の半導体基板１を備える。基板１は、その上にＮ型などの第２の導電型の第１の領域２（ソース線ＳＬとしても知られる）が形成されている表面を有する。Ｎ型などの第２の導電型の第２の領域３（ドレイン線としても知られる）もまた、基板１の表面に形成される。第１の領域２と第２の領域３との間には、チャネル領域４が設けられている。ビット線（ＢＬ）９は、第２の領域３に接続される。ワード線（ＷＬ）８（セレクトゲートとも称される）は、チャネル領域４の第１の部分の上に配置され、そこから絶縁される。ワード線８は、第２の領域３とほとんど又は全く重ならない。浮遊ゲート（ＦＧ）５は、チャネル領域４の他の部分の上方にある。浮遊ゲート５は、そこから絶縁され、ワード線８に隣接する。浮遊ゲート５はまた、第１の領域２にも隣接する。結合ゲート（ＣＧ）７（制御ゲートとしても知られる）は、浮遊ゲート５の上方にあり、そこから絶縁される。消去ゲート（ＥＧ）６は、第１の領域２の上方にあり、浮遊ゲート５及び結合ゲート７に隣接し、そこから絶縁される。消去ゲート６はまた、第１の領域２から絶縁される。

従来技術の不揮発性メモリセル１０の消去及びプログラムのための一操作例は次のとおりである。セル１０は、消去ゲートＥＧ６に高電圧を印加し、他の端子が０ボルトと等しくなることにより、ファウラーノルドハイム・トンネリング・メカニズムによって消去される。電子が浮遊ゲートＦＧ５から消去ゲートＥＧ６にトンネリングすることにより、浮遊ゲートＦＧ５が陽電荷を帯び、読み出し状態のセル１０がオンになる。その結果生じるセルの消去状態は、「１」状態として知られる。消去の別の実施形態は、消去ゲートＥＧ６に正電圧Ｖｅｇｐを印加し、結合ゲートＣＧ７に負電圧Ｖｃｇｎを印加し、他の端子に０電圧を印加することによる。負電圧Ｖｃｇｎによって浮遊ゲートＦＧ５は負に帯電して連結され、その結果、消去に必要な正電圧Ｖｃｇｐは小さくなる。電子が浮遊ゲートＦＧ５から消去ゲートＥＧ６にトンネリングすることにより、浮遊ゲートＦＧ５が陽電荷を帯び、読み出し状態のセル１０がオンになる（セル状態「１」）。あるいは、ワード線ＷＬ８（Ｖｗｌｅ）及びソース線ＳＬ２（Ｖｓｌｅ）を負にして、消去に必要な消去ゲートＦＧ５の正電圧を更に小さくすることができる。この場合の負電圧Ｖｗｌｅ及びＶｓｌｅの絶対値は、周囲の酸化物を絶縁破壊することも、ｐ／ｎ接合を順方向バイアスすることもない、十分小さい値である。

セル１０は、結合ゲートＣＧ７に高電圧を印加し、ソース線ＳＬ２に高電圧を印加し、消去ゲートＥＧ６に中電圧又はソース線電圧と同じ電圧を印加し、ビット線ＢＬ９にプログラミング電流を印加することにより、ソース側ホットエレクトロン・プログラミング・メカニズムによってプログラミングされる。ワード線ＷＬ８と浮遊ゲートＦＧ５との間の隙間全体に流れる電子の一部は、十分なエネルギーを得て、浮遊ゲートＦＧ５に注入され、その結果、浮遊ゲートＦＧ５が陰電荷を帯び、読み出し状態のセル１０がオフになる。その結果生じるセルのプログラミングされた状態は、「０」状態として知られる。

セル１０は、ビット線ＢＬ９に禁止電圧を印加することにより、プログラミングを禁止できる（例えば、セル１０をプログラミングしないが、同じ行にある別のセルをプログラミングする場合）。スプリットゲートフラッシュメモリ動作及び様々な回路が、Ｈｉｅｕ Ｖａｎ Ｔｒａｎらによる「Ｓｕｂ Ｖｏｌｔ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ」米国特許第７，９９０，７７３号、及び、Ｈｉｅｕ Ｖａｎ Ｔｒａｎらによる「Ａｒｒａｙ ｏｆ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌｓ Ｉｎｃｌｕｄｉｎｇ Ｅｍｂｅｄｄｅｄ Ｌｏｃａｌ ａｎｄ Ｇｌｏｂａｌ Ｒｅｆｅｒｅｎｃｅ Ｃｅｌｌｓ ａｎｄ Ｓｙｓｔｅｍｓ」米国特許第８，０７２，８１５号において説明されており、これらの特許は、参照することで本明細書に組み入れられる。

図２を参照すると、図１に示したタイプのフラッシュメモリセルがアレイに配置されている。フラッシュメモリセルの行はワード線を使用して選択され、フラッシュメモリセルの列はビット線を使用して選択される。個別のフラッシュメモリセルは、ワード線とビット線の組み合わせを使用して選択される。フラッシュメモリセルは、セクタに更に配置される。各セクタ内のフラッシュメモリセルは消去ゲート制御線を共有しており、各セクタ内の全てのフラッシュメモリセルはその消去ゲート制御線を使用して同時に消去される。更に、各セクタ内のフラッシュメモリセルはソース線も共有している。また、各行内のフラッシュメモリセルは制御ゲート線も共有している。

図２の例示の実施例では、フラッシュメモリセルのセクタが２つ示されている。フラッシュメモリアレイには任意の数のセクタが含まれ得ること、及び各セクタには任意の数の行及び列のフラッシュメモリセルが含まれ得ることを理解すべきである。この例において、図示された各フラッシュメモリセル（２０１、２０２、２０３、２１１、２１２、２１３、２２１、２２２、２２３、２３１、２３２、及び２３３）は図１の設計に従う。

セクタ１５０は、ワード線１５１及び制御ゲート２５１によってアクセスされる行にセル２０１、セル２０２、及びセル２０３を備え、ワード線１５２及び制御ゲート２５２によってアクセスされる行にセル２１１、セル２１２、及びセル２１３を備える。セクタ１６０は、ワード線１６１及び制御ゲート２６１によってアクセスされる行にセル２２１、セル２２２、及びセル２２３を備え、ワード線１６２及び制御ゲート１６２によってアクセスされる行にセル２３１、セル２３２、及びセル２３３を備える。セクタ１５０内のセルは消去ゲート線１５５によって消去され、セクタ１６０内のセルは消去ゲート線１６５によって消去される。セクタ１５０内のセルはソース線１５６に連結され、セクタ１６０内のセルはソース線１６６に連結される。

各セルでは、それの対応するビット線（１０１、１０２、又は１０３）が図１のビット線９に接続され、それのワード線（１５１、１５２、１６１、又は１６２）が図１のワード線８に接続され、それの消去ゲート線（１５５又は１６５）が図１の消去ゲート６に接続され、それの制御ゲート線（２５１、２５２、２６１、又は２６２）が図１の制御ゲート７に接続され、それのソース線（１５６又は１６６）が図１のソース線２に連結される。

図２の従来技術システムでは、各セクタ内の２本以上の制御ゲート線が制御ゲート線デコーダに連結される。したがって、図２では、制御ゲート線２５１及び制御ゲート線２５２が制御ゲート線デコーダ２５０に連結され、制御ゲート線２６１及び制御ゲート線２６２が制御ゲート線デコーダ２６０に連結される。制御ゲート線デコーダ２５０は制御ゲート電圧ソース２５５に連結され得、制御ゲート線デコーダ２６０は制御ゲート電圧ソース２６５に連結され得る。例えば、システムは、制御ゲート線２５２を活性化する場合、制御ゲート線２５２を制御ゲート電圧ソース２５５に連結するように制御ゲート線デコーダ２５０を構成する。この構成は、制御ゲート線デコーダ２５０に送信される選択信号（図示なし）を使用して行われ得る。

この従来技術設計による好ましくない結果の１つは、フラッシュメモリセルのプログラミングプロセス中に、制御ゲート線デコーダの使用に起因する外乱がセクタ内で発生することである。例えば、セル２１２がプログラミングされる場合、ワード線１５２及びビット線１０２が活性化され、ソース線１５６には高電圧が入力される。制御線デコーダ２５０は制御ゲート線２５２を制御ゲート電圧ソース２５５に連結する。実際の動作では、いくらかの電荷が、制御ゲート電圧ソース２５５から制御線デコーダ２５０を経由して、制御ゲート線２５１に漏れる。これにより、ビット線１０２及びソース線１５６をセル２１２と共有しているせいでセル２０２がたまにプログラミングされたり（列外乱（column disturbance）として知られる）、ソース線１５６をセル２１２と共有しているせいで、セル２０３がたまにプログラミングされたり（対角外乱（diagonal disturbance）として知られる）、場合によってはセクタ１５０内の他のセルもプログラミングされたりする、意図しない結果がもたらされる。更に、セル２１３もまた、ワード線１５２、制御ゲート線２５２、及びソース線１５６をセル２１２と共有しているせいで、意図せずプログラミングされることがある（行外乱（row disturbance）として知られる）。

そのため、フラッシュメモリセルのプログラミング中の外乱の発生を最小限に抑える改良されたシステムが必要である。

制御ゲート線デコーダがフラッシュメモリセルの行に連結され、それらの行が同一セクタではなく別々のセクタに配置される実施形態を説明する。この実施形態は、従来技術で見られる列外乱及び対角外乱の発生を低減する。

従来技術のスプリットゲートフラッシュメモリセルを示す。 従来技術のフラッシュメモリアレイのレイアウトを示す。 フラッシュメモリアレイの実施形態の例示的なレイアウトを示す。

図３を参照すると、実施形態が示されている。図３は、図２に示されている多くの同じ要素を共有しており、図２と同じ番号を使用している要素は、図２に対して前に説明した要素と同じものである。図３では、制御ゲート線デコーダ３６０は制御ゲート線２５２及び制御ゲート線２６１に連結される。制御ゲート線２５２はセクタ１５０に含まれ、制御ゲート線２６１はセクタ１６０に含まれる。制御ゲート線デコーダ３６０は制御ゲート電圧ソース３６５に連結され得る。制御ゲート線デコーダ３５０は、制御ゲート線２５１及び異なるセクタ内の別の制御ゲート線（図示なし）に連結される。制御ゲート線デコーダ３７０は、制御ゲート線２６２及び異なるセクタ内の別の制御ゲート線（図示なし）に連結される。制御ゲート線デコーダ３７０は制御ゲート電圧ソース３７５に連結され得る。

セル２１２がプログラミングされる場合、ワード線１５２及びビット線１０２が活性化され、ソース線１５６には高電圧が入力される。制御線デコーダ３６０が制御ゲート線２５２を制御ゲート電圧ソース３６５に連結する。実際の動作では、いくらかの電荷が、制御ゲート電圧ソース３６５から制御線デコーダ３６０を経由して制御ゲート線２６１に漏れる。しかし、ソース線１６６は低電圧状態にあるため（セクタ１６０はプログラミング中ではないため）、制御ゲート線２６１に関連付けられたセルは、どれも意図せずプログラミングされることはない。したがって、図２の列外乱は図３の設計には存在しない。同様に、図２の対角外乱も図３には存在しない。

したがって、各制御ゲート線デコーダを別々のセクタに含まれる制御ゲート線と関連付けることにより、従来技術の意図せぬプログラム外乱の発生を回避することができる。

図３の実施形態では、各制御ゲート線デコーダが２本の制御ゲート線に連結され、各制御ゲート線は別々のセクタに含まれているが、別の方法では、代わりに各制御ゲート線デコーダが３本以上の制御ゲート線に連結されることができ、各制御ゲート線は別々のセクタに含まれることを当業者なら理解するであろう。図３の実施形態の原理と同じものが適用される。

本明細書における本発明に対する言及は、いかなる請求項又は請求項の用語の範囲も限定することを意図するものではなく、代わりに請求項の１つ以上によって包含されることがある１つ以上の特徴に言及することを意図するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。本明細書で使用されるとおり、用語「〜の上方に（over）」及び「〜の上に（on）」の両方は、「直接的に〜の上に」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に〜の上に」（中間の材料、要素、又は間隙が間に配設されている）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接的に隣接する」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設されている）を含む。例えば、「基板の上方に」要素を形成することは、中間の材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間の材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。

Claims (20)

1. フラッシュメモリシステムであって、
   フラッシュメモリセルの第１の複数の行を含む第１のセクタであって、前記第１のセクタが第１のソース線と関連付けられる、第１のセクタと、
   フラッシュメモリセルの第２の複数の行を含む第２のセクタであって、前記第２のセクタが第２のソース線と関連付けられる、第２のセクタと、
   制御ゲート電圧ソースに連結される制御ゲート線デコーダであって、前記第１の複数の行のうちの１つに関連付けられた制御ゲート線及び前記第２の複数の行のうちの１つに関連付けられた制御ゲート線に選択的に連結される、制御ゲート線デコーダと、を含む、システム。
2. 前記第１のセクタが第１の消去ゲート線と関連付けられ、前記第２のセクタが第２の消去ゲート線と関連付けられる、請求項１に記載のフラッシュメモリシステム。
3. 前記第１の複数の行のそれぞれが別々の制御ゲート線と関連付けられる、請求項１に記載のフラッシュメモリシステム。
4. 前記第２の複数の行のそれぞれが別々の制御ゲート線と関連付けられる、請求項３に記載のフラッシュメモリシステム。
5. フラッシュメモリセルの前記第１の複数の行及びフラッシュメモリセルの前記第２の複数の行がそれぞれスプリットゲートフラッシュメモリセルを含む、請求項１に記載のフラッシュメモリシステム。
6. フラッシュメモリセルの前記第１の複数の行及びフラッシュメモリセルの前記第２の複数の行がそれぞれスプリットゲートフラッシュメモリセルを含む、請求項２に記載のフラッシュメモリシステム。
7. フラッシュメモリセルの前記第１の複数の行及びフラッシュメモリセルの前記第２の複数の行がそれぞれスプリットゲートフラッシュメモリセルを含む、請求項３に記載のフラッシュメモリシステム。
8. フラッシュメモリセルの前記第１の複数の行及びフラッシュメモリセルの前記第２の複数の行がそれぞれスプリットゲートフラッシュメモリセルを含む、請求項４に記載のフラッシュメモリシステム。
9. フラッシュメモリセルをプログラミングする方法であって、
   第１のワード線及び第１のビット線を使用して第１のセクタ内の選択されたフラッシュメモリセルを活性化する工程と、
   制御ゲート線デコーダを使用して制御ゲート電圧ソースを前記選択されたフラッシュメモリセルの制御ゲートに連結する工程であって、前記制御ゲート線デコーダを前記第１のセクタの外側にある１つ以上のフラッシュメモリセルの制御ゲートに選択的に連結することができる、工程と、
   前記選択されたフラッシュメモリセルの浮遊ゲートにデジタル値を保存する工程と、を含む、方法。
10. 消去ゲート線を使用して前記選択されたフラッシュメモリセルを消去する工程を更に含む、請求項９に記載の方法。
11. フラッシュメモリセルの前記第１の複数の行及びフラッシュメモリセルの前記第２の複数の行がそれぞれスプリットゲートフラッシュメモリセルを含む、請求項９に記載のフラッシュメモリシステム。
12. フラッシュメモリセルの前記第１の複数の行及びフラッシュメモリセルの前記第２の複数の行がそれぞれスプリットゲートフラッシュメモリセルを含む、請求項１０に記載のフラッシュメモリシステム。
13. フラッシュメモリセルをプログラミング及び読み取る方法であって、
    第１のワード線及び第１のビット線を使用して第１のセクタ内の選択されたフラッシュメモリセルを活性化する工程と、
    制御ゲート線デコーダを使用して制御ゲート電圧ソースを前記選択されたフラッシュメモリセルの制御ゲートに連結する工程であって、前記制御ゲート線デコーダを前記第１のセクタの外側にある１つ以上のフラッシュメモリセルの制御ゲートに選択的に連結することができる、工程と、
    前記選択されたフラッシュメモリセルの浮遊ゲートにデジタル値を保存する工程と、
    前記選択されたフラッシュメモリセルのソース線を使用して前記デジタル値を読み取る工程と、を含む、方法。
14. 前記保存する工程が前記浮遊ゲートに電子を追加する工程を含む、請求項１３に記載の方法。
15. 消去ゲート線を使用して前記選択されたフラッシュメモリセルを消去する工程を更に含む、請求項１３に記載の方法。
16. 前記消去する工程が前記浮遊ゲートから電子を除去する工程を含む、請求項１５に記載の方法。
17. フラッシュメモリセルの前記第１の複数の行及びフラッシュメモリセルの前記第２の複数の行がそれぞれスプリットゲートフラッシュメモリセルを含む、請求項１３に記載のフラッシュメモリシステム。
18. フラッシュメモリセルの前記第１の複数の行及びフラッシュメモリセルの前記第２の複数の行がそれぞれスプリットゲートフラッシュメモリセルを含む、請求項１４に記載のフラッシュメモリシステム。
19. フラッシュメモリセルの前記第１の複数の行及びフラッシュメモリセルの前記第２の複数の行がそれぞれスプリットゲートフラッシュメモリセルを含む、請求項１５に記載のフラッシュメモリシステム。
20. フラッシュメモリセルの前記第１の複数の行及びフラッシュメモリセルの前記第２の複数の行がそれぞれスプリットゲートフラッシュメモリセルを含む、請求項１６に記載のフラッシュメモリシステム。

Images