CN107342107B - 存储器件及其操作方法 - Google Patents

Abstract

本发明提供了一种存储器件及其操作方法，所述存储器件包括若干个存储单元，其中，每个存储单元包括多行多列闪存结构，所述存储器件还包括高压译码器、低压译码器和隔离模块，所述隔离模块包括多个隔离单元，其中：多个所述隔离单元连接在所述高压译码器和所述低压译码器之间，每个所述闪存结构均连接于高压译码器与一个隔离单元的连接处，两个闪存结构共用同一控制栅，所述高压译码器为与之连接的所述闪存结构提供操作电压；对某个所述闪存结构进行编程时，与该闪存结构连接的隔离单元关断，与该闪存结构共用同一控制栅的闪存结构所连接的隔离单元关断，剩余隔离单元导通。

Description

存储器件及其操作方法

技术领域

本发明涉及半导体技术领域，特别涉及一种存储器件及其操作方法。

背景技术

如图1所示，在现有的存储器件结构中，多个隔离晶体管连接在高压译码器10’和低压译码器20’之间，当高压译码器10’输出电压，存储器件中的闪存结构30’被编程时，第一隔离晶体管41’和第二隔离晶体管42’均关断，由于第三隔离晶体管43’和第二隔离晶体管42’共用一个控制线，因此也被关断。第二隔离晶体管42’的控制栅施加2V电压，浮栅施加0V，使闪存结构30’的编程有效，第二隔离晶体管42’的漏极端连接高压译码器，因此有5V电压，而控制栅没有完全关断，导致漏极的5V电压对第二隔离晶体管42’的浮空的源极进行充电，从而导致编程串扰，造成传输和编程效率低。

因此，需要设计一种避免编程串扰的存储器件及其操作方法。

发明内容

本发明的目的在于提供一种存储器件及其操作方法，以解决现有的存储器件发生编程串扰的问题。

为解决上述技术问题，本发明提供一种存储器件，所述存储器件包括若干个存储单元，其中，每个存储单元包括多行多列闪存结构，所述存储器件还包括高压译码器、低压译码器和隔离模块，所述隔离模块包括多个隔离单元，其中：

多个所述隔离单元连接在所述高压译码器和所述低压译码器之间，每个所述闪存结构均连接于高压译码器与一个隔离单元的连接处，两个闪存结构共用同一控制栅，所述高压译码器为与之连接的所述闪存结构提供操作电压；

对某个所述闪存结构进行编程时，与该闪存结构连接的隔离单元关断，与该闪存结构共用同一控制栅的闪存结构所连接的隔离单元关断，剩余隔离单元导通。

可选的，在所述的存储器件中，每个所述隔离单元包括两个隔离晶体管，所述隔离模块还包括第一控制线、第二控制线、第三控制线和第四控制线，其中：

在多个所述隔离单元的一部分中，每个所述隔离单元中的两个隔离晶体管分别被所述第一控制线和所述第二控制线控制；

在多个所述隔离单元的另一部分中，每个所述隔离单元中的两个隔离晶体管分别被所述第三控制线和所述第四控制线控制。

可选的，在所述的存储器件中，每个所述存储单元对应六个所述隔离单元，其中：

对应每个所述存储单元的六个所述隔离单元中，四个隔离单元中的隔离晶体管被所述第一控制线和所述第二控制线控制，两个隔离单元中的隔离晶体管被所述第三控制线和所述第四控制线控制。

可选的，在所述的存储器件中，所述第一控制线和所述第四控制线控制的隔离晶体管的源极连接所述低压译码器；所述第一控制线控制的隔离晶体管的漏极连接所述第二控制线控制的隔离晶体管的源极；所述第四控制线控制的隔离晶体管的漏极连接所述第三控制线控制的隔离晶体管的源极；所述第二控制线上和所述第三控制线控制的隔离晶体管的漏极连接所述闪存结构和所述高压译码器。

可选的，在所述的存储器件中，所述第一控制线和所述第四控制线控制的隔离晶体管中奇数列隔离晶体管被短路，所述第二控制线和所述第三控制线控制的隔离晶体管中偶数列隔离晶体管被短路。

可选的，在所述的存储器件中，每个存储单元包括4行4列闪存结构，第一行第一列、第一行第二列、第四行第一列和第四行第二列的所述闪存结构连接所述第三控制线的第一列隔离晶体管；第二行第三列、第二行第四列、第三行第三列和第三行第四列的所述闪存结构连接所述第三控制线的第二列隔离晶体管。

可选的，在所述的存储器件中，第二行第一列和第三行第一列的所述闪存结构连接所述第二控制线的第一列隔离晶体管；第二行第二列和第三行第二列的所述闪存结构连接所述第二控制线的第二列隔离晶体管；第一行第三列和第四行第三列的所述闪存结构连接所述第二控制线的第三列隔离晶体管；第一行第四列和第四行第四列的所述闪存结构连接所述第二控制线的第四列隔离晶体管。

可选的，在所述的存储器件中，当所述存储单元的第一行第一列闪存结构被编程时，所述第一控制线和所述第四控制线被施加第一电压，所述第二控制线和所述第三控制线被施加第二电压。

可选的，在所述的存储器件中，当所述存储单元的第一行第二列闪存结构被编程时，所述第二控制线和所述第四控制线被施加第一电压，所述第一控制线和所述第三控制线被施加第二电压。

可选的，在所述的存储器件中，当所述存储单元的第一行第三列闪存结构被编程时，所述第一控制线和所述第三控制线被施加第一电压，所述第二控制线和所述第四控制线被施加第二电压。

可选的，在所述的存储器件中，当所述存储单元的第一行第四列闪存结构被编程时，所述第二控制线和所述第三控制线被施加第一电压，所述第一控制线和所述第四控制线被施加第二电压。

可选的，在所述的存储器件中，当所述存储单元的第二行第一列闪存结构被编程时，所述第一控制线和所述第四控制线被施加第一电压，所述第二控制线和所述第三控制线被施加第二电压。

可选的，在所述的存储器件中，当所述存储单元的第二行第二列闪存结构被编程时，所述第二控制线和所述第四控制线被施加第一电压，所述第一控制线和所述第三控制线被施加第二电压。

可选的，在所述的存储器件中，当所述存储单元的第二行第三列闪存结构被编程时，所述第一控制线和所述第三控制线被施加第一电压，所述第二控制线和所述第四控制线被施加第二电压。

可选的，在所述的存储器件中，当所述存储单元的第二行第四列闪存结构被编程时，所述第二控制线和所述第三控制线被施加第一电压，所述第一控制线和所述第四控制线被施加第二电压。

可选的，在所述的存储器件中，所述第一电压为4～5V，所述第二电压为0～0.5V。

可选的，在所述的存储器件中，所述第一控制线和所述第四控制线的奇数列隔离晶体管的漏极和源极连接，所述第二控制线和所述第三控制线的偶数列隔离晶体管的漏极和源极连接。

本发明还提供一种存储器件的操作方法，所述闪存结构的操作方法包括：

多个隔离单元将高压译码器和低压译码器之间进行电压隔离；

一控制栅控制两个闪存结构；

所述高压译码器为与之连接的所述闪存结构提供操作电压；

对某个所述闪存结构进行编程时，与该闪存结构连接的隔离单元关断，与该闪存结构共用同一控制栅的闪存结构所连接的隔离单元关断，剩余隔离单元导通。

在本发明提供的存储器件及其操作方法中，通过对某个所述闪存结构进行编程时，与该闪存结构连接的隔离单元关断，与该闪存结构共用同一控制栅的闪存结构所连接的隔离单元关断，使隔离单元漏极端的电压不会对浮空的源极进行充电，防止编程串扰，提供传输和编程效率，而与该闪存结构相邻行的闪存结构所连接的隔离单元导通，使闪存结构的编程电压得以有效。

附图说明

图1是现有的存储器件结构示意图；

图2是本发明存储器件结构示意图；

图中所示：

现有技术：

10’-高压译码器；20’-低压译码器；30’-闪存结构；41’-第一隔离晶体管；42’-第二隔离晶体管；43’-第三隔离晶体管；

本发明：

11-第一高压译码器；12-第二高压译码器；13-第三高压译码器；14-第四高压译码器；15-第五高压译码器；16-第六高压译码器；21-第一低压译码器；22-第二低压译码器；31-第一存储单元；32-第二存储单元；41-第一隔离单元；42-第二隔离单元；43-第三隔离单元；44-第四隔离单元；45-第五隔离单元；46-第六隔离单元。

具体实施方式

以下结合附图和具体实施例对本发明提出的存储器件及其操作方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明的核心思想在于提供一种存储器件及其操作方法，以解决现有的存储器件发生编程串扰的问题。

为实现上述思想，本发明提供了一种存储器件及其操作方法，所述存储器件包括若干个存储单元，其中，每个存储单元包括多行多列闪存结构，所述存储器件还包括高压译码器、低压译码器和隔离模块，所述隔离模块包括多个隔离单元，其中：多个所述隔离单元连接在所述高压译码器和所述低压译码器之间，每个所述闪存结构均连接于高压译码器与一个隔离单元的连接处，两个闪存结构共用同一控制栅，所述高压译码器为与之连接的所述闪存结构提供操作电压；对某个所述闪存结构进行编程时，与该闪存结构连接的隔离单元关断，与该闪存结构共用同一控制栅的闪存结构所连接的隔离单元关断，剩余隔离单元导通。

<实施例一>

本实施例提供了一种存储器件，如图2所示，所述存储器件包括若干个存储单元，如图2中的第一存储单元31和第二存储单元32，其中，每个存储单元包括多行多列的闪存结构，具体的，如图2所示，每个存储单元包括4行4列闪存结构，其中，两个闪存结构共用同一控制栅，每个存储单元中第一行闪存结构和第二行闪存结构共用同一个控制栅，每个存储单元中第三行闪存结构和第四行闪存结构共用同一个控制栅，所述存储器件还包括高压译码器、低压译码器和隔离模块，所述隔离模块包括多个隔离单元，如图2中所示，多个隔离单元包括第一隔离单元41、第二隔离单元42、第三隔离单元43、第四隔离单元44、第五隔离单元45和第六隔离单元46，高压译码器包括第一高压译码器11、第二高压译码器12、第三高压译码器13、第四高压译码器14、第五高压译码器15和第六高压译码器16，低压译码器包括第一低压译码器21和第二低压译码器22，其中：多个所述隔离单元，即第一隔离单元41、第二隔离单元42、第三隔离单元43、第四隔离单元44、第五隔离单元45和第六隔离单元46均连接在所述高压译码器和所述低压译码器之间，每个所述闪存结构均连接于一个高压译码器与一个隔离单元的连接处，如图2所示，第一行第一列、第一行第二列、第四行第一列和第四行第二列的闪存结构连接在第二高压译码器12和第一隔离单元41的连接处，第二行第三列、第二行第四列、第三行第三列和第三行第四列的闪存结构连接在第五高压译码器15和第二隔离单元42的连接处，第二行第一列和第三行第一列的闪存结构连接在第一高压译码器11和第三隔离单元43的连接处，第二行第二列和第三行第二列的闪存结构连接在第三高压译码器13和第四隔离单元44的连接处，第一行第三列和第四行第三列的闪存结构连接在第四高压译码器14和第五隔离单元45的连接处，第一行第四列和第四行第四列的闪存结构连接在第六高压译码器16和第六隔离单元46的连接处。

所述高压译码器为与之连接的所述闪存结构提供操作电压；对某个所述闪存结构进行编程时，与该闪存结构连接的隔离单元关断，与该闪存结构共用同一控制栅的闪存结构所连接的隔离单元关断，剩余隔离单元导通，例如，当第一行第一列的闪存结构编程时，与该闪存单元连接的第一隔离单元41关断，以防止第一隔离单元41两端的第二高压译码器12和第一低压译码器21相连，与该闪存结构共用同一控制栅的闪存结构为第二行第一列的闪存结构，与第二行第一列的闪存结构连接的第三隔离单元43关断，以隔离其漏极的5V的编程电压，在现有技术中，为了实现编程电压有效，第三隔离单元43往往没有完全关断，而是在其栅极施加2V的电压，这就造成了漏极对源极充电，从而造成编程串扰，在本实施例中，第三隔离单元43完全关断，剩余隔离单元，尤其是第四隔离单元44依然导通，从而在第三隔离单元43完全关断时，通过第四隔离单元依然可以实现编程电压有效。

具体的，在所述的存储器件中，每个所述隔离单元包括两个隔离晶体管，第一隔离单元41、第二隔离单元42、第三隔离单元43、第四隔离单元44、第五隔离单元45和第六隔离单元46均包括两个隔离晶体管，所述隔离模块还包括第一控制线TWL0、第二控制线TWL1、第三控制线TWL2和第四控制线TWL3，在多个所述隔离单元的一部分中，每个所述隔离单元中的两个隔离晶体管分别被所述第一控制线TWL0和所述第二控制线TWL1控制；在多个所述隔离单元的另一部分中，每个所述隔离单元中的两个隔离晶体管分别被所述第三控制线TWL2和所述第四控制线TWL3控制。第一控制线TWL0控制第三隔离单元43、第四隔离单元44、第五隔离单元45和第六隔离单元46的第一行隔离晶体管，第二控制线TWL1控制第三隔离单元43、第四隔离单元44、第五隔离单元45和第六隔离单元46的第二行隔离晶体管，第三控制线TWL2控制第一隔离单元41和第二隔离单元42的第一行隔离晶体管，第四控制线TWL3控制第一隔离单元41和第二隔离单元42的第二行隔离晶体管，每个存储单元对应第一控制线TWL0和第二控制线TWL1上四列隔离晶体管，同时对应第三控制线TWL2和第四控制线TWL3两列隔离晶体管，其中：

每个所述存储单元对应六个所述隔离单元，如图2中的第一隔离单元41、第二隔离单元42、第三隔离单元43、第四隔离单元44、第五隔离单元45和第六隔离单元46。其中：对应每个所述存储单元的六个所述隔离单元中，四个隔离单元中的隔离晶体管，即第三隔离单元43、第四隔离单元44、第五隔离单元45和第六隔离单元46的隔离晶体管被第一控制线TWL0和第二控制线TWL1控制，两个隔离单元中的隔离晶体管，即第一隔离单元41和第二隔离单元42的隔离晶体管被所述第三控制线TWL2和所述第四控制线TWL3控制。

如图2所示，所述第一控制线TWL0控制的隔离晶体管，即第三隔离单元43、第四隔离单元44、第五隔离单元45和第六隔离单元46的第一行隔离晶体管的源极，连接所述第二低压译码器22，所述第四控制线TWL3控制的隔离晶体管，即第一隔离单元41和第二隔离单元42的第二行隔离晶体管的源极连接所述第一低压译码器21；所述第一控制线TWL0控制的隔离晶体管的漏极连接所述第二控制线TWL1控制的隔离晶体管的源极，即第三隔离单元43、第四隔离单元44、第五隔离单元45和第六隔离单元46的第一行隔离晶体管的漏极连接第三隔离单元43、第四隔离单元44、第五隔离单元45和第六隔离单元46的第二行隔离晶体管的源极；所述第四控制线TWL3控制的隔离晶体管的漏极连接所述第三控制线TWL2控制的隔离晶体管的源极，即第一隔离单元41和第二隔离单元42的第二行隔离晶体管的漏极连接第一隔离单元41和第二隔离单元42的第一行隔离晶体管的源极；所述第二控制线TWL1控制的隔离晶体管，即第三隔离单元43、第四隔离单元44、第五隔离单元45和第六隔离单元46的第二行隔离晶体管的漏极连接所述第一存储单元31和第二存储单元32中的闪存结构和所述高压译码器，所述第三控制线TWL2控制的隔离晶体管，即第一隔离单元41和第二隔离单元42的第一行隔离晶体管的漏极连接所述闪存结构和所述高压译码器。

进一步的，在所述的存储器件中，所述第一控制线TWL0和所述第四控制线TWL3控制的隔离晶体管中奇数列隔离晶体管被短路，所述第二控制线TWL1和所述第三控制线TWL2控制的隔离晶体管中偶数列隔离晶体管被短路，所述第一控制线TWL0和所述第四控制线TWL3的隔离晶体管中奇数列隔离晶体管的漏极和源极连接，所述第二控制线TWL1和所述第三控制线TWL2控制的隔离晶体管中偶数列隔离晶体管的漏极和源极连接。如图2所示，第一隔离单元41、第四隔离单元44和第六隔离单元46的第二行隔离晶体管被短路，第二隔离单元42、第三隔离单元43和第五隔离单元45的第一行隔离晶体管被短路。

具体的，在第一存储单元31和第二存储单元32中，第一行第一列、第一行第二列、第四行第一列和第四行第二列的所述闪存结构连接所述第三控制线TWL2的第一列隔离晶体管，即第一隔离单元41的第一行隔离晶体管；第二行第三列、第二行第四列、第三行第三列和第三行第四列的所述闪存结构连接所述第三控制线TWL2的第二列隔离晶体管，即第二隔离单元42的第一行隔离晶体管。第二行第一列和第三行第一列的所述闪存结构连接所述第二控制线TWL1的第一列隔离晶体管，即第三隔离单元43的第二行隔离晶体管；第二行第二列和第三行第二列的所述闪存结构连接所述第二控制线TWL1的第二列隔离晶体管，即第四隔离单元44的第二行隔离晶体管；第一行第三列和第四行第三列的所述闪存结构连接所述第二控制线TWL1的第三列隔离晶体管，即第五隔离单元45的第二行隔离晶体管；第一行第四列和第四行第四列的所述闪存结构连接所述第二控制线TWL1的第四列隔离晶体管，即第六隔离单元46的第二行隔离晶体管。

进一步的，当所述存储单元的第一行第一列闪存结构被编程时，所述第一控制线TWL0和所述第四控制线TWL3被施加第一电压，所述第二控制线TWL1和所述第三控制线TWL2被施加第二电压，所述第一电压为4～5V，所述第二电压为0～0.5V，第一控制线TWL0和第四控制线TWL3控制的隔离晶体管导通，所述第二控制线TWL1和所述第三控制线TWL2控制的隔离晶体管关断，第一隔离单元41关断，防止第二高压译码器12对第一低压译码器21施加高电压，第三隔离单元43关断，防止编程串扰，第四隔离单元44导通，以使编程电压有效。

另外，当所述存储单元的第一行第二列闪存结构被编程时，所述第二控制线TWL1和所述第四控制线TWL3被施加第一电压，即高电压，所述第一控制线TWL0和所述第三控制线TWL2被施加第二电压，即低电压，第二控制线TWL1和所述第四控制线TWL3控制的隔离晶体管导通，所述第一控制线TWL0和所述第三控制线TWL2控制的隔离晶体管关断，第一隔离单元41关断，防止第二高压译码器12对第一低压译码器21施加高电压，第四隔离单元44关断，防止编程串扰，第三隔离单元43导通，以使编程电压有效。

与以上原理相似，当所述存储单元的第一行第三列闪存结构被编程时，所述第一控制线TWL0和所述第三控制线TWL2被施加第一电压，所述第二控制线TWL1和所述第四控制线TWL3被施加第二电压。当所述存储单元的第一行第四列闪存结构被编程时，所述第二控制线TWL1和所述第三控制线TWL2被施加第一电压，所述第一控制线TWL0和所述第四控制线TWL3被施加第二电压。当所述存储单元的第二行第一列闪存结构被编程时，所述第一控制线TWL0和所述第四控制线TWL3被施加第一电压，所述第二控制线TWL1和所述第三控制线TWL2被施加第二电压。当所述存储单元的第二行第二列闪存结构被编程时，所述第二控制线TWL1和所述第四控制线TWL3被施加第一电压，所述第一控制线TWL0和所述第三控制线TWL2被施加第二电压。当所述存储单元的第二行第三列闪存结构被编程时，所述第一控制线TWL0和所述第三控制线TWL2被施加第一电压，所述第二控制线TWL1和所述第四控制线TWL3被施加第二电压。当所述存储单元的第二行第四列闪存结构被编程时，所述第二控制线TWL1和所述第三控制线TWL2被施加第一电压，所述第一控制线TWL0和所述第四控制线TWL3被施加第二电压。

综上，上述实施例对存储器件的不同构型进行了详细说明，当然，本发明包括但不局限于上述实施中所列举的构型，任何在上述实施例提供的构型基础上进行变换的内容，均属于本发明所保护的范围。本领域技术人员可以根据上述实施例的内容举一反三。

<实施例二>

本发明还提供一种存储器件的操作方法，所述闪存结构的操作方法包括：多个隔离单元将高压译码器和低压译码器之间进行电压隔离；一控制栅控制两个闪存结构；所述高压译码器为与之连接的所述闪存结构提供操作电压；对某个所述闪存结构进行编程时，与该闪存结构连接的隔离单元关断，与该闪存结构共用同一控制栅的闪存结构所连接的隔离单元关断，与该闪存结构相邻行的闪存结构所连接的隔离单元导通。

进一步的，当所述存储单元的第一行第一列闪存结构被编程时，所述第一控制线TWL0和所述第四控制线TWL3被施加第一电压，所述第二控制线TWL1和所述第三控制线TWL2被施加第二电压，所述第一电压为4～5V，所述第二电压为0～0.5V，第一控制线TWL0和第四控制线TWL3控制的隔离晶体管导通，所述第二控制线TWL1和所述第三控制线TWL2控制的隔离晶体管关断，第一隔离单元41关断，防止第二高压译码器12对第一低压译码器21施加高电压，第三隔离单元43关断，防止编程串扰，第四隔离单元44导通，以使编程电压有效。

另外，当所述存储单元的第一行第二列闪存结构被编程时，所述第二控制线TWL1和所述第四控制线TWL3被施加第一电压，即高电压，所述第一控制线TWL0和所述第三控制线TWL2被施加第二电压，即低电压，第二控制线TWL1和所述第四控制线TWL3控制的隔离晶体管导通，所述第一控制线TWL0和所述第三控制线TWL2控制的隔离晶体管关断，第一隔离单元41关断，防止第二高压译码器12对第一低压译码器21施加高电压，第四隔离单元44关断，防止编程串扰，第三隔离单元43导通，以使编程电压有效。

与以上原理相似，当所述存储单元的第一行第三列闪存结构被编程时，所述第一控制线TWL0和所述第三控制线TWL2被施加第一电压，所述第二控制线TWL1和所述第四控制线TWL3被施加第二电压。当所述存储单元的第一行第四列闪存结构被编程时，所述第二控制线TWL1和所述第三控制线TWL2被施加第一电压，所述第一控制线TWL0和所述第四控制线TWL3被施加第二电压。当所述存储单元的第二行第一列闪存结构被编程时，所述第一控制线TWL0和所述第四控制线TWL3被施加第一电压，所述第二控制线TWL1和所述第三控制线TWL2被施加第二电压。当所述存储单元的第二行第二列闪存结构被编程时，所述第二控制线TWL1和所述第四控制线TWL3被施加第一电压，所述第一控制线TWL0和所述第三控制线TWL2被施加第二电压。当所述存储单元的第二行第三列闪存结构被编程时，所述第一控制线TWL0和所述第三控制线TWL2被施加第一电压，所述第二控制线TWL1和所述第四控制线TWL3被施加第二电压。当所述存储单元的第二行第四列闪存结构被编程时，所述第二控制线TWL1和所述第三控制线TWL2被施加第一电压，所述第一控制线TWL0和所述第四控制线TWL3被施加第二电压。

在本发明提供的存储器件及其操作方法中，通过对某个所述闪存结构进行编程时，与该闪存结构连接的隔离单元关断，与该闪存结构共用同一控制栅的闪存结构所连接的隔离单元关断，使隔离单元漏极端的电压不会对浮空的源极进行充电，防止编程串扰，提供传输和编程效率，而与该闪存结构相邻行的闪存结构所连接的隔离单元导通，使闪存结构的编程电压得以有效。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (16)

1.一种存储器件，所述存储器件包括若干个存储单元，其中，每个存储单元包括多行多列闪存结构，其特征在于，所述存储器件还包括高压译码器、低压译码器和隔离模块，所述隔离模块包括多个隔离单元，其中：

多个所述隔离单元连接在所述高压译码器和所述低压译码器之间，每个所述闪存结构均连接于高压译码器与一个隔离单元的连接处，两个闪存结构共用同一控制栅，所述高压译码器为与之连接的所述闪存结构提供操作电压；

对某个所述闪存结构进行编程时，与该闪存结构连接的隔离单元关断，与该闪存结构共用同一控制栅的闪存结构所连接的隔离单元关断；与该闪存结构相邻行的闪存结构所连接的隔离单元导通，使闪存结构的编程电压得以有效；

每个所述隔离单元包括两个隔离晶体管，所述隔离模块还包括第一控制线、第二控制线、第三控制线和第四控制线，其中：

在多个所述隔离单元的一部分中，每个所述隔离单元中的两个隔离晶体管分别被所述第一控制线和所述第二控制线控制；

在多个所述隔离单元的另一部分中，每个所述隔离单元中的两个隔离晶体管分别被所述第三控制线和所述第四控制线控制；

所述第一控制线和所述第四控制线的奇数列隔离晶体管的漏极和源极连接，所述第二控制线和所述第三控制线的偶数列隔离晶体管的漏极和源极连接。

2.如权利要求1所述的存储器件，其特征在于，每个所述存储单元对应六个所述隔离单元，其中：

对应每个所述存储单元的六个所述隔离单元中，四个隔离单元中的隔离晶体管被所述第一控制线和所述第二控制线控制，两个隔离单元中的隔离晶体管被所述第三控制线和所述第四控制线控制。

3.如权利要求2所述的存储器件，其特征在于，所述第一控制线和所述第四控制线控制的隔离晶体管的源极连接所述低压译码器；所述第一控制线控制的隔离晶体管的漏极连接所述第二控制线控制的隔离晶体管的源极；所述第四控制线控制的隔离晶体管的漏极连接所述第三控制线控制的隔离晶体管的源极；所述第二控制线上和所述第三控制线控制的隔离晶体管的漏极连接所述闪存结构和所述高压译码器。

4.如权利要求3所述的存储器件，其特征在于，所述第一控制线和所述第四控制线控制的隔离晶体管中奇数列隔离晶体管被短路，所述第二控制线和所述第三控制线控制的隔离晶体管中偶数列隔离晶体管被短路。

5.如权利要求3所述的存储器件，其特征在于，每个存储单元包括4行4列闪存结构，第一行第一列、第一行第二列、第四行第一列和第四行第二列的所述闪存结构连接所述第三控制线的第一列隔离晶体管；第二行第三列、第二行第四列、第三行第三列和第三行第四列的所述闪存结构连接所述第三控制线的第二列隔离晶体管。

6.如权利要求5所述的存储器件，其特征在于，第二行第一列和第三行第一列的所述闪存结构连接所述第二控制线的第一列隔离晶体管；第二行第二列和第三行第二列的所述闪存结构连接所述第二控制线的第二列隔离晶体管；第一行第三列和第四行第三列的所述闪存结构连接所述第二控制线的第三列隔离晶体管；第一行第四列和第四行第四列的所述闪存结构连接所述第二控制线的第四列隔离晶体管。

7.如权利要求6所述的存储器件，其特征在于，当所述存储单元的第一行第一列闪存结构被编程时，所述第一控制线和所述第四控制线被施加第一电压，所述第二控制线和所述第三控制线被施加第二电压。

8.如权利要求6所述的存储器件，其特征在于，当所述存储单元的第一行第二列闪存结构被编程时，所述第二控制线和所述第四控制线被施加第一电压，所述第一控制线和所述第三控制线被施加第二电压。

9.如权利要求6所述的存储器件，其特征在于，当所述存储单元的第一行第三列闪存结构被编程时，所述第一控制线和所述第三控制线被施加第一电压，所述第二控制线和所述第四控制线被施加第二电压。

10.如权利要求6所述的存储器件，其特征在于，当所述存储单元的第一行第四列闪存结构被编程时，所述第二控制线和所述第三控制线被施加第一电压，所述第一控制线和所述第四控制线被施加第二电压。

11.如权利要求6所述的存储器件，其特征在于，当所述存储单元的第二行第一列闪存结构被编程时，所述第一控制线和所述第四控制线被施加第一电压，所述第二控制线和所述第三控制线被施加第二电压。

12.如权利要求6所述的存储器件，其特征在于，当所述存储单元的第二行第二列闪存结构被编程时，所述第二控制线和所述第四控制线被施加第一电压，所述第一控制线和所述第三控制线被施加第二电压。

13.如权利要求6所述的存储器件，其特征在于，当所述存储单元的第二行第三列闪存结构被编程时，所述第一控制线和所述第三控制线被施加第一电压，所述第二控制线和所述第四控制线被施加第二电压。

14.如权利要求6所述的存储器件，其特征在于，当所述存储单元的第二行第四列闪存结构被编程时，所述第二控制线和所述第三控制线被施加第一电压，所述第一控制线和所述第四控制线被施加第二电压。

15.如权利要求7～14中任一项所述的存储器件，其特征在于，所述第一电压为4～5V，所述第二电压为0～0.5V。

16.一种存储器件的操作方法，其特征在于，所述存储器件的操作方法包括：

多个隔离单元将高压译码器和低压译码器之间进行电压隔离；

一控制栅控制两个闪存结构；

所述高压译码器为与之连接的所述闪存结构提供操作电压；

对某个所述闪存结构进行编程时，与该闪存结构连接的隔离单元关断，与该闪存结构共用同一控制栅的闪存结构所连接的隔离单元关断，与该闪存结构相邻行的闪存结构所连接的隔离单元导通，使闪存结构的编程电压得以有效；

在多个所述隔离单元的一部分中，每个所述隔离单元中的两个隔离晶体管分别被第一控制线和第二控制线控制；

在多个所述隔离单元的另一部分中，每个所述隔离单元中的两个隔离晶体管分别被第三控制线和第四控制线控制；

所述第一控制线和所述第四控制线的奇数列隔离晶体管的漏极和源极连接，所述第二控制线和所述第三控制线的偶数列隔离晶体管的漏极和源极连接。

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