CN109448775B

CN109448775B - 一种存储阵列结构及其操作方法

Info

Publication number: CN109448775B
Application number: CN201811198896.3A
Authority: CN
Inventors: 胡剑
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2018-10-15
Filing date: 2018-10-15
Publication date: 2020-09-15
Anticipated expiration: 2038-10-15
Also published as: CN109448775A

Abstract

本发明公开提出一种存储阵列结构及其操作方法，该结构包括存储阵列、第一高压译码、第二高压译码、第一低压译码以及第二低压译码，其还包括：第一隔离电路，用于在隔离栅TCG和第零隔离字线或第一隔离字线的控制下，将第一低压译码输出的低压位线TBLD连接至第一位线BLD或使高压位线与对应的低压位线隔离；第二隔离电路，用于在隔离栅TCG和第二隔离字线或第三隔离字线的控制下，将第二低压译码输出的低压位线TBLU连接至第二位线BLU或使高压位线与对应的低压位线隔离；隔离电路之控制译码，用于产生控制所述第一/第二隔离电路的第零隔离字线、第一隔离字线、第二隔离字线和第三隔离字线。

Description

一种存储阵列结构及其操作方法

技术领域

本发明涉及存储器技术领域，特别是涉及一种存储阵列结构及其操作方法。

背景技术

图1为现有技术之NORD存储阵列结构的结构示意图。如图1所示，该NORD存储阵列结构包括存储阵列10、第一高压译码201、第二高压译码202、第一隔离电路301、第二隔离电路302、第一低压译码401、第二低压译码402(行译码、列译码以及电荷泵等电路未示出)。具体地，存储阵列为M*N，每一列有M个存储单元(NORD Cell)，每一行有N个存储单元，每个存储单元有两个存储位，对应位线分别为第一位线BLD<j>、第二位线BLU<j>，j＝0,1,……,N-1，每一列的第一位线BLD<j>和第二位线BLU<j>间隔连接，j＝0,1,……,N-1，即第0行第0列的存储单元的第一存储位(CG0控制)的位线与第1行第0列的存储单元的第一存储位(CG1控制)的位线、第2行第0列的存储单元的第零存储位(CG0控制)的位线、第3行第0列的存储单元的第一存储位(CG1控制)的位线、……相连组成第0列的第一位线BLD<0>，而第0行第0列及第1列的存储单元的第一存储位(CG1控制)的位线与第1行第0列及第1列的存储单元的第零存储位(CG0控制)的位线、第2行第0列及第1列的存储单元的第一存储位(CG1控制)的位线、第3行第0列及第1列的存储单元的第零存储位(CG0控制)的位线、……相连组成该列的第二位线BLU<0>，第0行第1列及第2列的存储单元的第零存储位(CG0控制)的位线与第1行第1列及第2列的存储单元的第一存储位(CG1控制)的位线、第2行第1列及第2列的存储单元的第零存储位(CG0控制)的位线、第3行第1列及第2列的存储单元的第一存储位(CG1控制)的位线、……相连组成该列的第一位线BLD<1>，第0行第2列及第3列的存储单元的第一存储位(CG1控制)的位线与第1行第2列及第3列的存储单元的第零存储位(CG0控制)的位线、第2行第2列及第3列的存储单元的第一存储位(CG1控制)的位线、第3行第2列及第3列的存储单元的第零存储位(CG0控制)的位线、……相连组成该列的第二位线BLU<1>，……，每一行的每个存储单元的两个存储位对应两个控制栅极，即第一控制栅极CG0、第二控制栅极CG1，每一行的每个存储单元的两个存储位共用字线WL，i＝0,1,……,M-1，每一行的存储单元共用第一控制栅极CG0、第二控制栅极CG1和字线WL；高压译码201、202的输出连接至各位线；低压译码401、402则通过隔离电路301、302连接至各位线；为保证电路性能，高压译码201、202，对称放在存储阵列的上方和下方，同样，低压译码401、402也对称放在存储阵列的上方和下方。

存储阵列结构的隔离电路301、302如图2所示，第一低压译码401的输出第一低压位线TBLD<j>通过第一隔离电路301连接至第一位线BLD<j>，第二低压译码402的输出第二低压位线TBLU<j>通过第二隔离电路302连接至第二位线BLU<j>。

表1为读/编程/擦除时图2之隔离电路的控制电压。

表1隔离电路的控制电压

	TCG	TWL
			Read	4.5	4.5
Prog	0	2
			Erase	1.5	4.5

编程时，假设对某行的第一列的第一位线对应的NORD Cell的第零存储位进行编程，BLD<0>＝5.5V，隔离栅栅极TCG＝0V，隔离字线TWL＝2V，第一低压位线TBLD0＝浮空。

然而，该结构的缺点在于，关断的隔离晶体管在传输过程当中会产生对浮空的源端(第一低压位线TBLD<0>)进行充电的过程而发生编程串扰，从而影响传输效率，进而影响编程效率。

发明内容

为克服上述现有技术存在的不足，本发明之目的在于提供一种存储阵列结构及其操作方法，以避免隔离晶体管在传输过程当中产生对浮空的源端进行充电的过程而发生编程串扰，提高传输效率及编程效率。

为达上述及其它目的，本发明提出一种NORD闪存阵列结构，包括存储阵列、第一高压译码、第二高压译码、第一低压译码以及第二低压译码，其特征在于，所述NORD闪存阵列结构还包括：

第一隔离电路，用于在隔离栅TCG和第零隔离字线TWL0或第一隔离字线TWL1的控制下，将第一低压译码输出的低压位线TBLD连接至第一位线BLD或使高压位线与对应的低压位线隔离；

第二隔离电路，用于在隔离栅TCG和第二隔离字线TWL2或第三隔离字线TWL3的控制下，将第二低压译码输出的低压位线TBLU连接至第二位线BLU或使高压位线与对应的低压位线隔离；

隔离电路之控制译码，用于产生控制所述第一/第二隔离电路的第零隔离字线TWL0、第一隔离字线TWL1、第二隔离字线TWL2和第三隔离字线TWL3。

优选地，所述第一隔离电路包括N个下隔离管ND<j>，j＝0,1,……,N-1，以在隔离栅TCG和第零隔离字线TWL0或第一隔离字线TWL1的控制下，将第一低压译码的输出第j低压位线TBLD<j>通过所述第一隔离电路之下隔离管ND<j>连接至第一位线BLD<j>或使高压位线与对应低压位线隔离。

优选地，所述第一低压译码的第j低压位线TBLD<j>输出连接至第j下隔离管ND<j>的源极，第j下隔离管ND<j>的漏极连接至第一位线BLD<j>，第零隔离字线TWL0连接至偶数编号的下隔离管ND<0>、ND<2>、……的隔离管字线控制端，第一隔离字线TWL1连接至奇数编号的下隔离管ND<1>、ND<3>、……的隔离管字线控制端，隔离栅TCG控制信号连接至各下隔离管ND<0>、ND<1>、ND<2>、……的隔离栅控制端。

优选地，所述第二隔离电路包括N个上隔离管NU<j>，j＝0,1,……,N-1，用于在隔离栅TCG和第二隔离字线TWL2或第三隔离字线TWL3的控制下，将所述第二低压译码的输出第j低压位线TBLU<j>通过所述第二隔离电路之上隔离管NU<j>连接至第二位线BLU<j>或使高压位线与对应低压位线隔离。

优选地，所述第二低压译码的第j低压位线TBLU<j>输出连接至第j上隔离管NU<j>的源极，第j上隔离管NU<j>的漏极连接至第二位线BLU<j>，第二隔离字线TWL2连接至偶数编号的上隔离管NU<0>、NU<2>、……的隔离管字线控制端，第三隔离字线TWL3连接至奇数编号的上隔离管NU<1>、NU<3>、……的隔离管字线控制端，隔离栅TCG控制信号连接至各上隔离管NU<0>、NU<1>、NU<2>、……的隔离栅控制端。

优选地，所述隔离电路之控制译码包括：

第零隔离字线TWL0生成电路，用于产生控制第一隔离电路的第零隔离字线TWL0；

第一隔离字线TWL1生成电路，用于产生控制第一隔离电路的第一隔离字线TWL1；

第二隔离字线TWL2生成电路，用于产生控制第二隔离电路的第二隔离字线TWL2；

第三隔离字线TWL3生成电路，用于产生控制第二隔离电路的第三隔离字线TWL3。

优选地，所述第零隔离字线TWL0生成电路包括第一三输入或非门I6、第二三输入或非门I7、第一双输入或非门I44，内存储单元控制信号INNERCELL连接至第一三输入或非门I6及第二三输入或非门I7的一输入端，地址A<1>、A<0>连接至第二三输入或非门I7的另两个输入端，互补地址Ab<1>、Ab<0>连接至第一三输入或非门I6的另两个输入端，第二三输入或非门I7的输出和第一三输入或非门I6的输出连接至第一双输入或非门I44的两个输入端，第一双输入或非门I44的输出即所述第零隔离字线TWL0。

优选地，所述第一隔离字线TWL1生成电路包括第三三输入或非门I10、第四三输入或非门I11、第二双输入或非门I9，内存储单元控制信号INNERCELL连接至第三三输入或非门I10与第四三输入或非门I11的一输入端，地址A<1>、互补地址Ab<0>连接至第四三输入或非门I11的另两个输入端，互补地址Ab<1>、地址A<0>连接至第三三输入或非门I10的另两个输入端，第四三输入或非门I11的输出和第三三输入或非门I10的输出连接至第二双输入或非门I9的两个输入端，第二双输入或非门I9的输出即所述第一隔离字线TWL1。

优选地，所述第二隔离字线TWL2生成电路包括第三双输入或非门I17、第一反相器I13，互补内存储单元控制信号INNERCELLb连接至第三双输入或非门I17的一输入端，地址A<1>连接至第三双输入或非门I17的另一输入端，第三双输入或非门I17的输出端连接至第一反相器I13的输入端，第一反相器I13的输出即所述第二隔离字线TWL2。

优选地，所述第三隔离字线TWL3生成电路包括第四双输入或非门I18、第二反相器I19，互补内存储单元控制信号INNERCELLb连接至第四双输入或非门I18的一输入端，互补地址Ab<1>连接至第四双输入或非门I18的另一输入端，第四双输入或非门I18的输出端连接至第二反相器I19的输入端，第二反相器I19的输出即所述第三隔离字线TWL3。

为达到上述目的，本发明还提供一种上述存储阵列结构的操作方法，在选中某存储单元的存储位进行编程时，先对隔离管的隔离管字线控制端进行译码，以通过隔离管字线控制端使见到高压的隔离管始终处于关断状态。

与现有技术相比，本发明一种存储阵列结构及其操作方法通过预先对隔离管的隔离管字线控制端进行译码，使得见到高压的隔离管始终处于关断状态，从而避免编程串扰，提高了传输效率及编程效率。

附图说明

图1为现有技术之NORD存储阵列结构的结构示意图；

图2为图1存储阵列结构的隔离电路的结构示意图；

图3为本发明一种存储阵列结构的结构示意图；

图4为本发明具体实施例中第一/第二隔离电路的电路结构图；

图5为本发明具体实施例中隔离电路之控制译码的结构示意图。

具体实施方式

以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

图3为本发明一种存储阵列结构的结构示意图。如图3至图5所示，本发明一种存储阵列结构，包括存储阵列10、第一高压译码201、第二高压译码202、第一隔离电路301、第二隔离电路302、隔离电路之控制译码303、第一低压译码401、第二低压译码402。

其中，存储阵列10与现有技术一致，均为一M*N的阵列，位线连接方式一致，用于存储信息；第一高压译码201、第二高压译码202与现有技术一致，用于在读/编程/擦除时产生被选中存储单元的相应位线所需高压；第一低压译码401、第二低压译码402与现有技术一致，用于在读/编程/擦除时产生被选中存储单元的相应位线所需低压，在此不予赘述。

如图4所示，第一隔离电路301由N个下隔离管ND<j>组成，j＝0,1,……,N-1，用于在隔离栅TCG和第零隔离字线TWL0或第一隔离字线TWL1的控制下，将第一低压译码401的输出第j低压位线TBLD<j>通过第一隔离电路301之隔离管ND<j>连接至第一位线BLD<j>或使高压位线与对应低压位线隔离；第二隔离电路302由N个上隔离管NU<j>组成，j＝0,1,……,N-1，用于在隔离栅TCG和第二隔离字线TWL2或第三隔离字线TWL3的控制下，将第二低压译码402的输出第j低压位线TBLU<j>通过第二隔离电路302之隔离管NU<j>连接至第二位线BLU<j>或使高压位线与对应低压位线隔离；

如图5所示，隔离电路之控制译码303由第零隔离字线TWL0生成电路3030、第一隔离字线TWL1生成电路3031、第二隔离字线TWL2生成电路3032和第三隔离字线TWL3生成电路3033组成，用于产生控制隔离电路的第零隔离字线TWL0、第一隔离字线TWL1、第二隔离字线TWL2和第三隔离字线TWL3。具体来说，第零隔离字线TWL0生成电路3030由第一三输入或非门I6、第二三输入或非门I7、第一双输入或非门I44组成，第一隔离字线TWL1生成电路3031由第三三输入或非门I10、第四三输入或非门I11、第二双输入或非门I9组成，第二隔离字线TWL2生成电路3032由第三双输入或非门I17、第一反相器I13组成，第三隔离字线TWL3生成电路3033由第四双输入或非门I18、第二反相器I19组成。

第一低压译码401之第j低压位线TBLD<j>输出连接至第j下隔离管ND<j>的源极，第j下隔离管ND<j>的漏极连接至第一位线BLD<j>，第零隔离字线TWL0连接至偶数编号的下隔离管ND<0>、ND<2>、……的隔离管字线控制端，第一隔离字线TWL1连接至奇数编号的下隔离管ND<1>、ND<3>、……的隔离管字线控制端，隔离栅TCG控制信号连接至下隔离管ND<0>、ND<1>、ND<2>、……的隔离栅控制端；第二低压译码402之第j低压位线TBLU<j>输出连接至第j上隔离管NU<j>的源极，第j上隔离管NU<j>的漏极连接至第二位线BLU<j>，第二隔离字线TWL2连接至偶数编号的上隔离管NU<0>、NU<2>、……的隔离管字线控制端，第三隔离字线TWL3连接至奇数编号的上隔离管NU<1>、NU<3>、……的隔离管字线控制端，隔离栅TCG控制信号连接至上隔离管NU<0>、NU<1>、NU<2>、……的隔离栅控制端。

内存储单元控制信号INNERCELL连接至第二三输入或非门I7的一输入端，地址A<1>、A<0>连接至第二三输入或非门I7的另两个输入端，内存储单元控制信号INNERCELL连接至第一三输入或非门I6的一输入端，互补地址Ab<1>、Ab<0>连接至第一三输入或非门I6的另两个输入端，第二三输入或非门I7的输出和第一三输入或非门I6的输出连接至第一双输入或非门I44的两个输入端，第一双输入或非门I44的输出即第零隔离字线TWL0；内存储单元控制信号INNERCELL连接至第四三输入或非门I11的一输入端，地址A<1>、互补地址Ab<0>连接至第四三输入或非门I11的另两个输入端，内存储单元控制信号INNERCELL连接至第三三输入或非门I10的一输入端，互补地址Ab<1>、地址A<0>连接至第三三输入或非门I10的另两个输入端，第四三输入或非门I11的输出和第三三输入或非门I10的输出连接至第二双输入或非门I9的两个输入端，第二双输入或非门I9的输出即第一隔离字线TWL1；互补内存储单元控制信号INNERCELLb连接至第三双输入或非门I17的一输入端，地址A<1>连接至第三双输入或非门I17的另一输入端，第三双输入或非门I17的输出端连接至第一反相器I13的输入端，第一反相器I13的输出即第二隔离字线TWL2；互补内存储单元控制信号INNERCELLb连接至第四双输入或非门I18的一输入端，互补地址Ab<1>连接至第四双输入或非门I18的另一输入端，第四双输入或非门I18的输出端连接至第二反相器I19的输入端，第二反相器I19的输出即第三隔离字线TWL3。

在选中某存储单元的存储位进行编程时，首先对隔离管(包括上隔离管和下隔离管)的隔离管字线控制端进行译码，以通过隔离管字线控制端使见到高压的隔离管始终处于关断状态。假设选中单元要求第一位线BLD<0>加高压而对应第二位线BLU<0>加低压(Vdp)，则第一位线BLD<0>与第一低压译码的第零输出TBLD<0>需要隔离，此时本发明隔离电路之控制译码输出TWL0＝0使得见到高压的第零下隔离管ND0关断以避免编程串扰，同时TWL2＝1使得第0上隔离管NU0打开以实现编程。

在此需说明的是，除了上述电路，本发明之存储阵列结构一般还包括行译码、列译码以及电荷泵等电路(图中未示出)，由于这些电路为常规电路，在此不予赘述。

可见，本发明一种存储阵列结构及其操作方法通过预先对隔离管的隔离管字线控制端进行译码，使得见到高压的隔离管始终处于关断状态，从而避免编程串扰，提高了传输效率及编程效率。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims

1.一种存储阵列结构，包括存储阵列、第一高压译码、第二高压译码、第一低压译码以及第二低压译码，其特征在于，所述存储阵列结构还包括：

第一隔离电路包括N个下隔离管ND<j>，j＝0,1,……,N-1，以在隔离栅TCG和第零隔离字线TWL0或第一隔离字线TWL1的控制下，将第一低压译码的输出第j低压位线TBLD<j>通过所述第一隔离电路之下隔离管ND<j>连接至第一位线BLD<j>或使高压位线与对应低压位线隔离；

第二隔离电路包括N个上隔离管NU<j>，j＝0,1,……,N-1，用于在隔离栅TCG和第二隔离字线TWL2或第三隔离字线TWL3的控制下，将所述第二低压译码的输出第j低压位线TBLU<j>通过所述第二隔离电路之上隔离管NU<j>连接至第二位线BLU<j>或使高压位线与对应低压位线隔离；

隔离电路之控制译码包括：第零隔离字线TWL0生成电路，用于产生控制第一隔离电路的第零隔离字线TWL0；第一隔离字线TWL1生成电路，用于产生控制第一隔离电路的第一隔离字线TWL1；第二隔离字线TWL2生成电路，用于产生控制第二隔离电路的第二隔离字线TWL2；第三隔离字线TWL3生成电路，用于产生控制第二隔离电路的第三隔离字线TWL3；其中，

所述第零隔离字线TWL0生成电路包括第一三输入或非门I6、第二三输入或非门I7、第一双输入或非门I44，内存储单元控制信号INNERCELL连接至第一三输入或非门I6及第二三输入或非门I7的一输入端，地址A<1>、A<0>连接至第二三输入或非门I7的另两个输入端，互补地址Ab<1>、Ab<0>连接至第一三输入或非门I6的另两个输入端，第二三输入或非门I7的输出和第一三输入或非门I6的输出连接至第一双输入或非门I44的两个输入端，第一双输入或非门I44的输出即所述第零隔离字线TWL0。

2.如权利要求1所述的一种存储阵列结构，其特征在于：所述第一低压译码的第j低压位线TBLD<j>输出连接至第j下隔离管ND<j>的源极，第j下隔离管ND<j>的漏极连接至第一位线BLD<j>，第零隔离字线TWL0连接至偶数编号的下隔离管ND<0>、ND<2>、……的隔离管字线控制端，第一隔离字线TWL1连接至奇数编号的下隔离管ND<1>、ND<3>、……的隔离管字线控制端，隔离栅TCG控制信号连接至各下隔离管ND<0>、ND<1>、ND<2>、……的隔离栅控制端。

3.如权利要求1所述的一种存储阵列结构，其特征在于：所述第二低压译码的第j低压位线TBLU<j>输出连接至第j上隔离管NU<j>的源极，第j上隔离管NU<j>的漏极连接至第二位线BLU<j>，第二隔离字线TWL2连接至偶数编号的上隔离管NU<0>、NU<2>、……的隔离管字线控制端，第三隔离字线TWL3连接至奇数编号的上隔离管NU<1>、NU<3>、……的隔离管字线控制端，隔离栅TCG控制信号连接至各上隔离管NU<0>、NU<1>、NU<2>、……的隔离栅控制端。

4.如权利要求1所述的一种存储阵列结构，其特征在于：所述第一隔离字线TWL1生成电路包括第三三输入或非门I10、第四三输入或非门I11、第二双输入或非门I9，内存储单元控制信号INNERCELL连接至第三三输入或非门I10与第四三输入或非门I11的一输入端，地址A<1>、互补地址Ab<0>连接至第四三输入或非门I11的另两个输入端，互补地址Ab<1>、地址A<0>连接至第三三输入或非门I10的另两个输入端，第四三输入或非门I11的输出和第三三输入或非门I10的输出连接至第二双输入或非门I9的两个输入端，第二双输入或非门I9的输出即所述第一隔离字线TWL1。

5.如权利要求1所述的一种存储阵列结构，其特征在于：所述第二隔离字线TWL2生成电路包括第三双输入或非门I17、第一反相器I13，互补内存储单元控制信号INNERCELLb连接至第三双输入或非门I17的一输入端，地址A<1>连接至第三双输入或非门I17的另一输入端，第三双输入或非门I17的输出端连接至第一反相器I13的输入端，第一反相器I13的输出即所述第二隔离字线TWL2。

6.如权利要求1所述的一种存储阵列结构，其特征在于：所述第三隔离字线TWL3生成电路包括第四双输入或非门I18、第二反相器I19，互补内存储单元控制信号INNERCELLb连接至第四双输入或非门I18的一输入端，互补地址Ab<1>连接至第四双输入或非门I18的另一输入端，第四双输入或非门I18的输出端连接至第二反相器I19的输入端，第二反相器I19的输出即所述第三隔离字线TWL3。

7.一种如权利要求1～6任一项所述的存储阵列结构的操作方法，其特征在于：在选中某存储单元的存储位进行编程时，先对隔离管的隔离管字线控制端进行译码，以通过隔离管字线控制端使见到高压的隔离管始终处于关断状态。