CN110097916B - 一种存储器余量测试电路 - Google Patents

一种存储器余量测试电路 Download PDF

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Abstract

本发明公开了一种存储器余量测试电路，包括：存储器，用于存储信息并实现可控读写；控制模块，用于在余量测试控制使能信号FT_Margin1_enable的控制下将控制信号Din<1:0>的转换为m个分组控制信号并分别连接至所述存储器的高压隔离模块，以通过控制所述高压隔离模块的各高压隔离管开启或者关闭,将选中的n个存储单元分为n/m组，本发明可保证读1的余量测试的时候选择电压SL不会太高而影响良率。

Description

一种存储器余量测试电路
技术领域
本发明涉及一种测试电路，特别是涉及一种存储器余量测试电路。
背景技术
EEPROM由于具有较高的耐久性(endurance)要求，比如500K，这样就必须用较高的测试标准去测试。比如读1的余量测试时候的参考电流就很高，比如40uA。而正常读(normalread)的参考电流大概8uA。Marign1测试时候的参考电流远远高于正常读(normal read)时候的参考电流。
如图1所示，现有技术的存储器余量测试电路包括高压隔离(Isolation nmos)模块11、列译码(YMUX)模块12、存储阵列13、选择模块14和读出放大器模块15。高压隔离(Isolation nmos)模块11由高压隔离NMOS管N[0]-N[31]组成，用于根据读写模式选择性将高压施加于存储器或隔离高压，列译码(YMUX)模块12由译码传输MOS管Y[0]-Y[31]和列译码电路(未示出)组成，用于在外部地址的控制下将读写电压接通至存储器阵列13；存储阵列13为多行多列的存储单元，图示仅被选中部分的32位存储单元C[0]-C[31]，用于存储信息，选择模块14用于在选择电压SL的控制下接通存储器阵列13，图示仅画出关心的下拉高压NMOS管NM0，用于将被选中存储单元的位线BL拉到接近～0V即Vds,～0v，读出放大器模块15由多个读出放大器组成，用于在读出时将读出的位线电流转换为存储信息对应的电压。
读出时，高压隔离NMOS管N[i]与译码传输MOS管Y[i]和存储单元C[i]依次串联，i＝0-31，即高压隔离NMOS管N[i]的漏极接高压，高压隔离NMOS管N[i]的源极接译码传输MOS管Y[i]的漏极，译码传输MOS管Y[i]的源极接存储单元C[i]的漏端即位线BL[i]；位线BL[i]连接至读出放大器模块15，存储单元C[i]的源端接下拉高压NMOS管NM0的漏极，下拉高压NMOS管NM0的源极接地，下拉高压NMOS管NM0的栅极接高压VD25(译码得到，～2.5V),存储单元C[i]的栅极接字线Wordline，译码传输MOS管Y[i]的栅极接列译码输出；余量测试控制使能信号FT_Margin1_enable直接连接至高压隔离NMOS管N[0]-N[31]的栅极。
对于超级闪存(super flash)，在读的时候BL＝0.8v，选择电压SL通过一个高压NMOS(NCHH)将其拉到接近～0v，SL＝Vds(NCHH,～0v)。当NCHH的尺寸固定，V(g)电压固定的情况下，流过NCHH的电流越大，Vds(NCHH)就越高。导致flashcell BL与选择电压SL的压差减小，最终导致flashcell电流减小，也就是说EEPROM做Margin1测试时候与正常读(normalread)的时候SL端的电压不一至。Margin1测试时候所用reference电流很大，导致SL端电压抬高，cell电流减小，最终导致yield(良率)损失。为了挽回良率(yield)损失可以把SLpulldown的NCHH管子做的很大，又会导致EEPROM的面积很大。
发明内容
为克服上述现有技术存在的不足，本发明之目的在于提供一种存储器余量测试电路，以保证读1的余量测试的时候选择电压SL不会太高而影响良率。
为达上述及其它目的，本发明提出一种存储器余量测试电路，包括
存储器，用于存储信息并实现可控读写；
控制模块，用于在余量测试控制使能信号FT_Margin1_enable的控制下将控制信号Din<1:0>的转换为m个分组控制信号并分别连接至所述存储器的高压隔离模块，以通过控制所述高压隔离模块的各高压隔离管开启或者关闭，将选中的n个存储单元分为n/m组。
优选地，所述存储器包括：
高压隔离模块，包括n个高压隔离管N[0]-N[n-1]，分为m组，每组包括n/m个高压隔离管，用于根据读写模式选择性将高压施加于列译码模块或隔离高压；
列译码模块，包括译码传输MOS管Y[0]-Y[n-1]和列译码电路,用于在外部地址的控制下将读写电压接通至存储器阵列；
存储阵列，为多行多列的存储单元，用于存储信息；
选择模块，用于在选择电压SL的控制下接通存储器阵列；
读出放大器模块，用于在读出时将读出的位线电流转换为存储信息对应的电压。
优选地，所述控制模块包括译码电路U0、m个反相器和m个或非门，以在余量测试控制使能信号FT_Margin1_enable的控制下将控制信号Din<1:0>的转换为m个分组控制信号CT[0]-CT[m-1]，并分别连接至所述高压隔离模块的对应分组。
优选地，m为2～32组。
优选地，每组对应的存储单元的位数相同。
优选地，所述控制模块包括译码电路U0、反相器I[0]-I[3]和或非门NOR[0]-NOR[3]，以在余量测试控制使能信号FT_Margin1_enable的控制下将控制信号Din<1:0>的转换为4个分组控制信号CT[0]-CT[3]并分别连接至所述高压隔离模块的对应分组。
优选地，所述控制信号Din<1:0>连接至所述译码电路U0的输入端，所述译码电路U0的输出端VMRG[0]-VMRG[3]分别连接至反相器I[0]-I[3]的输入端，反相器I[0]-I[3]的输出分别连接至或非门NOR[0]-NOR[3的一输入端，或非门NOR[0]-NOR[3的另一输入端接余量测试控制使能信号FT_Margin1_enable，或非门NOR[0]-NOR[3的输出为控制模块的输出，即第一至第四余量测试控制信号CT[0]至CT[3]
优选地，读出时，高压隔离NMOS管N[i]与译码传输MOS管Y[i]和存储单元C[i]依次串联，即高压隔离NMOS管N[i]的漏极接高压，高压隔离NMOS管N[i]的源极接译码传输MOS管Y[i]的漏极，译码传输MOS管Y[i]的源极接存储单元C[i]的漏端即位线BL[i]，位线BL[i]连接至读出放大器模块，存储单元C[i]的源端接下拉高压NMOS管NM0的漏极，下拉高压NMOS管NM0的源极接地，下拉高压NMOS管NM0的栅极接高压VD25,存储单元C[i]的栅极接字线Wordline，译码传输MOS管Y[i]的栅极接列译码输出。
优选地，所述控制模块输出的第一余量测试控制信号CT[0]接高压隔离NMOS管N[0]-N[(n/4)-1]的栅极，控制模块20输出的第二余量测试控制信号CT[1]接高压隔离NMOS管N[n/4]-N[(n/2)-1]的栅极，控制模块20输出的第三余量测试控制信号CT[2]接高压隔离NMOS管N[n/2]-N[(3n/4)-1]的栅极，控制模块20输出的第四余量测试控制信号CT[3]接高压隔离NMOS管N[3n/4]-N[n-1]的栅极。
优选地，所述存储器的存储单元为8位、16位、32为、64位、128位、256位或更高。
与现有技术相比，本发明一种存储器余量测试电路通过test-mode(测试模式)控制高压隔离管开启或者关闭，将选中的n个存储单元(例如32个)再分成m组(例如4组)，每次读n/m个存储单元出来，例如将X32(x64或者x128)读的分成x8分四次读出来，这样就能保证读1的余量测试的时候选择电压SL不会太高影响良率，可以在不增加EEPROM面积的情况下，挽回良率损失。
附图说明
图1为现有技术中存储器余量测试电路的电路结构图；
图2为本发明一种存储器余量测试电路的电路结构图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图2为本发明一种存储器余量测试电路的电路结构图。如图2所示，本发明一种存储器余量测试电路包括存储器10和控制模块20。
其中，存储器10由高压隔离(Isolation nmos)模块11、列译码(YMUX)模块12、存储阵列13、选择模块14和读出放大器模块15组成，用于存储信息并实现可控读写，具体来说，高压隔离(Isolation nmos)模块11由高压隔离NMOS管N[0]-N[31]组成，用于根据读写模式选择性将高压施加于存储器或隔离高压，列译码(YMUX)模块12由译码传输MOS管Y[0]-Y[31]和列译码电路(未示出)组成，用于在外部地址的控制下将读写电压接通至存储器阵列13；存储阵列13为多行多列的存储单元，图示仅被选中部分的32位存储单元C[0]-C[31]，用于存储信息，选择模块14用于在选择电压SL的控制下接通存储器阵列13，图示仅画出关心的下拉高压NMOS管NM0，用于将被选中存储单元的位线BL拉到接近～0V即Vds,～0v，读出放大器模块15由多个读出放大器组成，用于在读出时将读出的位线电流转换为存储信息对应的电压；控制模块20由译码电路U0、反相器I[0]-I[3]和或非门NOR[0]-NOR[3]组成，用于在余量测试控制使能信号FT_Margin1_enable的控制下将控制信号Din<1:0>的转换为4个分组控制信号CT[0]-CT[3]并分别连接至高压隔离(Isolation nmos)模块11的对应分组。
读出时，高压隔离NMOS管N[i]与译码传输MOS管Y[i]和存储单元C[i]依次串联，i＝0-31，即高压隔离NMOS管N[i]的漏极接高压，高压隔离NMOS管N[i]的源极接译码传输MOS管Y[i]的漏极，译码传输MOS管Y[i]的源极接存储单元C[i]的漏端即位线BL[i]；位线BL[i]连接至读出放大器模块15，存储单元C[i]的源端接下拉高压NMOS管NM0的漏极，下拉高压NMOS管NM0的源极接地，下拉高压NMOS管NM0的栅极接高压VD25(译码得到，～2.5V),存储单元C[i]的栅极接字线Wordline，译码传输MOS管Y[i]的栅极接列译码输出；控制信号Din<1:0>连接至译码电路U0的输入端，译码电路U0的输出端VMRG[0]-VMRG[3]分别连接至反相器I[0]-I[3]的输入端，反相器I[0]-I[3]的输出分别连接至或非门NOR[0]-NOR[3的一输入端，或非门NOR[0]-NOR[3的另一输入端接余量测试控制使能信号FT_Margin1_enable，或非门NOR[0]-NOR[3的输出为控制模块20的输出：第一至第四余量测试控制信号CT[0]至CT[3]，控制模块20输出的第一余量测试控制信号CT[0]接高压隔离NMOS管N[0]-N[7]的栅极，控制模块20输出的第二余量测试控制信号CT[1]接高压隔离NMOS管N[8]-N[15]的栅极，控制模块20输出的第三余量测试控制信号CT[2]接高压隔离NMOS管N[16]-N[23]的栅极，控制模块20输出的第四余量测试控制信号CT[3]接高压隔离NMOS管N[24]-N[31]的栅极。
较佳地，存储单元可以是8位、16位或更高，划分分组时可以是4位、8位、16位或32位，通常每组位数相同，分组数为2-32组，当然对应的译码电路U0和反相器数量以及或非门数量将不同，在此不予赘述。
综上所述，本发明一种存储器余量测试电路通过test-mode(测试模式)控制高压隔离管开启或者关闭，将选中的n个存储单元(例如32个)再分成m组(例如4组)，每次读n/m个存储单元出来，例如将X32(x64或者x128)读的分成x8分四次读出来，这样就能保证读1的余量测试的时候选择电压SL不会太高影响良率，可以在不增加EEPROM面积的情况下，挽回良率损失。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (9)

1.一种存储器余量测试电路，包括
存储器，用于存储信息并实现可控读写；
控制模块，用于在余量测试控制使能信号FT_Margin1_enable的控制下将控制信号Din<1:0>的转换为m个分组控制信号并分别连接至所述存储器的高压隔离模块，以通过控制所述高压隔离模块的各高压隔离管开启或者关闭，将选中的n个存储单元分为n/m组；
其中，所述控制模块包括译码电路U0、m个反相器和m个或非门，以在余量测试控制使能信号FT_Margin1_enable的控制下将控制信号Din<1:0>的转换为m个分组控制信号CT[0]-CT[m-1]，并分别连接至所述高压隔离模块的对应分组。
2.如权利要求1所述的一种存储器余量测试电路，其特征在于，所述存储器包括：
高压隔离模块，包括n个高压隔离管N[0]-N[n-1]，分为m组，每组包括n/m个高压隔离管，用于根据读写模式选择性施加隔离电压或将高压施加于列译码模块；
列译码模块，包括译码传输MOS管Y[0]-Y[n-1]和列译码电路,用于在外部地址的控制下将读写电压接通至存储器阵列；
存储阵列，为多行多列的存储单元，用于存储信息；
选择模块，用于在选择电压SL的控制下接通存储器阵列；
读出放大器模块，用于在读出时将读出的位线电流转换为存储信息对应的电压。
3.如权利要求2所述的一种存储器余量测试电路，其特征在于：m为2～32组。
4.如权利要求3所述的一种存储器余量测试电路，其特征在于：每组对应的存储单元的位数相同。
5.如权利要求4所述的一种存储器余量测试电路，其特征在于：所述控制模块包括译码电路U0、反相器I[0]-I[3]和或非门NOR[0]-NOR[3]，以在余量测试控制使能信号FT_Margin1_enable的控制下将控制信号Din<1:0>的转换为4个分组控制信号CT[0]-CT[3]并分别连接至所述高压隔离模块的对应分组。
6.如权利要求5所述的一种存储器余量测试电路，其特征在于：所述控制信号Din<1:0>连接至所述译码电路U0的输入端，所述译码电路U0的输出端VMRG[0]-VMRG[3]分别连接至反相器I[0]-I[3]的输入端，反相器I[0]-I[3]的输出分别连接至或非门NOR[0]-NOR[3的一输入端，或非门NOR[0]-NOR[3的另一输入端接余量测试控制使能信号FT_Margin1_enable，或非门NOR[0]-NOR[3的输出为控制模块的输出，即第一至第四余量测试控制信号CT[0]至CT[3]。
7.如权利要求6所述的一种存储器余量测试电路，其特征在于：读出时，高压隔离NMOS管N[i]与译码传输MOS管Y[i]和存储单元C[i]依次串联，即高压隔离NMOS管N[i]的漏极接高压，高压隔离NMOS管N[i]的源极接译码传输MOS管Y[i]的漏极，译码传输MOS管Y[i]的源极接存储单元C[i]的漏端即位线BL[i]，位线BL[i]连接至读出放大器模块，存储单元C[i]的源端接下拉高压NMOS管NM0的漏极，下拉高压NMOS管NM0的源极接地，下拉高压NMOS管NM0的栅极接高压VD25,存储单元C[i]的栅极接字线Wordline，译码传输MOS管Y[i]的栅极接列译码输出。
8.如权利要求7所述的一种存储器余量测试电路，其特征在于：所述控制模块输出的第一余量测试控制信号CT[0]接高压隔离NMOS管N[0]-N[(n/4)-1]的栅极，控制模块20输出的第二余量测试控制信号CT[1]接高压隔离NMOS管N[n/4]-N[(n/2)-1]的栅极，控制模块20输出的第三余量测试控制信号CT[2]接高压隔离NMOS管N[n/2]-N[(3n/4)-1]的栅极，控制模块20输出的第四余量测试控制信号CT[3]接高压隔离NMOS管N[3n/4]-N[n-1]的栅极。
9.如权利要求8所述的一种存储器余量测试电路，其特征在于：所述存储器的存储单元为8位、16位、32为、64位、128位、256位或更高。
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