CN102150213A - 用于优化存储器读出放大器时序的电路和方法 - Google Patents

用于优化存储器读出放大器时序的电路和方法 Download PDF

Info

Publication number
CN102150213A
CN102150213A CN2009801348090A CN200980134809A CN102150213A CN 102150213 A CN102150213 A CN 102150213A CN 2009801348090 A CN2009801348090 A CN 2009801348090A CN 200980134809 A CN200980134809 A CN 200980134809A CN 102150213 A CN102150213 A CN 102150213A
Authority
CN
China
Prior art keywords
coupled
transistor
terminal
threshold voltage
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2009801348090A
Other languages
English (en)
Other versions
CN102150213B (zh
Inventor
J·D·伯纳特
A·B·霍夫勒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of CN102150213A publication Critical patent/CN102150213A/zh
Application granted granted Critical
Publication of CN102150213B publication Critical patent/CN102150213B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/026—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger

Landscapes

  • Static Random-Access Memory (AREA)

Abstract

一种存储器(10)，具有存储单元(12、16、18)的阵列、字线驱动器(36)、读出放大器(46)和读出使能电路(50)。每一个存储单元都具有用于将存储部分(26、28、30、32)耦合至位线(BL)的耦合晶体管(20、22)。耦合晶体管具有平均阈值电压和最大阈值电压。字线驱动器(36)被耦合至阵列并且用于使能阵列内存储单元中的选定行。读出放大器(46)响应于读出使能信号检测选定行(WLB)中存储单元(12)的状态。读出使能电路以基于最大阈值电压的时间提供读出使能信号。该时序充分迟地使能读出放大器(46)用于低温操作，同时与仅使用平均阈值电压来提供读出使能信号的时序通常能够实现的操作相比，其在高温下能够提供更快的操作。

Description

用于优化存储器读出放大器时序的电路和方法
技术领域
本发明主要涉及半导体存储器，并且更具体地涉及用于读出半导体存储器内的电压的读出放大器。
背景技术
已经公知的是高性能半导体集成电路正在向小于一伏的电源电压转变。由于转变到较低的电源电压值，因此电路晶体管中的任何晶体管阈值电压变化都会对电路的速度和电源规格产生显著的影响。类似地，电源电压的变化也会负面地影响到速度和性能。在SRAM(静态随机存取存储器)电路中，复制存储单元和位线被用于建立参考信号，参考信号的延时跟踪SRAM中运行的存储单元和位线的延时。参考信号被用于为读出放大器生成使能信号，其控制读出放大器在何时读出指定存储单元中位值的时序。无论是使用了一个复制存储单元还是多个复制存储单元，这种复制存储单元通常都被实施为具有最慢或最差情况下的存储单元参数，以确保在读出放大器开始读出之前提供足够的时间。在这种设计准则确保了存储器的功能性工作的同时，该设计准则也确保了读出放大器可以在最差情况工作参数的速度下连续工作。
附图说明
通过附图中作为示例示出而非加以限制的内容来介绍本发明，其中相似的附图标记表示类似的元件，并且在附图中：
图1示出了根据本发明的一种形式的具有带时序控制的读出放大器的静态随机存取存储器的部分示意图；
图2示出了根据本发明的一种形式的晶体管阈值电压补偿电路的部分示意图；以及
图3示出了根据本发明的另一种形式的晶体管阈值电压补偿电路的部分示意图。
本领域技术人员应该理解附图中的元件是为了简要和清楚而示出的而并非一定是按比例绘制。例如，附图中某些元件的尺寸相对于其他元件可能会被放大以有助于帮助理解本发明的实施例。
具体实施方式
图1中示出的是存储器10。在一种形式中，存储器10被实施为静态随机存取存储器(SRAM)。应该理解也可以用其他类型的存储器来举例说明。存储器10被实施为具有经过优化的读出放大器时序。静态随机存取存储器10具有多个存储单元，例如存储单元12、第二存储单元16和第N存储单元18，其中N为整数。存储单元12、第二存储单元16和第N存储单元18被成列地设置并且被连接至位线BL和互补位线。传输晶体管具有连接至位线的漏极、用于接收第一字线信号WL1的栅极和连接至节点21的源极。N沟道通栅或耦合晶体管20具有连接至位线BL的漏极、连接至第一字线信号WL1的栅极和连接至节点21的源极。耦合晶体管20是用于将存储单元12的存储部分耦合至位线的通栅晶体管。N沟道耦合晶体管22具有连接至互补位线的漏极、用于接收第一字线信号WL1的栅极和连接至节点23的源极。P沟道晶体管26具有连接至电源电压端子用于接收标记为VDD的电源电压的源极。晶体管26的栅极连接至节点23，而晶体管26的漏极被连接至节点21。P沟道晶体管30具有连接至VDD电源电压端子的源极、连接至节点21的栅极和连接至节点23的漏极。N沟道晶体管28具有连接至晶体管26漏极的漏极、连接至节点23的栅极和连接至接地参考端子的源极。N沟道晶体管32具有连接至节点23的漏极、连接至节点21的栅极和连接至接地参考端子的源极。存储单元16和存储单元18中的每一个都被连接在位线BL和互补位线之间。行地址被耦合至行译码器34的输入端。行译码器34的输出端被连接至字线驱动器36的输入端。字线驱动器36的输出端提供字线信号WL1。字线驱动器38提供用于由存储单元16使用的字线信号WL2。字线驱动器40提供用于由存储单元18使用的字线信号WLN。字线驱动器36、字线驱动器38和字线驱动器40中的每一个都具有用于接收字线使能信号的使能输入端。阈值电压(Vt)补偿时序电路50具有用于接收字线使能信号的使能输入端。Vt补偿时序电路50的输出端提供了被连接至读出放大器46的使能输入端的读出使能信号。读出使能信号也可以被连接至与存储单元的其它列相关联的附加读出放大器(未示出)。列译码器42具有用于接收列地址的输入端。列译码器42的输出端提供被连接至P沟道通栅晶体管44的栅极和P沟道通栅晶体管48的栅极的列译码信号。通栅晶体管44的源极被连接至位线BL，而通栅晶体管44的漏极被连接至读出放大器46的第一数据输入端。通栅晶体管48的源极被连接至互补位线，而通栅晶体管48的漏极被连接至读出放大器46的第二数据输入端。读出放大器46具有用于提供数据输出信号的数据输出端子。
在工作时，存储器10接收行地址，并对行地址进行译码以将部分译码的地址提供给字线驱动器36。字线驱动器36完成地址译码并断言被加至耦合晶体管20和22栅极的字线信号WL1。在一种形式中，其他的行译码器(未示出)被耦合至字线驱动器38、字线驱动器40和其他的中间字线驱动器(未示出)中的每一个。在经过断言的行地址被提交给其中一个字线驱动器时，如果字线使能信号也被断言，则断言相应的字线信号。例如，字线驱动器36断言被加至耦合晶体管20和22栅极的字线1的信号WL1。通常在任意的时间点在存储器10内都只有一条字线被断言。类似地，字线2的信号WL2在第二存储单元16内被加至通栅(未示出)的栅极。字线N的信号WLN在第三存储单元18内被加至通栅(未示出)的栅极。
在译码行地址时，列地址也被提交给列译码器42并且与行地址并行地进行译码。位线BL和互补位线被耦合至预充电电路(未示出)并且两个位线在列译码之前均被预充电至高电压值。如果列译码器42可以对存储单元12、16和18构成的列寻址，那么列译码器42就提供低电压以使通栅晶体管44和48导通。由此，位线和互补位线都被耦合至读出放大器46。在存储单元12内，节点21和23是互补存储节点。最初，一个节点采用逻辑高值，而另一个节点采用逻辑低值，这取决于先前以常规方式将什么数据写入存储单元12。一旦耦合晶体管20和22变为导通，直接连接至节点21和23中存储低电平的任一节点的晶体管就会使得连接的位线开始跳变为低电平。例如，如果节点21存储了逻辑低电平，那么在WL1使耦合晶体管20导通时，位线BL就会开始跳变至逻辑低。
读出放大器46以及可能的其他读出放大器(未示出)响应于由阈值电压(Vt)补偿时序电路50提供的读出使能信号而被使能。阈值电压补偿时序电路50由字线使能信号使能。阈值电压补偿时序电路50是读出使能电路，并且用于一旦字线使能信号被断言，那么就以受控的方式断言读出使能信号，以使得保证将最小差分电压提供给读出放大器46的输入端。该最小差分电压需要确保读出放大器46能够准确地读出寻址的存储单元12中的数据状态。该最小差分电压必须得到保证，原因在于读出放大器46与晶体管一起工作，而晶体管在包括阈值电压在内的电气参数上具有一定程度的统计变化。时序电路50或读出使能电路将在预定规格范围内的所有温度变化上跟踪最差情况的存储单元电流。例如，对于具有小于一伏的VDD的低功率应用，最差情况的存储单元电流在工作温度范围的高温部分内的温度处可以具有10到15微安范围内的值。对于工作温度范围低温部分内的温度，最差情况的存储单元电流的范围可以为5到10微安。因此，对于最差情况的位单元来说，高温工作期间的位单元电流要远高于低温工作期间的位单元电流。这是一种与额定器件不同的性质，额定器件在一定的温度范围内可以表现出更加一致的电流或者甚至可以在高温下表现出下降。因此，这种变化导致了非最优的时序，原因在于高温下提供给读出放大器的延时不再需要尽量与低温下用于最差情况的存储单元的延时一样长。
图2中示出了用于图1中的Vt补偿时序电路50的几种形式中的一种。具体地，字线使能信号WL Enable被连接至电路52的输入端，电路52通过图1中的任一字线驱动器(例如字线驱动器36)实现延时的部分匹配。电路52的输出端被连接至P沟道或P导电型晶体管54的栅极和N沟道或N导电型晶体管56的栅极。晶体管54的源极被连接至用于接收VDD电源电压的端子。晶体管54的漏极被连接至电阻器58的第一端子。电阻器58的第二端子在节点62处被连接至电阻器60的第一端子。电阻器60的第二端子被连接至接地参考端子。晶体管56的漏极被连接至节点62，而晶体管56的源极被连接至接地参考端子。N沟道晶体管64的源极连接至负载68的第一端子。负载68的第二端子被连接至参考接地端子。晶体管64的栅极被连接至节点62。N沟道晶体管66的源极连接至负载70的第一端子。负载70的第二端子被连接至参考接地端子。晶体管66的栅极被连接至节点62。晶体管64的漏极和晶体管66的漏极被连接在一起并且连接至虚拟位线DBL。虚拟位线被连接至虚拟位线电路72和反相器74的输入端。反相器74的输出端提供图1中所示的读出使能信号。节点62在图2中被示出为是可延伸的，其中类似于晶体管64和66的附加晶体管(未示出)可以被连接至节点62。另外，虚拟位线DBL可以延伸和连接至其他的晶体管(未示出)。
在工作时，假定由于具有最高阈值电压而处于最差情况的存储单元是存储单元12。最差情况的存储单元在一种形式中是通过存储器10的电气测试来识别的。最差情况的存储单元中的高阈值电压意味着VDD和Vt之间的电压差是存储器阵列内的所有存储单元中最小的。最差情况存储单元的小的电压差造成了电路50和最差情况存储单元的漏极饱和电流(Idsat)相对于温度的曲线的大的变化，结果使得Idsat成为温度的强增函数。晶体管64、66以及负载68和70与电阻器58和60一起被具体地实施和成形为模拟由存储单元12驱动的期望信号的发展。如图2中的省略号所示，也可以具有附加器件，其与晶体管64和66、负载68和70以及电阻器58和60一起用于模拟存储单元12。通过将存储单元12的电气性质与图2中的部分电路相匹配来实现这种模拟。虚拟位线DBL被提供用于模拟位线BL的电气性质。由于该位线被用于模拟工作的位线的电气性质，因此使用名称“虚拟”。虚拟位线电路72模拟与图1中示出的特定位线相关联的电容。因此，虚拟位线电路72实现了虚拟位线的预充电功能。虚拟位线电路72还模拟与开关通栅晶体管44和48相关联的电容。负载68和70被实施为多种电路负载中的任意一种。在一种形式中，负载68可以复制图1中的N沟道下拉晶体管28并且可以包括存储单元12中其他晶体管的复制。负载68和70不必是完全相同的负载并且可以在电气性质上有所不同。在一种形式中，晶体管64和66被实施为与耦合晶体管20和22相同类型的器件。可选地，晶体管64和66可以被实施为不同类型的晶体管器件。字线使能信号通过电路52被延时，电路52被实施为一级逻辑门电路，其通过图1中的字线驱动器36部分地匹配或模拟存在的延时。在一种形式中，电路52可以被认为是WL使能信号的第一延时电路，而晶体管64、66和负载68、70的电路可以被认为是模拟存储单元和位线的第二延时电路，位线的输入端耦合至由电阻器58和60构成的分压器的输出端。在通过反相器74被反向并驱动至期望的电压值之前，第二延时电路提供了读出使能电路。第二延时电路可以被认为是虚拟位线、负载68和70以及晶体管64和66形式的有源器件。因此有源器件中的每一个晶体管都具有连接至虚拟位线的第一电流电极(也就是每一个晶体管64和66的漏极)，连接至分压器输出端(节点62)的控制电极(也就是栅极)以及连接至负载(负载68或负载70)的第二电流电极(也就是每一个晶体管64和66的源极)。有源器件被成形为具有一阈值电压，该阈值电压是存储器10阵列中的耦合晶体管(例如耦合晶体管20)的平均阈值电压值。在另一种形式中，有源器件(晶体管64和66)是多个所具有的延时与阵列中最差情况存储单元的耦合晶体管相匹配的晶体管。负载(负载68和负载70)是多个单独的器件，其中每一个都模拟最差情况存储单元中的存储部分。换句话说，负载68将模拟晶体管28，而负载70将模拟晶体管26。在另一种形式中，第二延时电路具有有源器件(例如晶体管66)和负载70，其具有通过电阻器58和60的分压器调节的栅极-源极电压，从而提供阵列中的存储单元内的所有耦合晶体管中具有最大可能阈值电压的耦合晶体管(例如耦合晶体管20)的模拟。
Vt补偿时序电路50用于以类似于WL使能信号行进通过字线驱动器36的方式模拟WL使能信号行进通过时序电路50。
应该注意，电阻器58和60用作分压器网络并且具有预定的特定电阻比值。具体地，该比值被设定为给晶体管64和66提供较低的VGS值，其中值VGS是栅极电压VG和源极电压VS之间的电压差。
阵列中的存储单元具有将存储部分耦合至位线的耦合晶体管，例如耦合晶体管20。在工艺误差和温度变化的范围内，耦合晶体管共同地具有平均阈值电压(也就是统计平均值)并且至少有一个耦合晶体管具有最大可能阈值电压(也就是最大值)。分压器进一步的特征在于，在节点62处的分压器输出端处提供的电压表示了平均阈值电压和最大可能阈值电压之间的差值。
例如，在晶体管54导通时，电阻器58和60的比值被确定为使加至晶体管64和晶体管66栅极的栅极电压低于VDD。在晶体管56导通时，晶体管64和66都是不导通的。晶体管64和66栅极的电压值从VDD降低的电压量与对应于(相对于与具有平均位单元电流的位相对应的耦合晶体管的阈值电压来说)具有最差情况位单元电流的位的耦合晶体管20的阈值电压(Vt)的增加相匹配。晶体管64和66用作用于时序电路50的时序器件。晶体管64和66的栅极电压驱动值(VGS-Vt)与最差情况位单元的(VGS-Vt)值相匹配。例如，对于比平均位单元阈值电压(Vt)值高250毫伏的最差情况位单元阈值电压(Vt)值和1.0伏的电源电压VDD来说，电阻比(电阻器60的电阻除以电阻器58和60的电阻之和)是大约为75％的比值。时序电路50因此用于在响应于字线使能信号断言读出使能信号之前生成延时量。通过控制时序功能的晶体管VGS的控制对该延时加以优化，以使得相对于低温下的延时减小高温工作时的延时。这样做是因为晶体管64和66在高温下的阈值电压(Vt)相对于低温下的阈值电压(Vt)减小。通过减小栅极-源极电压(VGS)同时也减小阈值电压(Vt)，即可通过时序电路50动态且安全地减小延时量。时序电路50具有反相器74。反相器74使虚拟位线上的信号的逻辑状态反相并提供其反相作为标记成“读出使能”的读出使能信号。
图3中示出了图1中的Vt补偿时序电路50的另一种形式。为了便于比较，与图1中Vt补偿时序电路50的形式相同的元件被标记为相同的数字。图3中示出的Vt补偿时序电路80具有电路52，该电路是通过图1中的字线驱动器(例如字线驱动器36)的部分匹配延时。电路52的输入端接收WL使能信号。电路52的输出端被连接至P沟道晶体管54的栅极和N沟道晶体管56的栅极。晶体管54的源极连接至VDD电源。晶体管54的漏极连接至N沟道晶体管84的栅极和N沟道晶体管86的栅极。如果需要，其他的晶体管栅极(未示出)可以如图3中的省略号所示的连接至晶体管54的漏极，以便更加准确地模拟最差情况存储单元的电气性质。然而，附加的晶体管栅极并非必须。晶体管54的漏极也被连接至电阻器58的第一端子。电阻器58的第二端子在节点62处连接至电阻器60的第一端子。电阻器60的第二端子连接至接地参考端子。晶体管56的漏极连接至节点62，而晶体管56的源极连接至接地参考端子。节点62连接至负载88和负载90的每一个的第一端子。如果需要，附加的负载可以如图3中的省略号所示的连接至节点62，用于与最差情况存储单元相匹配的目的。晶体管84具有连接至负载88的第二端子的源极。晶体管86具有连接至负载90的第二端子的源极。晶体管84和86的每一个的漏极都连接至虚拟位线(DBL)。虚拟位线电路72连接至虚拟位线。反相器74具有连接至虚拟位线的输入端和用于提供读出使能信号的输出端。另外，虚拟位线DBL可以延伸并连接至其他的晶体管(未示出)。
在工作时，同样假定最差情况的存储单元是存储单元12。晶体管84、86以及负载88和90与电阻器58和60一起被具体地实施和成形为模拟由存储单元12驱动的期望信号发展。如图3中的省略号所示，也可以具有附加器件，其与晶体管84和86、负载88和90以及电阻器58和60一起用于模拟存储单元12。通过将存储单元12的电气性质与图3中的电路部分相匹配来实现这种模拟。如图2中所示，虚拟位线DBL被提供用于模拟位线BL的电气性质。虚拟位线电路72模拟与图1中示出的具体位线相关联的电容。虚拟位线电路72同样实现了虚拟位线的预充电功能。虚拟位线电路72还模拟与图1中的开关通栅晶体管44和48相关联的电容。负载88和90可以被实施为多种电路负载中的任意一种。在一种形式中，负载88可以复制图1中的N沟道下拉晶体管28并且可以包括存储单元12中的其他晶体管的复制。负载88和90不必是完全相同的负载并且可以在电气性质上有所不同。晶体管84和86可以被实施为与图1中的耦合晶体管20和22相同类型的器件。可选地，晶体管84和86可以被实施为不同类型的晶体管器件。字线使能信号通过电路52被延时，电路52被实施为一段逻辑门电路，其通过图1中的字线驱动器36部分地匹配或模拟存在的延时。Vt补偿时序电路50用于以类似于WL使能信号行进通过字线驱动器36的方式模拟WL使能信号行进通过时序电路50。
电阻器58和60具有预定的特定电阻比值。具体地，该比值被设定为给晶体管84和86提供较低的VGS值，其中值VGS是栅极电压VG和源极电压VS之间的电压差。在本实施例中，通过在断言读出使能信号之前选择性地降低源极电压而不是选择性地降低栅极电压来提供较低的VGS值。在晶体管54导通而晶体管56不导通时，电阻器58和60的比值被确定为使节点62处的电压高于接地参考电压。节点62处的这种较低的电压通过负载90连接至晶体管86的源极。负载90可以被认为是到晶体管86源极的高阻抗电连接，其进一步降低晶体管86的源极电压。在晶体管56导通而晶体管54不导通时，晶体管84和86都因为对这些晶体管的栅极偏压已被去除而不导通。晶体管84和86的源极被增加到高于接地参考电压的电压量与对应于具有最差情况位单元电流的位的耦合晶体管20中的阈值电压(Vt)的增加相匹配。晶体管84和86因此用作时序电路80的时序器件。晶体管84和86的值(VGS-Vt)与最差情况位单元的(VGS-Vt)值相匹配。例如，对于比平均位单元阈值电压(Vt)值高出250毫伏的最差情况位单元阈值电压(Vt)值和1.0伏的电源电压VDD来说，电阻比(电阻器60的电阻除以电阻器58和60的电阻之和)是大约25％的比值。时序电路80因此用于在响应于字线使能信号断言读出使能信号之前生成延时量。通过控制时序功能的晶体管的VGS控制对该延时加以优化，以使得相对于低温下的延时而减小高温工作时的延时。出现这种延时是因为晶体管84和86在高温下的阈值电压(Vt)相对于低温下的阈值电压(Vt)有所下降。通过减小栅极-源极电压(VGS)同时也减小阈值电压(Vt)，由此通过时序电路80动态且安全地减小了延时量。时序电路80也利用反相器74来使虚拟位线上信号的逻辑状态反相并提供其反相作为读出使能信号。
到现在为止，应该理解，已经提供了一种存储器，其通过降低栅极电压或者通过升高加至时序器件晶体管的源极电压而降低了读出放大器时序器件晶体管的栅极-源极电压。时序器件的延时与最差情况存储单元的时序相匹配，该最差情况存储单元的时序是由于具有最高阈值电压的耦合晶体管或通栅晶体管的存储器位而造成的。在一种形式中，栅极电压和时序电路中时序器件的Vt之间的差值与栅极电压和存储器阵列中最差情况的通栅晶体管的Vt之间的差值相匹配。由时序电路50和80生成的读出使能信号的延时在很宽的温度范围上跟踪连接至读出放大器的位单元的性能。电阻器58和60的比值被设定为使得在很宽的温度范围上将相当恒定的位单元差分电压提供给最差情况的位单元的读出放大器。本文中介绍的方法有利地允许使用者不会损失用于其他位单元(这些位单元与最差情况的通栅晶体管相比具有较低的通栅晶体管阈值电压)的读出放大器执行时间。在常规技术中，所用的时序器件规定了在最不利的温度性能下用于最差情况位单元的所有读出放大器操作使能信号的延时。因此，当在导致产生较大电压差的温度下读取最差情况的存储单元时，就会在读出放大器被使能之前存在不必要的延时。在本文介绍的方法和电路中，方法和电路被设置为修正时序器件的VGS，并由此将读出放大器使能时序作为温度的函数进行动态修正。
在一种形式中，本文提供了一种具有存储单元阵列的存储器。每一个存储单元都具有用于将存储部分耦合至位线的耦合晶体管。所有耦合晶体管共同地具有平均阈值电压并且至少有一个耦合晶体管具有最大可能阈值电压。平均阈值电压是存储单元阵列中的耦合晶体管的阈值电压的统计平均值。字线驱动器被耦合至阵列用于使能阵列内存储单元中的选定行。读出放大器响应于读出使能信号检测选定行中存储单元的状态。读出使能电路以基于最大可能阈值电压的时间提供读出使能信号。在一种形式中，读出使能电路是电源电压的分压器，其根据平均阈值电压和最大可能阈值电压之间的差值来提供输出。在另一种形式中，读出使能电路具有通过字线驱动器提供延时的部分匹配的第一延时电路以及具有基于位线和预充电电路的位线部分和模拟平均阈值电压的延时结构的第二延时电路，平均阈值电压是存储器阵列中存储单元内的耦合晶体管阈值电压的统计平均值。第三延时电路为延时结构提供输入，使得延时结构响应作为对最大可能阈值电压的模拟。在另一种形式中，分压器具有第一端子和第二端子，并且具有第一电阻器和第二电阻器。第一电阻器具有作为分压器第一端子的第一端子，和第二端子。第二电阻器具有耦合至第一电阻器第二端子的第一端子和作为分压器第二端子的第二端子。第一电阻器的第二端子和第二电阻器的第一端子构成了分压器的输出端。在另一种形式中，第三延时电路具有第一晶体管，第一晶体管具有耦合至第一电源端子的第一电流电极、耦合至第一延时电路的控制电极和耦合至分压器第一端子的第二电流电极。分压器的输出端被耦合至第二延时电路的延时结构。在另一种形式中，第二延时电路具有第二晶体管，第二晶体管具有耦合至电阻分压器输出端的控制电极、耦合至位线部分的第一电流电极、和第二电流电极。负载具有耦合至第二晶体管第二电流电极的第一端子和耦合至第二电源端子的第二端子。在另一种形式中，负载模拟存储部分的一部分。而在另一种形式中，第三延时电路进一步具有第三晶体管，第三晶体管具有耦合至分压器输出端的第一电流电极、耦合至第一晶体管控制电极的控制电极和耦合至第二电源端子的第二电流电极。第三晶体管是N导电型的，而第一晶体管是P导电型的。在另一种形式中，第二延时电路具有第二晶体管，第二晶体管具有耦合至第一晶体管第二电流电极的控制电极、耦合至位线部分的第一电流电极、和第二电流电极。负载具有耦合至第二晶体管第二电流电极的第一端子和耦合至分压器输出端的第二端子。而在另一种形式中，第三延时电路进一步具有第三晶体管，第三晶体管具有耦合至分压器输出端的第一电流电极、耦合至第一晶体管控制电极的控制电极和耦合至第二电源端子的第二电流电极，其中第三晶体管是N导电型的，而第一晶体管是P导电型的。而在另一种形式中，读出使能电路和字线驱动器是响应于字线使能信号。
本文中还提供了一种具有存储单元阵列的存储器。字线驱动器被耦合至阵列，用于使能阵列内存储单元中的选定行。读出放大器响应于读出使能信号检测选定行中存储单元的状态。读出使能电路以基于存储单元阵列中预定晶体管的最大可能阈值电压的时间提供读出使能信号。读出使能电路具有第一电阻器，第一电阻器具有作为分压器第一端子的第一端子、和第二端子。第二电阻器具有耦合至第一电阻器第二端子的第一端子和作为由第一和第二电阻器构成的分压器第二端子的第二端子。第一电阻器的第二端子和第二电阻器的第一端子构成了分压器的输出端。第一延时电路具有响应于字线使能信号的输入端、和输出端。第一晶体管具有耦合至第一电源端子的第一电流电极、耦合至第一延时电路输出端的控制电极和耦合至分压器第一端子的第二电流电极。第二延时电路的特征在于模拟位线和存储单元，存储单元具有耦合至分压器输出端的输入端和提供读出使能信号的输出端。阵列中的存储单元具有将存储部分耦合至位线的耦合晶体管，其中耦合晶体管具有平均阈值电压且具有最大可能阈值电压。分压器进一步的特征在于在分压器输出端提供表示平均阈值电压和最大可能阈值电压之间差值的电压。在一种形式中，分压器输出端处的电压和第一电源端子处的VDD电源电压之间的差值与平均阈值电压和最大可能阈值电压之间的差值相等。在另一种形式中，第二延时电路具有虚拟位线、负载和第二晶体管，第二晶体管具有耦合至虚拟位线的第一电流电极、耦合至分压器输出端的控制电极和耦合至负载的第二电流电极。而在另一种形式中，第二延时电路是虚拟位线、负载和有源器件，有源器件具有耦合至虚拟位线的第一电流电极、耦合至分压器输出端的控制电极和耦合至负载的第二电流电极，其中有源器件充分接近平均阈值电压。术语“充分接近”表示有源器件的阈值电压接近平均阈值电压值(也就是在该值的5％范围内)，原因在于实际上一种器件不可能被制造为具有与平均阈值电压值完全相等的阈值电压值。在另一种形式中，有源器件具有匹配耦合晶体管的多个晶体管，并且负载具有多个单独器件，每一个器件都模拟存储单元中的存储部分。在另一种形式中，第二延时电路具有虚拟位线、负载和有源器件，负载具有耦合至分压器输出端的第一端子、和第二端子，有源器件具有耦合至虚拟位线的第一电流电极、耦合至第一晶体管第二电流电极的控制电极和耦合至负载第二端子的第二电流电极。而在另一种形式中，第二延时电路具有有源器件和负载，具有通过分压器调节的栅极-源极电压，由此提供具有最大可能阈值电压的耦合晶体管的模型。
而在另一种形式中，提供了一种使能具有存储单元阵列的存储器中的读出放大器的方法。获取将存储单元的存储部分耦合至位线的耦合晶体管的平均阈值电压。获取耦合晶体管的最大可能阈值电压。读出放大器响应于读出使能信号而被使能。提供器件模拟平均阈值电压。在节点62处生成参考电压，其中参考电压表示最大可能阈值电压和平均阈值电压之间的差值。字线使能信号被延时以通过将参考电压加至器件而生成输出使能信号。输出使能信号使能读出放大器。在另一种形式中，提供器件是通过提供多个晶体管和负载来实施的。在一种形式中，生成参考电压是通过提供如下分压器来实施的，分压器在一定电压下提供输出，该电压低于电源电压的数量与平均阈值电压和最大可能阈值电压之间的差值相等。
因此，说明书和附图应该被视为说明性而非限制性的含义，并且所有这样的实施例都应被认为是包含在本发明的保护范围之内。
以上已经参照具体实施例介绍了利益、其他的优点以及对技术问题的解决方案。但是，利益、优点、对技术问题的解决方案以及可以造成任何利益、优点或解决方案产生或变得更加显而易见的任何元素都不应被解读为任意或全部权利要求中关键、必需或必要的特征或元素。如本文中所用，术语“包括”、“构成”或其任意其他变形应被理解为涵盖了非排他性的包括，以使由一系列元素构成的过程、方法、产品或装置不仅包括那些元素，而且还可以包括未明确列举的或者在这样的过程、方法、产品或装置中固有的其他元素。术语一或一个如本文中所用被定义为一个或多于一个。除非另有明确说明，术语例如“第一”和“第二”被用于随机地在这些术语描述的元素之间加以区分。因此，这些术语并不是必须被理解为表示这些元素临时或其他的优先顺序。术语“多个”如本文中所用被定义为至少两个或更多。术语“另一个”如本文中所用被定义为至少第二个或更多。术语“包含”和/或“具有”如本文中所用被定义为包括(也就是开放式的语言描述)。术语“耦合”如本文中所用被定义为连接，不过不一定是直接连接，也不一定是机械连接。应该理解本文中介绍的所有电路都可以用硅或另一种半导体材料实施，或者可选地通过代表硅或另一种半导体材料的软件代码实施。

Claims (20)

1.一种存储器，包括：
存储单元阵列，其中每一个存储单元包括用于将存储部分耦合至位线的耦合晶体管，其中所述阵列内的耦合晶体管的阈值电压的统计平均值是平均阈值电压，并且至少一个耦合晶体管具有最大可能阈值电压；
字线驱动器，耦合至所述阵列，用于使能所述阵列内存储单元中的选定行；
读出放大器，用于响应于读出使能信号检测所述选定行中的存储单元的状态；以及
读出使能电路，用于以基于最大可能阈值电压的时间提供读出使能信号。
2.如权利要求1所述的存储器，其中所述读出使能电路包括电源电压的分压器，其根据所述平均阈值电压和所述最大可能阈值电压之间的差值来提供输出。
3.如权利要求2所述的存储器，其中所述读出使能电路包括：
第一延时电路，通过所述字线驱动器提供延时的部分匹配；
第二延时电路，包括基于所述位线和预充电电路的位线部分和模拟所述平均阈值电压的延时结构；以及
第三延时电路，为所述延时结构提供输入，使得所述延时结构响应为模拟所述最大可能阈值电压。
4.如权利要求3所述的存储器，其中所述分压器具有第一端子和第二端子，并且所述分压器包括：
第一电阻器，具有作为所述分压器第一端子的第一端子，和第二端子；以及
第二电阻器，具有耦合至所述第一电阻器第二端子的第一端子和作为所述分压器第二端子的第二端子，其中所述第一电阻器的第二端子和所述第二电阻器的第一端子构成了所述分压器的输出端。
5.如权利要求4所述的存储器，其中所述第三延时电路包括：
第一晶体管，具有耦合至第一电源端子的第一电流电极、耦合至所述第一延时电路的控制电极和耦合至所述分压器第一端子的第二电流电极；
其中：
所述分压器的输出端耦合至所述第二延时电路的所述延时结构。
6.如权利要求5所述的存储器，其中所述第二延时电路包括：
第二晶体管，具有耦合至所述分压器的输出端的控制电极、耦合至所述位线部分的第一电流电极、和第二电流电极；以及
负载，具有耦合至所述第二晶体管的第二电流电极的第一端子和耦合至第二电源端子的第二端子。
7.如权利要求6所述的存储器，其中所述负载模拟所述存储部分的一部分。
8.如权利要求6所述的存储器，其中所述第三延时电路进一步包括第三晶体管，所述第三晶体管具有耦合至所述分压器的输出端的第一电流电极、耦合至所述第一晶体管控制电极的控制电极和耦合至所述第二电源端子的第二电流电极，其中所述第三晶体管是N型而所述第一晶体管是P型。
9.如权利要求5所述的存储器，其中所述第二延时电路包括：
第二晶体管，具有耦合至所述第一晶体管的第二电流电极的控制电极、耦合至所述位线部分的第一电流电极、和第二电流电极；以及
负载，具有耦合至所述第二晶体管的第二电流电极的第一端子和耦合至所述分压器的输出端的第二端子。
10.如权利要求9所述的存储器，其中所述第三延时电路进一步包括第三晶体管，所述第三晶体管具有耦合至所述分压器的输出端的第一电流电极、耦合至所述第一晶体管的控制电极的控制电极和耦合至第二电源端子的第二电流电极，其中所述第三晶体管是N导电型而所述第一晶体管是P导电型。
11.如权利要求1所述的存储器，其中所述读出使能电路和所述字线驱动器响应于字线使能信号。
12.一种存储器，包括：
存储单元阵列；
字线驱动器，耦合至所述阵列，用于使能所述阵列内的存储单元的选定行；
读出放大器，用于响应于读出使能信号检测所述选定行中存储单元的状态；以及
读出使能电路，用于以基于所述存储单元阵列中的预定晶体管的最大可能阈值电压的时间提供所述读出使能信号，其中所述读出使能电路包括：
第一电阻器，具有作为分压器第一端子的第一端子，和第二端子；
第二电阻器，具有耦合至所述第一电阻器第二端子的第一端子和作为所述分压器第二端子的第二端子，所述分压器包括所述第一和第二电阻器，其中所述第一电阻器的第二端子和所述第二电阻器的第一端子构成了所述分压器的输出端；
第一延时电路，具有响应于字线使能信号的输入端，和输出端；
第一晶体管，具有耦合至第一电源端子的第一电流电极、耦合至所述第一延时电路的输出端的控制电极和耦合至所述分压器的第一端子的第二电流电极；以及
第二延时电路，其特征在于模拟位线和存储单元，所述存储单元具有耦合至所述分压器输出端的输入端和提供所述读出使能信号的输出端。
13.如权利要求12所述的存储器，其中所述阵列中的存储单元的特征在于具有将存储部分耦合至位线的耦合晶体管，其中所述耦合晶体管共同地具有平均阈值电压并且至少一个耦合晶体管具有最大可能阈值电压，其中所述分压器进一步的特征在于，在所述分压器的输出端处提供表示所述平均阈值电压和所述最大可能阈值电压之间差值的电压。
14.如权利要求13所述的存储器，其中参考电压和所述第一电源端子处的电源电压之间的差值等于所述平均阈值电压和所述最大可能阈值电压之间的差值。
15.如权利要求13所述的存储器，其中所述第二延时电路包括：
虚拟位线；
负载；和
第二晶体管，具有耦合至所述虚拟位线的第一电流电极、耦合至所述分压器输出端的控制电极和耦合至所述负载的第二电流电极。
16.如权利要求13所述的存储器，其中所述第二延时电路包括：
虚拟位线；
负载；和
有源器件，具有耦合至所述虚拟位线的第一电流电极、耦合至所述分压器输出端的控制电极和耦合至所述负载的第二电流电极，其中所述有源器件充分接近所述平均阈值电压。
17.如权利要求16所述的存储器，其中所述有源器件包括匹配所述耦合晶体管电气参数的多个晶体管，并且所述负载包括多个单独器件，其每一个都模拟所述存储单元中的存储部分。
18.如权利要求13所述的存储器，其中所述第二延时电路包括：
虚拟位线；
负载，具有耦合至所述分压器输出端的第一端子，和第二端子；以及
有源器件，具有耦合至所述虚拟位线的第一电流电极、耦合至所述第一晶体管第二电流电极的控制电极和耦合至所述负载的第二端子的第二电流电极。
19.如权利要求13所述的存储器，其中所述第二延时电路包括有源器件和负载，具有通过所述分压器调节的栅极-源极电压以提供具有最大可能阈值电压的耦合晶体管的模拟。
20.一种使能具有存储单元阵列的存储器中的读出放大器的方法，包括：
获取将所述存储单元的存储部分耦合至位线的耦合晶体管的平均阈值电压；
获取所述耦合晶体管的最大可能阈值电压；
响应于读出使能信号而使能所述读出放大器；
提供器件模拟所述平均阈值电压；
生成参考电压，其中所述参考电压表示所述最大可能阈值电压和所述平均阈值电压之间的差值；以及
延时字线使能信号，以通过将所述参考电压加至所述器件而生成输出使能信号，所述输出使能信号使能所述读出放大器。
CN200980134809.0A 2008-09-08 2009-06-26 用于优化存储器读出放大器时序的电路和方法 Expired - Fee Related CN102150213B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/206,332 2008-09-08
US12/206,332 US7733711B2 (en) 2008-09-08 2008-09-08 Circuit and method for optimizing memory sense amplifier timing
PCT/US2009/048774 WO2010027550A1 (en) 2008-09-08 2009-06-26 Circuit and method for optimizing memory sense amplifier timing

Publications (2)

Publication Number Publication Date
CN102150213A true CN102150213A (zh) 2011-08-10
CN102150213B CN102150213B (zh) 2014-02-26

Family

ID=41797403

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980134809.0A Expired - Fee Related CN102150213B (zh) 2008-09-08 2009-06-26 用于优化存储器读出放大器时序的电路和方法

Country Status (4)

Country Link
US (1) US7733711B2 (zh)
JP (1) JP5392687B2 (zh)
CN (1) CN102150213B (zh)
WO (1) WO2010027550A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103632713A (zh) * 2012-08-29 2014-03-12 中芯国际集成电路制造(上海)有限公司 静态随机存取存储器及其存储性能的改善方法
CN105868152A (zh) * 2011-06-21 2016-08-17 威盛电子股份有限公司 提前同步选通传输的设备及其方法
CN108511015A (zh) * 2018-03-14 2018-09-07 上海华力集成电路制造有限公司 Sram的读取电路及方法
CN109416671A (zh) * 2016-06-29 2019-03-01 高通股份有限公司 关于全局过程变化、电压和温度的用于追踪sram存储器性能的裸片内专用振荡器
CN113113057A (zh) * 2015-11-25 2021-07-13 美光科技公司 具有单端主i/o线的半导体装置

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101094904B1 (ko) * 2009-09-30 2011-12-15 주식회사 하이닉스반도체 기준전압 생성 회로 및 방법, 이를 이용한 상변화 메모리 장치 및 리드 방법
US8279659B2 (en) * 2009-11-12 2012-10-02 Qualcomm Incorporated System and method of operating a memory device
US8782459B2 (en) 2011-06-21 2014-07-15 Via Technologies, Inc. Apparatus and method for advanced synchronous strobe transmission
US8751850B2 (en) 2011-06-21 2014-06-10 Via Technologies, Inc. Optimized synchronous data reception mechanism
US8683253B2 (en) 2011-06-21 2014-03-25 Via Technologies, Inc. Optimized synchronous strobe transmission mechanism
US8782460B2 (en) * 2011-06-21 2014-07-15 Via Technologies, Inc. Apparatus and method for delayed synchronous data reception
US8751851B2 (en) 2011-06-21 2014-06-10 Via Technologies, Inc. Programmable mechanism for synchronous strobe advance
US8751852B2 (en) 2011-06-21 2014-06-10 Via Technologies, Inc. Programmable mechanism for delayed synchronous data reception
US8839018B2 (en) 2011-06-21 2014-09-16 Via Technologies, Inc. Programmable mechanism for optimizing a synchronous data bus
US8593860B2 (en) 2011-12-09 2013-11-26 Gsi Technology, Inc. Systems and methods of sectioned bit line memory arrays
US8693236B2 (en) * 2011-12-09 2014-04-08 Gsi Technology, Inc. Systems and methods of sectioned bit line memory arrays, including hierarchical and/or other features
US9236102B2 (en) 2012-10-12 2016-01-12 Micron Technology, Inc. Apparatuses, circuits, and methods for biasing signal lines
US9042190B2 (en) * 2013-02-25 2015-05-26 Micron Technology, Inc. Apparatuses, sense circuits, and methods for compensating for a wordline voltage increase
US9117498B2 (en) * 2013-03-14 2015-08-25 Freescale Semiconductor, Inc. Memory with power savings for unnecessary reads
US9508405B2 (en) 2013-10-03 2016-11-29 Stmicroelectronics International N.V. Method and circuit to enable wide supply voltage difference in multi-supply memory
US9672875B2 (en) 2014-01-27 2017-06-06 Micron Technology, Inc. Methods and apparatuses for providing a program voltage responsive to a voltage determination
US9389786B2 (en) * 2014-03-31 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with tracking mechanism
US9111637B1 (en) * 2014-05-12 2015-08-18 Avago Technologies General IP Singapore) Pte Ltd Differential latch word line assist for SRAM
US10522205B1 (en) * 2018-06-20 2019-12-31 Micron Technology, Inc. Apparatuses and method for reducing row address to column address delay
TWI819567B (zh) * 2022-04-13 2023-10-21 円星科技股份有限公司 可改良感測放大時序適應性的記憶模組

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6728825B1 (en) * 1996-10-15 2004-04-27 Micron Technology, Inc. Apparatus and method for reducing programming cycles for multistate memory system
JP3983940B2 (ja) * 1999-06-28 2007-09-26 東芝マイクロエレクトロニクス株式会社 不揮発性半導体メモリ
JP4408610B2 (ja) * 2002-08-09 2010-02-03 株式会社ルネサステクノロジ スタティック型半導体記憶装置
JP2004199759A (ja) * 2002-12-17 2004-07-15 Fujitsu Ltd 半導体記憶装置
JP2005174504A (ja) * 2003-12-15 2005-06-30 Matsushita Electric Ind Co Ltd 半導体集積回路
KR100555568B1 (ko) * 2004-08-03 2006-03-03 삼성전자주식회사 온/오프 제어가 가능한 로컬 센스 증폭 회로를 구비하는반도체 메모리 장치
US7307896B2 (en) * 2005-03-11 2007-12-11 Micron Technology, Inc. Detection of row-to-row shorts and other row decode defects in memory devices
KR100621634B1 (ko) * 2005-05-06 2006-09-07 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
US7394682B2 (en) * 2006-10-25 2008-07-01 Infineon Technologies Ag Bit line dummy core-cell and method for producing a bit line dummy core-cell

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105868152A (zh) * 2011-06-21 2016-08-17 威盛电子股份有限公司 提前同步选通传输的设备及其方法
CN105868152B (zh) * 2011-06-21 2018-11-27 威盛电子股份有限公司 延迟同步数据位传输设备及其方法
CN103632713A (zh) * 2012-08-29 2014-03-12 中芯国际集成电路制造(上海)有限公司 静态随机存取存储器及其存储性能的改善方法
CN103632713B (zh) * 2012-08-29 2017-03-29 中芯国际集成电路制造(上海)有限公司 静态随机存取存储器及其存储性能的改善方法
CN113113057A (zh) * 2015-11-25 2021-07-13 美光科技公司 具有单端主i/o线的半导体装置
CN109416671A (zh) * 2016-06-29 2019-03-01 高通股份有限公司 关于全局过程变化、电压和温度的用于追踪sram存储器性能的裸片内专用振荡器
CN108511015A (zh) * 2018-03-14 2018-09-07 上海华力集成电路制造有限公司 Sram的读取电路及方法
CN108511015B (zh) * 2018-03-14 2020-11-24 上海华力集成电路制造有限公司 Sram的读取电路及方法

Also Published As

Publication number Publication date
US20100061162A1 (en) 2010-03-11
JP2012502400A (ja) 2012-01-26
JP5392687B2 (ja) 2014-01-22
US7733711B2 (en) 2010-06-08
WO2010027550A1 (en) 2010-03-11
CN102150213B (zh) 2014-02-26

Similar Documents

Publication Publication Date Title
CN102150213B (zh) 用于优化存储器读出放大器时序的电路和方法
US11621258B2 (en) Memory circuit and method of operating same
US7088607B2 (en) Static memory cell and SRAM device
TWI485705B (zh) 具備列式讀取及／或寫入輔助電路之記憶體電路
US8208331B2 (en) Method for asymmetric sense amplifier
US8958237B1 (en) Static random access memory timing tracking circuit
US9842642B2 (en) Two phase write scheme to improve low voltage write ability in dedicated read and write port SRAM memories
US20070109878A1 (en) Memory device with improved writing capabilities
CN202275603U (zh) 用于存储器写操作的装置和芯片
US7590003B2 (en) Self-reference sense amplifier circuit and sensing method
WO2012074790A1 (en) Static random access memory (sram) write assist circuit with leakage suppression and level control
CN108766493B (zh) 一种应用于sram的可调节wlud读写辅助电路
US7751229B2 (en) SRAM memory device with improved write operation and method thereof
JP2001195885A (ja) データ伝送回路
JP4960419B2 (ja) 半導体記憶装置及び半導体装置
US5020029A (en) Static semiconductor memory device with predetermined threshold voltages
US8693260B2 (en) Memory array with two-phase bit line precharge
CN101877243B (zh) 静态随机存取存储器
US8189413B2 (en) Semiconductor memory device, test method thereof and semiconductor device
US9013914B2 (en) Semiconductor memory device and method for controlling semiconductor memory device
KR100318464B1 (ko) 재쓰기회로를갖는스태틱램디바이스
US6316812B1 (en) Static semiconductor memory device with expanded operating voltage range
CN107481754A (zh) 一种多路选择电路、静态随机存取存储器以及电子装置
TW201539446A (zh) 記憶體電路及其操作方法
JP2005085455A (ja) 列読出し増幅器をパワーゲーティングするための方法およびパワーゲーティングされた列読出し増幅器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Texas in the United States

Patentee after: NXP America Co Ltd

Address before: Texas in the United States

Patentee before: Fisical Semiconductor Inc.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20140226

Termination date: 20200626