CN106158022B - 一种用于共源架构嵌入式闪存的字线驱动电路及其方法 - Google Patents

一种用于共源架构嵌入式闪存的字线驱动电路及其方法 Download PDF

Info

Publication number
CN106158022B
CN106158022B CN201610584970.XA CN201610584970A CN106158022B CN 106158022 B CN106158022 B CN 106158022B CN 201610584970 A CN201610584970 A CN 201610584970A CN 106158022 B CN106158022 B CN 106158022B
Authority
CN
China
Prior art keywords
output
word line
voltage
row
buffer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610584970.XA
Other languages
English (en)
Other versions
CN106158022A (zh
Inventor
黄珊
金建明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201610584970.XA priority Critical patent/CN106158022B/zh
Publication of CN106158022A publication Critical patent/CN106158022A/zh
Application granted granted Critical
Publication of CN106158022B publication Critical patent/CN106158022B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits

Landscapes

  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种用于共源架构嵌入式闪存的字线驱动电路及其方法，该电路包括：行地址译码器，用于进行行地址译码；电平位移电路，用于将该行地址译码器输出的高低电平转换为字线驱动电路工作电压下的高低电平；第一缓冲器，用于隔离该电平位移电路与输出缓冲器；输出缓冲器，用于产生该嵌入式闪存所需的字线电压,通过本发明，不仅能够实现CSL结构EFLASH的WL驱动电路功能，而且面积消耗小。

Description

一种用于共源架构嵌入式闪存的字线驱动电路及其方法
技术领域
本发明涉及一种字线驱动电路，特别是涉及一种用于共源架构嵌入式闪存的字线驱动电路及其方法。
背景技术
随着消费水平的提高，以及集成电路技术的不断进步，消费电子产业已经逐渐从家用电子市场过渡到移动电子市场。现在手机、手提电脑及数字音乐播放器等等都已经遍布大街小巷，EFLASH存储器通过存储程序代码和用户数据，使这些得以实现。随着工艺水平不断提高，以及EFLASH存储容量越来越大，导致EFLASH存储器电路面积越来越大。
EFLASH存储器的WL(字线)驱动电路是一种根据EFLASH存储器各个操作模式传输相应电压的电路，其负载是存储阵列各行所有的选择MOS(Metal Oxide Semiconductor)管的栅端。图1为专用源DSL(Dedicated Source Line)结构嵌入式EFLASH的WL(字线)驱动电路结构图，其由行地址译码器101、电平位移电路102、第一缓冲器103和输出缓冲器104组成，第一缓冲器通常为多级反相器，图中为一个反相器INV0，输出缓冲器104由PMOS管PM0与NMOS管NM0级联组成，图2为DSL结构EFLASH输入输出在各个操作模式对应的电压示意图，读出时，被选择行地址译码输出xgwl为芯片工作电压vdd，驱动电路工作电压VRD为电压vdd_rd，经驱动电路处理后，字线WL输出为电压vdd_rd，非选择行由于地址译码输出xgwl为低/“0”；擦除时，被选择行和非选择行地址译码输出xgwl均为芯片工作电压vdd，驱动电路工作电压VRD均为电压vdd，经驱动电路处理后，字线WL输出均为电压vdd；编程时，被选择行和非选择行地址译码输出xgwl均为低/“0”，驱动电路工作电压VRD均为芯片工作电压vdd，经驱动电路处理后，字线WL输出均为低/“0”。共源CSL(Common Source Line，以下简称CSL)架构和专用源DSL架构是SONOS FLASH的两种结构，前者面积相对后者要小。由于存储阵列结构的不同，导致存储单元操作原理及各操作模式的操作电压都会有所不同，相应的，信号的驱动电路也有所不同，在编程模式，CSL结构EFLASH存储器的WL驱动电路输出负压，如果仅仅将图1中的NM0的源端输入改成负压，那么PM0的耐压和面积会成为WL驱动电路的瓶颈。另外，WL驱动电路是存储阵列行数对应的，换句话说，EFLASH存储容量越大，WL驱动电路部分面积也会很大。因此实有必要提出一种技术手段，以实现一种能够实现功能并满足面积要求的CSL(Common Source Line，以下简称CSL)结构EFLASH的WL驱动电路。
发明内容
为克服上述现有技术存在的不足，本发明之目的在于提供一种用于共源架构嵌入式闪存的字线驱动电路及其方法，其不仅能够实现CSL结构EFLASH的WL驱动电路功能，而且面积消耗小。
为达上述及其它目的，本发明提出一种用于共源架构嵌入式闪存的字线驱动电路，包括：
行地址译码器，用于进行行地址译码；
电平位移电路，用于将该行地址译码器输出的高低电平转换为字线驱动电路工作电压下的高低电平；
第一缓冲器，用于隔离该电平位移电路与输出缓冲器；
输出缓冲器，连接行输出电源与负电源，以产生该嵌入式闪存所需的字线电压。
进一步地，该输出缓冲器包括级联的一PMOS管PM0与一NMOS管NM0，该PMOS管PM0与NMOS管NM0的栅极连接该第一缓冲器的输出端，该PMOS管PM0的源极接行输出电源，其衬底接该字线驱动电路工作电压，该NMOS管NM0的源极和衬底接负电源，该PMOS管PM0与NMOS管NM0的漏极相连构成字线驱动电路的输出字线电压。
进一步地，该电平位移电路的电源连接该字线驱动电路工作电压，其输出连接该第一缓冲器的输入。
进一步地，在读操作时，经过该行地址译码器译码，被选择行的地址译码的输出为芯片工作电压vdd，非选择行的地址译码的输出为低/0V，设计使得此时的驱动电路工作电压、行输出电源均为电压vdd_rd，且负电源为0V，经过该电平位移电路实现电压vdd到电压vdd_rd的转换，经过该第一缓冲器缓冲后再经过该输出缓冲器驱动后，被选择行的字线电压为vdd_rd，非选择行的字线电压为0V。
进一步地，在擦除操作时，经过该行地址译码器译码，被选择行和非选择行的地址译码的输出均为芯片工作电压vdd，设计使得此时该字线驱动电路工作电压、行输出电源均为电压vdd，且负电源为0V，经过该电平位移电路后电平没有变化，经过该第一缓冲器缓冲后再经过该输出缓冲器驱动后，被选择行和非选择行的字线电压均为vdd。
进一步地，在编程操作时，经过该行地址译码器译码，被选择行和非选择行的地址译码的输出均为0V，设计使得此时字线驱动电路工作电压为vdd，行输出电源为高阻，且负电源为负高压vneg，经过该电平位移电路后电平没有变化，经过该第一缓冲器缓冲后输出电压vdd，再经过该输出缓冲器驱动后输出负高压vneg，即被选择行和非选择行的字线WL电压均为负高压vneg，并且在设计时使得此时该输出缓冲器的PMOS管的源端为高阻，保证该输出缓冲器的PMOS管的源漏端的压差满足耐压要求。
为达到上述目的，本发明还提供一种用于共源架构嵌入式闪存的字线驱动方法，包括如下步骤：
步骤一，利用行地址译码器进行行地址译码；
步骤二，利用电平位移电路将该行地址译码器输出的高低电平转换为字线驱动电路工作电压下的高低电平；
步骤三，利用第一缓冲器将该电平位移电路的输出缓冲后输出至一输出缓冲器；
步骤四，利用该连接行输出电源与负电源的输出缓冲器产生该嵌入式闪存所需的字线电压。
进一步地，在读操作时，经过该行地址译码器译码，被选择行的地址译码的输出为芯片工作电压vdd，非选择行的地址译码的输出为低/0V，设计使得此时的驱动电路工作电压、行输出电源均为电压vdd_rd，且负电源为0V，经过该电平位移电路实现电压vdd到电压vdd_rd的转换，经过该第一缓冲器缓冲后再经过该输出缓冲器驱动后，被选择行的字线电压为vdd_rd，非选择行的字线电压为0V。
进一步地，在擦除操作时，经过该行地址译码器译码，被选择行和非选择行的地址译码的输出均为芯片工作电压vdd，设计使得此时该字线驱动电路工作电压、行输出电源均为电压vdd，且负电源为0V，经过该电平位移电路后电平没有变化，经过该第一缓冲器缓冲后再经过该输出缓冲器驱动后，被选择行和非选择行的字线电压均为vdd。
进一步地，在编程操作时，经过该行地址译码器译码，被选择行和非选择行的地址译码的输出均为0V，设计使得此时字线驱动电路工作电压为vdd，行输出电源为高阻，且负电源为负高压vneg，经过该电平位移电路后电平没有变化，经过该第一缓冲器缓冲后输出电压vdd，再经过该输出缓冲器驱动后输出负高压vneg，即被选择行和非选择行的字线WL电压均为负高压vneg，并且在设计时使得此时该输出缓冲器的PMOS管的源端为高阻，保证该输出缓冲器的PMOS管的源漏端的压差满足耐压要求。
与现有技术相比，本发明一种用于共源架构嵌入式闪存的字线驱动电路及其方法，其不仅能够实现CSL结构EFLASH的WL驱动电路功能，而且面积消耗小。
附图说明
图1为专用源DSL(Dedicated Source Line)结构嵌入式EFLASH的WL(字线)驱动电路结构图；
图2为DSL结构EFLASH输入输出在各个操作模式对应的电压示意图；
图3为本发明一种用于共源架构嵌入式闪存的字线驱动电路的结构示意图；
图4为本发明之用于共源架构嵌入式闪存的字线驱动电路的操作电压示意图；
图5为本发明一种用于共源架构嵌入式闪存的字线驱动方法的步骤流程图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图3为本发明一种用于共源架构嵌入式闪存的字线驱动电路的结构示意图。如图3所示，本发明一种用于共源架构嵌入式闪存的字线驱动电路，包括：行地址译码器10、电平位移电路20、第一缓冲器30和输出缓冲器40。
其中，行地址译码器10，用于进行行地址译码，其工作电压为芯片工作电压vdd；电平位移电路20，用于将工作于芯片工作电压下的行地址译码器10输出的高低电平转换为字线驱动电路工作电压VRD下的高低电平；第一缓冲器30，用于隔离电平位移电路20和输出缓冲器40；输出缓冲器40由PMOS管PM0与NMOS管NM0级联组成，连接行输出电源与负电源，用于产生嵌入式闪存EFLASH所需的字线电压WL。
行地址译码器10的输出连接电平位移电路20的输入，行地址译码器10电源连接芯片工作电压vdd，电平位移电路20的电源连接驱动电路工作电压VRD，电平位移电路20的输出连接第一缓冲器30的输入，其电源连接驱动电路工作电压VRD，第一缓冲器30的输出连接输出缓冲器40的输入端即PMOS管PM0与NMOS管NM0的栅极，PMOS管PM0的源极接行输出电源VWL，其衬底接驱动电路工作电压VRD，NMOS管NM0的源极和衬底接负电源VN，PMOS管PM0与NMOS管NM0的漏极相连构成字线驱动电路的输出WL。
通过本发明，可以实现CSL结构EFLASH的WL驱动电路功能，其相应的操作电压请参考图4。以下将配合图3及图4进一步说明本发明的工作原理：
1、在读操作时，经过行地址译码器10译码，被选择行的地址译码输出xgwl为芯片工作电压vdd，非选择行的地址译码输出xgwl为低/0V，设计使得此时的驱动电路工作电压VRD、行输出电源VWL均为电压vdd_rd，且负电源VN为0V，经过电平位移电路20(level-shifter，电平转换)实现vdd到vdd_rd的转换，经过第一缓冲器30缓冲后再经过输出缓冲器40驱动后，被选择行的字线WL电压为vdd_rd，非选择行由于地址译码输出xgwl为低/“0”，相应地，其字线电压WL电压为0V；
2、在擦除操作时，经过行地址译码器10译码，被选择行和非选择行的地址译码输出xgwl均为芯片工作电压vdd，设计使得此时驱动电路工作电压VRD、行输出电源VWL均为电压vdd，且负电源VN为0V，经过电平位移电路20(llevel-shifter，电平转换)后电平没有变化，经过第一缓冲器30缓冲后再经过输出缓冲器40驱动后，被选择行和非选择行的字线WL电压均为vdd；
3、在编程操作时，经过行地址译码器10译码，被选择行和非选择行的地址译码输出xgwl均为0V，设计使得此时VRD信号为vdd，行输出电源VWL(连接PMOS管的源极)为高阻，且负电源VN为负高压vneg，经过电平位移电路20(level-shifter，电平位移)后电平没有变化，经过第一缓冲器30缓冲后输出vdd，再经过输出缓冲器驱动后输出负高压vneg，即被选择行和非选择行的字线WL电压均为负高压vneg，并且在设计时使得此时输出缓冲器40的PMOS管的源端为高阻，保证输出缓冲器40的PMOS管的源漏端的压差满足耐压要求，最后的字线(WL)驱动电路的面积也满足要求。
图5为本发明一种用于共源架构嵌入式闪存的字线驱动方法的步骤流程图。如图5所示，本发明一种用于共源架构嵌入式闪存的字线驱动方法，包括如下步骤：
步骤501，利用行地址译码器进行行地址译码；
步骤502，利用电平位移电路将该行地址译码器输出的高低电平转换为字线驱动电路工作电压下的高低电平；
步骤503，利用第一缓冲器将该电平位移电路的输出缓冲后输出至一输出缓冲器；
步骤504，利用连接行输出电源与负电源的输出缓冲器产生该嵌入式闪存所需的字线电压。
在读操作时，经过行地址译码器译码，被选择行的地址译码输出xgwl为芯片工作电压vdd，非选择行的地址译码输出xgwl为低/0V，设计使得此时的驱动电路工作电压VRD、行输出电源VWL均为电压vdd_rd，且负电源VN为0V，经过电平位移电路实现vdd到vdd_rd的转换，经过第一缓冲器缓冲后再经过输出缓冲器驱动后，被选择行的字线WL电压为vdd_rd，非选择行由于地址译码输出xgwl为低/“0”，相应地，其字线电压WL电压为0V。
在擦除操作时，经过该行地址译码器译码，被选择行和非选择行的地址译码的输出均为芯片工作电压vdd，设计使得此时该字线驱动电路工作电压、行输出电源均为电压vdd，且负电源为0V，经过该电平位移电路后电平没有变化，经过该第一缓冲器缓冲后再经过该输出缓冲器驱动后，被选择行和非选择行的字线电压均为vdd。
在编程操作时，经过该行地址译码器译码，被选择行和非选择行的地址译码的输出均为0V，设计使得此时字线驱动电路工作电压为vdd，行输出电源为高阻，且负电源为负高压vneg，经过该电平位移电路后电平没有变化，经过该第一缓冲器缓冲后输出电压vdd，再经过该输出缓冲器驱动后输出负高压vneg，即被选择行和非选择行的字线WL电压均为负高压vneg，并且在设计时使得此时该输出缓冲器的PMOS管的源端为高阻，保证该输出缓冲器的PMOS管的源漏端的压差满足耐压要求，最后的字线(WL)驱动电路的面积也满足要求。
可见，通过本发明，能够实现CSL结构EFLASH的WL驱动电路功能，并且面积消耗小，本发明已经在实际设计中采用。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (7)

1.一种用于共源架构嵌入式闪存的字线驱动电路，包括：
行地址译码器，用于进行行地址译码；
电平位移电路，用于将该行地址译码器输出的高低电平转换为字线驱动电路工作电压下的高低电平；
第一缓冲器，用于隔离该电平位移电路与输出缓冲器；
输出缓冲器，连接行输出电源与负电源，以产生该嵌入式闪存所需的字线电压，该输出缓冲器包括级联的一PMOS管PM0与一NMOS管NM0，该PMOS管PM0与NMOS管NM0的栅极连接该第一缓冲器的输出端，该PMOS管PM0的源极接该行输出电源，其衬底接该字线驱动电路工作电压，该NMOS管NM0的源极和衬底接该负电源，该PMOS管PM0与NMOS管NM0的漏极相连构成字线驱动电路的输出字线电压；
在读操作时，经过该行地址译码器译码，被选择行的地址译码的输出为芯片工作电压vdd，非选择行的地址译码的输出为低/0V，设计使得此时的驱动电路工作电压、行输出电源均为电压vdd_rd，且负电源为0V，经过该电平位移电路实现电压vdd到电压vdd_rd的转换，经过该第一缓冲器缓冲后再经过该输出缓冲器驱动后，被选择行的字线电压为vdd_rd，非选择行的字线电压为0V。
2.如权利要求1所述的一种用于共源架构嵌入式闪存的字线驱动电路，其特征在于：该电平位移电路的电源连接该字线驱动电路工作电压，其输出连接该第一缓冲器的输入。
3.如权利要求1所述的一种用于共源架构嵌入式闪存的字线驱动电路，其特征在于：在擦除操作时，经过该行地址译码器译码，被选择行和非选择行的地址译码的输出均为芯片工作电压vdd，设计使得此时该字线驱动电路工作电压、行输出电源均为电压vdd，且负电源为0V，经过该电平位移电路后电平没有变化，经过该第一缓冲器缓冲后再经过该输出缓冲器驱动后，被选择行和非选择行的字线电压均为vdd。
4.如权利要求3所述的一种用于共源架构嵌入式闪存的字线驱动电路，其特征在于：在编程操作时，经过该行地址译码器译码，被选择行和非选择行的地址译码的输出均为0V，设计使得此时字线驱动电路工作电压为vdd，行输出电源为高阻，且负电源为负高压vneg，经过该电平位移电路后电平没有变化，经过该第一缓冲器缓冲后输出电压vdd，再经过该输出缓冲器驱动后输出负高压vneg，即被选择行和非选择行的字线WL电压均为负高压vneg，并且在设计时使得此时该输出缓冲器的PMOS管的源端为高阻，保证该输出缓冲器的PMOS管的源漏端的压差满足耐压要求。
5.一种用于共源架构嵌入式闪存的字线驱动方法，包括如下步骤：
步骤一，利用行地址译码器进行行地址译码；
步骤二，利用电平位移电路将该行地址译码器输出的高低电平转换为字线驱动电路工作电压下的高低电平；
步骤三，利用第一缓冲器将该电平位移电路的输出缓冲后输出至一输出缓冲器；
步骤四，利用该连接行输出电源与负电源的输出缓冲器产生该嵌入式闪存所需的字线电压，其中，在读操作时，经过该行地址译码器译码，被选择行的地址译码的输出为芯片工作电压vdd，非选择行的地址译码的输出为低/0V，设计使得此时的驱动电路工作电压、行输出电源均为电压vdd_rd，且负电源为0V，经过该电平位移电路实现电压vdd到电压vdd_rd的转换，经过该第一缓冲器缓冲后再经过该输出缓冲器驱动后，被选择行的字线电压为vdd_rd，非选择行的字线电压为0V。
6.如权利要求5所述的一种用于共源架构嵌入式闪存的字线驱动方法，其特征在于：在擦除操作时，经过该行地址译码器译码，被选择行和非选择行的地址译码的输出均为芯片工作电压vdd，设计使得此时该字线驱动电路工作电压、行输出电源均为电压vdd，且负电源为0V，经过该电平位移电路后电平没有变化，经过该第一缓冲器缓冲后再经过该输出缓冲器驱动后，被选择行和非选择行的字线电压均为vdd。
7.如权利要求5所述的一种用于共源架构嵌入式闪存的字线驱动方法，其特征在于：在编程操作时，经过该行地址译码器译码，被选择行和非选择行的地址译码的输出均为0V，设计使得此时字线驱动电路工作电压为vdd，行输出电源为高阻，且负电源为负高压vneg，经过该电平位移电路后电平没有变化，经过该第一缓冲器缓冲后输出电压vdd，再经过该输出缓冲器驱动后输出负高压vneg，即被选择行和非选择行的字线WL电压均为负高压vneg，并且在设计时使得此时该输出缓冲器的PMOS管的源端为高阻，保证该输出缓冲器的PMOS管的源漏端的压差满足耐压要求。
CN201610584970.XA 2016-07-22 2016-07-22 一种用于共源架构嵌入式闪存的字线驱动电路及其方法 Active CN106158022B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610584970.XA CN106158022B (zh) 2016-07-22 2016-07-22 一种用于共源架构嵌入式闪存的字线驱动电路及其方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610584970.XA CN106158022B (zh) 2016-07-22 2016-07-22 一种用于共源架构嵌入式闪存的字线驱动电路及其方法

Publications (2)

Publication Number Publication Date
CN106158022A CN106158022A (zh) 2016-11-23
CN106158022B true CN106158022B (zh) 2019-12-24

Family

ID=58060496

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610584970.XA Active CN106158022B (zh) 2016-07-22 2016-07-22 一种用于共源架构嵌入式闪存的字线驱动电路及其方法

Country Status (1)

Country Link
CN (1) CN106158022B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107947784B (zh) * 2017-10-20 2021-04-02 上海华力微电子有限公司 一种高性能输出驱动电路
CN109830253A (zh) * 2018-12-27 2019-05-31 西安紫光国芯半导体有限公司 用于减少本地字线驱动器漏电的电路及方法、本地字线驱动器
CN111988029B (zh) * 2020-08-24 2023-05-26 电子科技大学 一种高速高精度的电平位移电路
CN112885393A (zh) * 2021-02-24 2021-06-01 上海华力微电子有限公司 一种闪存存储器字线驱动电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1512508A (zh) * 2002-12-26 2004-07-14 力旺电子股份有限公司 一种利用字线驱动器驱动字线的方法
CN1675718A (zh) * 2002-06-18 2005-09-28 爱特梅尔股份有限公司 存储器编程用的行译码器电路
CN102118156A (zh) * 2009-12-31 2011-07-06 中国科学院微电子研究所 一种用于otp外围电路的电平转换电路及转换方法
CN103345934A (zh) * 2013-06-03 2013-10-09 上海宏力半导体制造有限公司 控制栅极电压译码电路

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080298137A1 (en) * 2007-03-22 2008-12-04 Yuen Hung Chan Method and structure for domino read bit line and set reset latch

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1675718A (zh) * 2002-06-18 2005-09-28 爱特梅尔股份有限公司 存储器编程用的行译码器电路
CN1512508A (zh) * 2002-12-26 2004-07-14 力旺电子股份有限公司 一种利用字线驱动器驱动字线的方法
CN102118156A (zh) * 2009-12-31 2011-07-06 中国科学院微电子研究所 一种用于otp外围电路的电平转换电路及转换方法
CN103345934A (zh) * 2013-06-03 2013-10-09 上海宏力半导体制造有限公司 控制栅极电压译码电路

Also Published As

Publication number Publication date
CN106158022A (zh) 2016-11-23

Similar Documents

Publication Publication Date Title
CN106158022B (zh) 一种用于共源架构嵌入式闪存的字线驱动电路及其方法
CN103280200B (zh) 移位寄存器单元、栅极驱动电路与显示器件
CN107045893B (zh) 一种消除闪存编程干扰的电路
US9082486B2 (en) Row decoding circuit and memory
US9112488B2 (en) Semiconductor memory device with a clock circuit for reducing power consumption in a standby state
CN102543185B (zh) 集成电路高电压切换装置及其切换方法
CN101174460B (zh) 使用电平移动的非易失性存储设备的解码器及解码方法
US20150194193A1 (en) Memory and reading method thereof, and circuit for reading memory
TW201727654A (zh) 半導體記憶體裝置以及其操作方法
CN102118156A (zh) 一种用于otp外围电路的电平转换电路及转换方法
CN102034533A (zh) 具有复位功能的静态随机存储单元
CN103824597A (zh) 存储器、存储单元的读取电路及读取方法
CN112652338B (zh) 存储器的行译码器
CN109448775B (zh) 一种存储阵列结构及其操作方法
CN102332303B (zh) 用于快闪存储器的负电压电平转换电路
CN104616691A (zh) 字线电压产生电路以及存储器
CN114242146B (zh) 读电路及电子设备
CN112652337B (zh) 存储器的行译码器
TWI496144B (zh) Ｎｏｒ邏輯字線選擇技術
CN106898382B (zh) 存储器的读取电路及其读取方法
CN113129976B (zh) 行译码电路及存储器
CN104992728A (zh) 闪存读操作校准电路
CN100364011C (zh) 源信号线驱动器
CN204516363U (zh) 一种新型NOR Flash译码电路
CN204178727U (zh) 一种改进型选择栅驱动电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant