CN103345934A - 控制栅极电压译码电路 - Google Patents

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Abstract

本发明公开一种控制栅极电压译码电路，至少包括：地址译码器，用于将n比特的地址信号译码后产生2n比特的控制栅极选择信号及其反相信号；多路选择器，在擦写许可信号控制下对地址译码器输入的控制栅极选择信号进行选择产生所需控制栅极信号输出；电平位移器对该多路选择器产生的输出进行电平位移产生正电压的控制栅极选择信号及其反相信号；锁存器用于对该电平位移器的输出进行锁存，产生高电压为控制栅偏置电压，低电压为擦除电压的控制栅极选择信号；以及缓冲器用于将锁存后的控制栅极选择信号缓冲后产生所需电压极性的控制栅极选择信号，本发明不仅可以同时适合于正电压和负电压偏置，而且所有使用的MOS管电压差低于7V，节约芯片面积。

Description

控制栅极电压译码电路
技术领域
本发明涉及一种译码电路，特别是涉及一种控制栅极电压译码电路。
背景技术
对于虚地镜像位闪存，其控制栅极既需要正电压还需要负电压，在读和编程时控制栅极电压为正，在擦写时控制栅极需要负电压，因此需要设计一个控制栅极电压译码电路来产生合适的控制栅极电压。
目前，对于虚地镜像位闪存，一般读和编程可用一套译码电路，擦除则使用另一负压译码电路，因此往往需要高压开关转换，并且使用的各管电压差经常会高于7V，电路面积较大。
发明内容
为克服上述现有技术的存在的问题，本发明的主要目的在于提供一种控制栅极电压译码电路，其不仅可以同时适合于正电压和负电压偏置，而且所有使用的MOS管电压差低于7V，节约电路面积。
为达上述及其它目的，本发明提供一种控制栅极电压译码电路，至少包括：
地址译码器，用于将n比特的地址信号译码后产生2n比特的控制栅极选择信号及其反相信号；
多路选择器，在擦写许可信号控制下对地址译码器输入的控制栅极选择信号进行选择产生所需控制栅极信号输出；
电平位移器，接于该多路选择器的输出端，对该多路选择器产生的输出进行电平位移产生正电压的控制栅极选择信号及其反相信号；
锁存器，连接于该电平位移器的输出端，用于对该电平位移器的输出进行锁存，产生高电压为控制栅偏置电压，低电压为擦除电压的控制栅极选择信号；以及
缓冲器，接于该锁存器的输出端，用于将锁存后的控制栅极选择信号缓冲后产生所需电压极性的控制栅极选择信号。
进一步地，该锁存器包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管以及第四NMOS管，该第一PMOS管、第二PMOS管、第三PMOS管及第四PMOS管源极均接至该控制栅偏置电压，该第一PMOS管及该第二PMOS管的衬底接该控制栅偏置电压，该第一PMOS管栅极与第一NMOS管栅极互连，漏极接该第一NMOS管漏极，并接至第二PMOS管栅极与该第三PMOS管漏极，以输出该锁存器所要输出的控制栅极选择信号，该第一NMOS管与该第二NMOS管源极接该擦除电压，该第二PMOS管漏极接该第二NMOS管漏极，并接至该第四PMOS管漏极，栅极接第二NMOS管栅极，该第四PMOS管栅极接该电平位移器产生的正电压的控制栅极选择信号，并接至该第四NMOS管漏极，该第四NMOS管漏极接擦除电压保护信号，源极接地，该第三PMOS管栅极接该电平位移器产生的控制栅极选择信号的反相信号，并接至该第三NMOS管漏极，该第三NMOS管栅极接该擦除电压保护信号，源极接地。
进一步地，该缓冲器将该锁存器所输入的控制栅极选择信号进行两次反相后变换为所需电压极性的控制栅极选择信号输出。
进一步地，该缓冲器包括第五PMOS管、第六PMOS管、第五NMOS管以及第六NMOS管，该第五PMOS管、第六PMOS管的源极及衬底均接实际偏置电压，该第五PMOS管栅极与该第五NMOS管栅极互连，并接于该锁存器输出的控制栅极选择信号，该第五PMOS管漏极接该第五NMOS管漏极，并与该第六PMOS管栅极、该第六NMOS管栅极相连，该第五NMOS管及该第六NMOS管源极接擦除电压，该第六PMOS管栅极与该第六NMOS管栅极互连，漏极接该第六NMOS管漏极，并输出所需电压极性的控制栅极选择信号。
进一步地，该擦除电压保护信号的产生电路包括负压检测电路、第七PMOS管、第七NMOS管、第一反相器、第二反相器、第三反相器、第四反相器、迟滞整形器以及与非门，该负压检测电路用于检测擦除电压以产生负压开关信号，该第七PMOS管源极接电源电压，栅极接该负压开关信号，漏极产生VDDBIAS信号，该第七NMOS管源极接地，栅极接该负压开关信号，漏极产生VDDBIAS信号，该VDDBIAS信号经该第一反相器反相和该迟滞整形器整形后，送入该与非门之一输入端，一擦除控制信号经第四反相器反相后送入该与非门另一输入端，该与非门输出经该第二反相器、该第三反相器相继反相后输出该擦除电压保护信号。
进一步地，该地址译码器为4-16地址译码器。
进一步地，该控制栅偏置电压取值为0～最高正电压，该擦除电压取值为0～-7V。
与现有技术相比，本发明一种控制栅极电压译码电路通过将n比特的地址信号经2nbit的译码器译码后产生控制栅极选择信号SELCG0<15:0>及其反相信号SELCG0b<15:0>，并经多路选择器在擦写许可信号控制下产生所需控制栅极输出，经过电平位移器的电平位移产生正电压的控制栅极信号SELCG0i<15:0>及其反相信号SELCG0ib<15:0>，经锁存器锁存后产生正电压或负电压的控制栅极信号XPCG0i<15:0>，经缓冲器缓冲后输出所需电压极性的控制栅极信号XPCG0<15:0>，本发明不仅可以同时适合于正电压和负电压偏置，而且所有使用的MOS管电压差低于7V，节约电路面积
附图说明
图1为本发明一种控制栅极电压译码电路的框架示意图；
图2为本发明较佳实施例中锁存器的电路示意图；
图3为本发明较佳实施例中的缓冲器的电路示意图；
图4为本发明较佳实施例中擦除电压保护信号ERS_PD的产生电路的电路示意图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图1为本发明一种控制栅极电压译码电路的框架示意图。根据图，本发明一种控制栅极译码电路，至少包括：地址译码器10、多路选择器11、电平位移器12、锁存器13以及缓冲器14。
其中地址译码器10用于将n比特的地址信号经地址译码器10译码后产生2n的控制栅极选择信号SELCG0<(2n-1):0>及其反相信号SELCG0b<(2n-1):0>，在本发明较佳实施例中，以n为4为例，即正电压逻辑的4比特的地址信号经4-16的译码器译码后产生正电压逻辑的控制栅极选择信号SELCG0<15:0>及其反相信号SELCG0b<15:0>，以下均以4-16的地址译码器为例，但不以此为限；多路选择器11，在擦写许可信号ERSEN控制下对控制栅极选择信号进行选择产生所需控制栅极输出；电平位移器12接于多路选择器11的输出端，对多路选择器11产生的输出进行电平位移产生正电压的控制栅极选择信号SELCG0i<15:0>及其反相信号SELCG0ib<15:0>；锁存器13，连接于电平位移器12的输出端，用于对电平位移器12的输出进行锁存，产生高电压为CGBIAS，低电压为VNEG的控制栅极选择信号XPCG0i<15:0>，这里CGBIAS为控制栅偏置电压，VNEG为擦除电压，在本发明较佳实施例中，CGBIAS取值为0～系统最高正电压，VNEG取值为0～-7V；缓冲器14连接于锁存器13的输出端，用于将锁存后的控制栅极信号缓冲后产生所需电压极性的控制栅极选择信号XPCG0<15:0>，这里产生的控制栅极信号高电压VDDCG，低电压为VNEG。
在本发明较佳实施例中，擦写时，不同于读和编程时，控制栅极选择信号XPCG0<15:0>须为负电压，擦写时，CGBIAS在VNEG＜-4V后由Vdd变为0V，其他模式(读和编程)时，CGBIAS是最高正电压，擦写时，VDDCG为0V，其他模式(读和编程)时，VDDCG为实际偏置电压：如编程时为5V/8V，读出时为4.5V；擦写时，VNEG从0V递减为-7V，在其他模式(读和编程)时为0V；擦除电压保护信号ERS_PD是防止擦写时电压差异过大的一个控制信号。
图2为本发明较佳实施例中锁存器的电路示意图。如图2所示，锁存器包括：PMOS管P1/P2/P3/P4以及NMOS管N1/N2/N3/N4，PMOS管P1/P2/P3/P4源极均接至控制栅偏置电压CGBIAS，P1/P2的衬底接控制栅偏置电压CGBIAS，P1栅极与N1栅极互连，漏极接N1漏极，并接至P2栅极与P3漏极，以输出控制栅极选择信号XPCG0i<15:0>，N1/N2源极接擦除电压VNEG，P2漏极接N2漏极，并接至P4漏极，栅极接N2栅极，P4栅极接电平位移器12产生的正电压的控制栅极选择信号SELCG0i<15:0>，并接至N4漏极，N4漏极接擦除电压保护信号ERS_PD，源极接地；P3栅极接电平位移器12产生的控制栅极选择信号的反相信号SELCG0ib<15:0>，并接至N3漏极，N3栅极接擦除电压保护信号ERS_PD，源极接地。
读和编程时，CGBIAS为最高正电压，VNEG为0V，经地址译码器译码和多路选择后的电压也是正电压逻辑的，经电平位移器12变换至CGBIAS电压域，电压正常锁存：若SELCG0i<15:0>为高(CGBIAS)，相应地，SELCGbi<15:0>为低(0V)，P3导通，P4截止使P3漏极、P1漏极和N1漏极节点XPCG0i<15:0>为高(CGBIAS)，从而P2和N2栅极为高(CGBIAS)，使得P2截止N2导通，这样导致N2漏极、P2漏极和P4漏极为VNEG(此时为0V)即低，该低电压接至P1和N1栅极，使得N1截止P1导通，同样使得P3、P1、N1漏极节点XPCG0i<15:0>为高，从而维持锁定，可见，读和编程时XPCG0i<15:0>可正常锁定在CGBIAS和VNEG电平，此时CGBIAS为高电压，VNEG为0V。
擦除时，因SELCG0bi<15:0>和SELCG0i<15:0>的电平从CGBIAS随VNEG减小而向0V递减，在VNEG还处在0～-4V之间时，锁存器如编程和读时一样锁定工作：若SELCG0i<15:0>为高(CGBIAS)，相应地，SELCG0bi<15:0>为低(0V)，P3导通P4截止，使P3漏极、P1漏极和N1漏极节点XPCG0i<15:0>为高(CGBIAS)，从而P2、N2栅极为高(CGBIAS)，使得P2截止，N2导通，这样导致N2、P2和P4漏极为低(VNEG此时为负电压)，该低电压接至P1、N1栅极使得N1截止，P1导通，同样使得P3、P1、N1漏极节点XPCG0i<15:0>为高(CGBIAS)，从而维持锁定。可见，擦写时，XPCG0i<15:0>可正常锁定在CGBIAS或VNEG电平，此时，CGBIAS由正压降为0V，而VNEG由0V降为负电压。
图3为本发明较佳实施例中的缓冲器的电路示意图。如图3所示，缓冲器包括：PMOS管P5/P6以及NMOS管N5/N6，P5/P6源极及衬底均接实际偏置电压VDDCG，P5栅极与N5栅极互连，并接于锁存器输出的控制栅极选择信号XPCG0i<15:0>，P5漏极接N5漏极，并与P6栅极、N6栅极相连，N5/N6源极接擦除电压VNEG，P6栅极与N6栅极互连，漏极接N6漏极，并输出所需电压极性的控制栅极选择信号XPCG0<15:0>。
读和编程时，VDDCG0为所需偏置电压：如读为4.5V，编程为5V/8V，VNEG为0V，XPCG0i<15:0>经两次反相后相应变换为VDDCG0(5V/8V或4.5V)或VNEG(0V)电平的控制栅极选择信号XPCG0<15:0>；擦除时，VDDCG0为0V，VNEG为负，此时XPCG0i<15:0>相应为0V或负电压(低电平)，同样经两次反相后相应变换为VDDCG0(0V)或VNEG(负压)电平的控制栅极选择信号XPCG0<15:0>。
图4为本发明较佳实施例中擦除电压保护信号ERS_PD的产生电路的电路示意图。如图4所示，ERS_PD信号产生电路包括：负压检测电路41、PMOS管P7/N7、反相器INV1/INV2/INV3/INV4、迟滞整形器42以及与非门。其中负压检测电路411用于检测VNEG以产生负压开关信号NEW_ENi，P7源极接电源电压Vdd，栅极接负压开关信号NEW_ENi，漏极产生VDDBIAS信号，N7源极接地，栅极接负压开关信号NEW_ENi，漏极产生VDDBIAS信号，VDDBIAS信号经反相器INV1反相和迟滞整形器整形后，送入与非门之一输入端；擦除控制信号ERASED经反相器INV4反相后送入与非门另一输入端，与非门输出经反相器INV2/INV3反相后输出擦除电压保护信号ERS_PD，由于ERASED控制信号在非擦写时为低，擦除电压保护信号ERS_PD在非擦写时一直为低。
读和编程时，ERS_PD为0V，擦除时，随VNEG下降至-4V后变为Vdd。当VNEG＞-4V时，ERS_PD由Vdd变为0V，这保证仅在擦除电压建立完成后N3、N4导通，而在读和编程以及VNEG＞-4时，N3、N4截止，保证锁存在正常工作，同时避免残存的SELCG0bi<15:0>或SELCG0i<15:0>影响擦除电压建立(VNEG＜-4V)后MOS管电压差过高而导致异常。
负压检测电路41用于检测VNEG以产生负压开关信号NEW_ENi，当VNEG＞-4V时，负压开关信号NEW_ENi为0V，当VNEG＜-4V时，负压开关信号NEW_ENi为Vdd。
当VNEG＞-4V时，NEW_ENi＝0V，PMOS管P7导通，VDDBIAS＝Vdd，经反相器INV1和迟滞整形器整形后，与非门输入为高，而此时，ERASED＝0V，经INV4反相后为高，从而与非门输出为低，经INV2/INV3反相后输出ERS-PD为0V(低)。
当VNEG＜-4V时，负压开关信号NEW_ENi＝Vdd，NMOS管N7导通，VDDBIAS＝0，经反相器INV1和迟滞整形器整形后，与非门输入为低，而此时ERASED＝0V，经INV4反相后为高，从而与非门输出为高，经INV2/INV3反相后，输出ERS-PD为Vdd(高)。
综上所述，本发明一种控制栅极电压译码电路通过将n比特的地址信号经2nbit的译码器译码后产生控制栅极选择信号SELCG0<15:0>及其反相信号SELCG0b<15:0>，并经多路选择器在擦写许可信号控制下产生所需控制栅极输出，经过电平位移器的电平位移产生正电压的控制栅极信号SELCG0i<15:0>及其反相信号SELCG0ib<15:0>，经锁存器锁存后产生正电压或负电压的控制栅极信号XPCG0i<15:0>，经缓冲器缓冲后输出所需电压极性的控制栅极信号XPCG0<15:0>，实现了产生合适的控制栅极电压的目的，与现有技术相比，本发明具有如下优点：
1、本发明同时适合于正电压和负电压偏置；
2、本发明的所有MOS管电压差低于7V；
3、所有DNW(Deep N-Well，深N阱)中的NMOS的衬底PW接至同一样VNEG，所有DNW都偏置在Vdd，故所有DNW中的NMOS管可以放在同一DNW中，这样整个CG译码电路可以放在同一DNW中，节约了芯片面积。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (7)

1.一种控制栅极电压译码电路，至少包括：
地址译码器，用于将n比特的地址信号译码后产生2n比特的控制栅极选择信号及其反相信号；
多路选择器，在擦写许可信号控制下对地址译码器输入的控制栅极选择信号进行选择产生所需控制栅极信号输出；
电平位移器，接于该多路选择器的输出端，对该多路选择器产生的输出进行电平位移产生正电压的控制栅极选择信号及其反相信号；
锁存器，连接于该电平位移器的输出端，用于对该电平位移器的输出进行锁存，产生高电压为控制栅偏置电压，低电压为擦除电压的控制栅极选择信号；以及
缓冲器，接于该锁存器的输出端，用于将锁存后的控制栅极选择信号缓冲后产生所需电压极性的控制栅极选择信号。
2.如权利要求1所述的一种控制栅极电压译码电路，其特征在于：该锁存器包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管以及第四NMOS管，该第一PMOS管、第二PMOS管、第三PMOS管及第四PMOS管源极均接至该控制栅偏置电压，该第一PMOS管及该第二PMOS管的衬底接该控制栅偏置电压，该第一PMOS管栅极与第一NMOS管栅极互连，漏极接该第一NMOS管漏极，并接至第二PMOS管栅极与该第三PMOS管漏极，以输出该锁存器所要输出的控制栅极选择信号，该第一NMOS管与该第二NMOS管源极接该擦除电压，该第二PMOS管漏极接该第二NMOS管漏极，并接至该第四PMOS管漏极，栅极接第二NMOS管栅极，该第四PMOS管栅极接该电平位移器产生的正电压的控制栅极选择信号，并接至该第四NMOS管漏极，该第四NMOS管漏极接擦除电压保护信号，源极接地，该第三PMOS管栅极接该电平位移器产生的控制栅极选择信号的反相信号，并接至该第三NMOS管漏极，该第三NMOS管栅极接该擦除电压保护信号，源极接地。
3.如权利要求1所述的一种控制栅极电压译码电路，其特征在于：该缓冲器将该锁存器所输入的控制栅极选择信号进行两次反相后变换为所需电压极性的控制栅极选择信号输出。
4.如权利要求3所述的一种控制栅极电压译码电路，其特征在于：该缓冲器包括第五PMOS管、第六PMOS管、第五NMOS管以及第六NMOS管，该第五PMOS管、第六PMOS管的源极及衬底均接实际偏置电压，该第五PMOS管栅极与该第五NMOS管栅极互连，并接于该锁存器输出的控制栅极选择信号，该第五PMOS管漏极接该第五NMOS管漏极，并与该第六PMOS管栅极、该第六NMOS管栅极相连，该第五NMOS管及该第六NMOS管源极接擦除电压，该第六PMOS管栅极与该第六NMOS管栅极互连，漏极接该第六NMOS管漏极，并输出所需电压极性的控制栅极选择信号。
5.如权利要求2所述的一种控制栅极电压译码电路，其特征在于：该擦除电压保护信号的产生电路包括负压检测电路、第七PMOS管、第七NMOS管、第一反相器、第二反相器、第三反相器、第四反相器、迟滞整形器以及与非门，该负压检测电路用于检测擦除电压以产生负压开关信号，该第七PMOS管源极接电源电压，栅极接该负压开关信号，漏极产生VDDBIAS信号，该第七NMOS管源极接地，栅极接该负压开关信号，漏极产生VDDBIAS信号，该VDDBIAS信号经该第一反相器反相和该迟滞整形器整形后，送入该与非门之一输入端，一擦除控制信号经第四反相器反相后送入该与非门另一输入端，该与非门输出经该第二反相器、该第三反相器相继反相后输出该擦除电压保护信号。
6.如权利要求1所述的一种控制栅极电压译码电路，其特征在于：该地址译码器为4-16地址译码器。
7.如权利要求1所述的一种控制栅极电压译码电路，其特征在于：该控制栅偏置电压取值为0～最高正电压，该擦除电压取值为0～-7V。
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