CN107230487A - 半导体装置及其输出电路 - Google Patents

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Abstract

本发明提供一种半导体装置及其输出电路，其中输出电路包括：外部端子(130)，可将输出数据输出至外部；输出缓冲器(110)，连接于外部端子(130)，包含P型的上拉晶体管(Qp1)与N型的下拉晶体管(Qn1)；以及预缓冲电路(120)，将与输出数据相应的上拉信号(PU)及下拉信号(PD)输出至输出缓冲器(110)。预缓冲电路(120)还包括在上拉信号(PU)由高电平转变为低电平时，将上拉信号(PU)升压至负的电路(122)。本发明提供的输出电路能够比以往加快上拉用晶体管的上升。

Description

半导体装置及其输出电路
技术领域
本发明涉及一种包含上拉用P沟道金属氧化物半导体(P-channel Metal OxideSemiconductor，PMOS)晶体管(transistor)与下拉用N沟道金属氧化物半导体(N-channelMetal Oxide Semiconductor，NMOS)晶体管的输出电路，尤其涉及一种半导体装置及其输出电路。
背景技术
在存储器(memory)或逻辑(logic)集成电路(Integrated Circuit，IC)等半导体装置的输出电路中，使用互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)反相器(inverter)或推挽型(push pull type)的输出缓冲器(output buffer)。专利文献1公开了一种使构成CMOS反相器的晶体管低耐压地构成且可输出高电压信号的输出电路，专利文献2公开了一种抑制开关噪声(switching noise)的输出电路。
现有技术文献
专利文献
专利文献1：日本专利特开2013-90278号公报
专利文献2：日本专利特开2012-65235号公报
[发明所要解决的问题]
图1是表示以往的输出电路的一结构例的图。输出电路包括：输出缓冲器10，包含上拉用PMOS晶体管Qp1与下拉用NMOS晶体管Qn1；以及预缓冲电路20，输入有输出数据(DATA)及读取使能(read enable)信号/RE，并将上拉信号PU及下拉信号PD输出至输出缓冲器10的晶体管Qp1及晶体管Qn1。输出缓冲器10依照上拉信号PU及下拉信号PD，从输出节点(node)OUT将输出数据输出至输入/输出端子30。
图2是表示输出电路的动作的时序图(timing chart)。另外，下拉信号PD被省略，但该信号与上拉信号PU为同相位。预缓冲电路20响应低电平有效(low active)的读取使能信号/RE的下降边缘(edge)，生成与输出数据相应的上拉信号PU及下拉信号PD。例如，在时刻t1时，读取使能信号/RE下降，此时若输入有输出数据“0”，则预缓冲电路20将输出与输出数据“0”相应的高(H)电平的上拉信号PU及下拉信号PD。响应于此，上拉晶体管Qp1断开(OFF)，下拉晶体管Qn1导通(ON)，在时刻t2时，在输出节点OUT中生成输出数据“0”。而且，例如若在时刻t3时读取使能信号/RE下降，则若在此时输入有输出数据“1”，则预缓冲电路20将输出与输出数据“1”相应的上拉信号PU及下拉信号PD。响应于此，上拉晶体管Qp1导通，下拉晶体管Qn1断开，在时刻t4时，在输出节点OUT中生成输出数据“1”。
半导体装置中，伴随晶体管的微细化，驱动晶体管的供给电压也低电压化。由此，晶体管的栅极/源极(gate/source)间电压Vgs变小，漏极(drain)电流Id也变小。例如，若输出缓冲器10的供给电压VDD变为1.8V左右，则难以高速驱动连接于输入/输出端子30的负载。如图2所示，当输出输出数据“0”时，由于下拉用晶体管Qn1导通，因此从时刻t1直至时刻t2为止的存取(access)时间Ta相对较小，但当输出输出数据“1”时，由于上拉晶体管Qp1导通，因此存在下述问题：其上升变得缓慢，从时刻t3直至时刻t4为止的存取时间Tb将变长至必要以上。
发明内容
本发明的目的在于解决此种以往的问题，提供一种能够比以往加快上拉用晶体管的上升的输出电路。
[解决问题的技术手段]
本发明的输出电路包括：外部端子；输出缓冲器，连接于所述外部端子，包含P型的上拉晶体管与N型的下拉晶体管；以及预缓冲电路，输入有输出数据，并将与所述输出数据相应的上拉信号及下拉信号供给至所述上拉晶体管及所述下拉晶体管的栅极，所述预缓冲电路包含在上拉信号由H电平转变为低(L)电平时，将上拉信号升压至负的电路。
优选的是，所述升压至负的电路包含N型的第1晶体管与电容器，第1晶体管的其中一个端子连接于所述上拉信号，另一个端子连接于所述电容器，当第1晶体管导通时，对所述电容器施加脉冲。优选的是，所述升压至负的电路还包含产生朝下凸的单发脉冲(oneshot pulse)的脉冲产生器，所述单发脉冲被施加至所述电容器。优选的是，所述升压至负的电路还包含使所述单发脉冲延迟的延迟电路、及连接于所述第1晶体管的另一个端子与基准电位之间的第2晶体管，在经延迟的单发脉冲被施加至所述电容器前，根据所述单发脉冲，在L电平的脉宽期间内，第2晶体管断开。优选的是，在所述延迟电路的延迟期间与所述单发脉冲的L电平的脉宽期间的差分的期间内，所述上拉信号被升压至负。优选的是，所述升压至负的电路调整所述延迟期间及L电平的脉宽期间，以免在第1晶体管中沿PN顺向产生漏电流。优选的是，所述输出电路还包括：输出控制电路，用于使能或禁能所述升压至负的电路。优选的是，所述输出控制电路在使能所述升压至负的电路时，使所述脉冲产生器产生所述单发脉冲，在禁能所述升压至负的电路时，不使所述脉冲产生器产生所述单发脉冲。优选的是，所述输出控制电路还包括第3晶体管，所述第3晶体管在第1晶体管的另一个端子与基准电位之间，与所述第2晶体管并联连接，在使能所述升压至负的电路时，将第3晶体管设为断开，在禁能所述升压至负的电路时，将第3晶体管设为导通。优选的是，所述输出控制电路在供给至输出缓冲器的电压为第1电压时，使能所述升压至负的电路，当为大于第1电压的第2电压时，禁能所述升压至负的电路。
本发明的半导体装置包括所述结构的输出电路，其中，所述输出控制电路具有存储部件，所述存储部件存储设定信息，所述设定信息用于使能或禁能所述升压至负的电路。优选的是，所述存储部件是存储从外部控制器提供的所述设定信息的配置寄存器(configuration register)。
[发明的效果]
根据本发明，通过设置在上拉信号由H电平转变为L电平时将上拉信号升压至负的电路，从而上拉晶体管导通时的栅极/源极间电压变大，从而能够加快上拉晶体管的上升。由此，能够缩短从输出缓冲器输出H电平的数据时的时间。
附图说明
图1是表示以往的输出电路的一示例图；
图2是表示以往的输出电路的动作波形的图；
图3是表示本发明的实施例的输出电路的结构例的图；
图4是表示本发明的实施例的输出电路的动作波形的图；
图5是表示本发明的实施例的输出电路的具体电路例的图；
图6是表示图5所示的输出电路的动作波形的图；
图7是说明本发明的实施例的效果的图；
图8是表示本发明的第2实施例的快闪存储器(flash memory)的结构的图。
附图标记：
10、110：输出缓冲器
20、120：预缓冲电路
30：输入/输出端子
100：输出电路
122：负升压电路
130：输出端子
210：与门
220：脉冲产生器
230：延迟电路
300：快闪存储器
310：存储阵列
320：输入/输出电路
330：地址寄存器
340：配置寄存器
350：控制部
360：字线选择电路
370：页面缓冲器/读出电路
380：列选择电路
390：内部电压产生电路
Ax：行地址信息
Ay：列地址信息
C：电容器
DATA：输出数据
EN-1、EN-2：使能信号
IN1：反相器
LVSS、N1、N2、N3：节点
OUT：输出节点
PD：下拉信号
PU：上拉信号
Qn1：下拉用晶体管
Qn2、Qn3、Qn4：NMOS晶体管
Qp1：上拉用晶体管
Qp2：PMOS晶体管
/RE：读取使能信号
t1、T1、t2、T2、t3、T3、t4、T4、T5：时刻
Ta、Tb：存取时间
Tc：时间
Vcc、VDD：供给电压
Vers：擦除电压
Vn：电位
Vpass：通过电压
Vpgm：写入电压
Vread：读出通过电压
具体实施方式
本发明的输出电路被应用于快闪存储器、动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)、静态随机存取存储器(Static Random Access Memory，SRAM)、其他的存储器件(memory device)、或者逻辑IC或系统大规模集成电路(large scaleintegrated circuit，LSI)等半导体装置。在更优选的形态中，本发明的输出电路被应用于以低电压受到驱动的半导体装置，例如被应用于以1.8V受到驱动的输出电路。在更优选的形态中，本发明的输出电路至少连接于将输出数据输出至外部的外部端子，但外部端子也可以是具备输入输入数据的功能的外部输入/输出端子。
[实施例]
以下，对于本发明的实施例，参照附图来进行说明。图3是表示本发明的实施例的输出电路的一结构例的图。本实施例的输出电路100包括：CMOS结构的输出缓冲器110，包含上拉用的PMOS晶体管Qp1与下拉用的NMOS晶体管Qn1，从输出节点OUT将输出数据输出至外部端子130；以及预缓冲电路120，连接于输出缓冲器110。
预缓冲电路120输入有输出数据与读取使能信号/RE，生成与输出数据相应的上拉信号PU及下拉信号PD，并将生成的上拉信号PU供给至上拉用的晶体管Qp1，将下拉信号PD供给至下拉用晶体管Qn1。预缓冲电路120例如在输入有输出数据“0”时，输出H电平的上拉信号PU及与其同相的下拉信号PD，当输入有输出数据“1”时，输出L电平的上拉信号PU及下拉信号PD。
在上拉用晶体管Qp1的源极，例如连接于1.8V的供给电压VDD，下拉用晶体管Qn1的源极连接于GND，两晶体管的漏极耦合于输出节点OUT。当供给H电平的上拉信号PU及H电平的下拉信号PD时，晶体管Qp1断开，晶体管Qn1导通，在输出节点OUT处生成输出数据“0”。而且，当供给L电平的上拉信号PU及L电平的下拉信号PD时，晶体管Qp1导通，晶体管Qn1断开，在输出节点OUT处生成输出数据“1”。
本实施例的预缓冲电路120包含负升压电路122，该负升压电路122在上拉信号PU由H电平转变为L电平时(下降时)，将上拉信号PU升压为负的电压。优选的形态中，负升压电路122以与上拉信号PU的下降边缘同步的方式而将上拉信号PU升压至负。
图4表示本实施例的输出电路100的时序图。在时刻t1，读取使能信号/RE下降至L电平，此时，若将输出数据“0”输入至预缓冲电路120，则预缓冲电路120对应于输出数据“0”而生成由L电平转变为H电平的上拉信号PU(下拉信号PD也同样)，将其输出至输出缓冲器110。响应于此，晶体管Qp1断开，晶体管Qn1导通，在时刻t2，从输出节点OUT输出输出数据“0”。从读取使能信号/RE转变为L电平直至从输出节点OUT输出输出数据“0”为止的期间Ta，是从时刻t1直至时刻t2为止。
另一方面，在时刻t3，读取使能信号/RE下降至L电平，此时，若输入有输出数据“1”，则预缓冲电路120对应于输出数据“1”而生成从H电平转变为L电平的上拉信号PU(下拉信号PD也同样)，将其输出至输出缓冲器110。负升压电路122同步于上拉信号PU的下降，在固定期间将上拉信号PU升压至负的电位Vn。晶体管Qp1通过上拉信号PU而导通，但由于上拉信号PU被升压至负电位Vn，因此晶体管Qp1的栅极/源极间电压Vgs成为|Vn|+VDD，该电压Vgs比未升压至负时(即，栅极/源极间电压Vgs为VDD时)大。其结果，晶体管Qp1强力导通，漏极电流Id变大，连接于外部端子130的负载电容得到急速充电，输出节点OUT的电位急速上升至VDD电压。即，可使从读取使能信号/RE转变为L电平直至输出输出数据“1”为止的时间Tc(从时刻t3直至时刻t4为止)短于以往时的期间Tb(参照图2)。
接下来，图5表示本实施例的输出电路100的优选电路例。预缓冲电路120包含与门(AND gate)210、反相器IN1。对与门210输入输出数据DATA与读取使能信号/RE，当读取使能信号/RE为L电平时，在节点N1处生成与DATA相应的数据。反相器IN1包含PMOS晶体管Qp2与NMOS晶体管Qn2，反相器IN1在节点N2处生成将节点N1反相的数据。在该节点N2处生成的电压作为上拉信号PU而被供给至输出缓冲器110的上拉用晶体管Qp1的栅极。而且，此处虽未图示，但下拉信号PD与上拉信号PU为同相位，该信号PD被供给至下拉用晶体管Qn1的栅极。对反相器IN1及输出缓冲器110的供给电压VDD例如为1.8V。
负升压电路122是包含脉冲产生器220、延迟电路230、电容器C、NMOS晶体管Qn3、NMOS晶体管Qn4而构成。脉冲产生电路220输入在节点N1处生成的电压与使能信号EN-1，当使能信号EN-1为使能时，对节点N1的上升边缘进行检测，将朝下凸的单发脉冲信号输出至节点N3。另一方面，当使能信号EN-1为禁能时，脉冲产生器220的脉冲产生功能为无效，无论节点N1的状态如何，节点N3始终为H电平。朝下凸的单发脉冲是由H电平转变为L电平，并维持L电平的脉宽期间，随后由L电平转变为H电平的脉冲信号。延迟电路230串联连接于脉冲产生器220的输出节点N3，使由脉冲产生器220所产生的单发脉冲延迟固定时间。构成延迟电路230的要素并无特别限定，例如可使用反相器来构成。在延迟电路230与节点LVSS之间，连接有电容器C。节点LVSS连接于反相器IN1的NMOS晶体管Qn2的源极。进而，在节点LVSS上，连接有两个并联连接的NMOS晶体管Qn3、NMOS晶体管Qn4。NMOS晶体管Qn3的栅极连接脉冲产生器220的输出节点N3，在NMOS晶体管Qn4的栅极上连接有使能信号EN-2。
使能信号EN-1、使能信号EN-2是用于使负升压电路122选择性地驱动的信号，在不欲使负升压电路122进行动作的情况下，通过使能信号EN-1来将脉冲产生器220禁能，并将使能信号EN-2设为H电平，由此来使晶体管Qn4导通，将节点LVSS固定为GND电平。
接下来，图6表示输出电路100的时序图。此处，表示为了将负升压电路122设为动作状态而将使能信号EN-1、使能信号EN-2使能时的时序图。在时刻T1，若将H电平的DATA输入至预缓冲电路120，则在大致同时刻，节点N1成为H电平，节点N2转变为L电平。脉冲产生器220响应节点N1的上升边缘，在从时刻T1直至时刻T4为止的期间，产生单发脉冲。通过单发脉冲的产生，连接于节点N3的晶体管Qn3在L电平的脉宽期间(从时刻T1直至时刻T4为止的期间)断开。而且，根据使能信号EN-2，晶体管Qn4断开。因此，在晶体管Qn3断开的期间，节点LVSS从GND分离，成为浮动(floating)状态。
单发脉冲在经延迟电路230延迟后，在时刻T2被施加至电容器C。电容器C的其中一个电极连接于浮动状态的节点LVSS，因此若对电容器C的另一个电极施加由H电平转变为L电平的单发脉冲，则响应于此，节点LVSS升压至负。晶体管Qn2根据节点N1的H电平而为导通状态，通过节点LVSS升压至负电压，从而源极被拉至负，节点N2的电压升压至负。即，上拉信号PU升压至负的电压。由此，上拉晶体管Qp1的栅极/源极间电压比VDD大负的电压，大的漏极电流流动，输出节点OUT的电位急速上升至VDD。
在时刻T4，若单发脉冲由L电平转变为H电平，则晶体管Qn3导通，节点LVSS成为GND电平，上拉信号PU也成为GND电平。此时，输出节点OUT已被充电至VDD电平。在时刻T5，经延迟的脉冲由L电平转变为H电平，且该脉冲被施加至电容器C，但节点LVSS连接于GND，节点LVSS的电位几乎不发生变动。
时刻T1与时刻T2的期间是单发脉冲受到延迟的时间，通过使延迟时间更短，从而能够从上拉信号PU下降的时间点瞬间将上拉信号PU升压至负。而且，时刻T1与时刻T4的期间是单发脉冲为L电平的脉宽期间，在该脉宽期间与延迟期间的差分期间(时刻T2～时刻T4)，上拉信号PU被升压至负。因此，对L电平的脉宽期间与延迟期间进行最佳化，以使得足以使输出OUT上升至VDD。另一方面，较为理想的是，当晶体管Qn2的源极升压至负时，调整脉宽期间及延迟期间和/或电容器C的大小，以使升压至负的电压不会超过PN接面的阈值。晶体管Qn2形成在P型的硅基板内或P阱(well)内，P型的区域连接于GND，当N型的源极升压至负电压时，若负电压超过PN接面(PN junction)的阈值，则会有漏电流沿PN方向流动，从而使反相器IN1产生闭锁(latch up)的可能。因此，较为理想的是防止漏电流。
图7是表示对图5所示的输出电路进行模拟(simulation)时的效果的图表。该图表是表示以不同的动作温度、不同的供给电压使其动作时的PMOS上拉晶体管的上升时间。
请参照图7，当供给电压Vcc为3V左右时，供给电压Vcc与晶体管的阈值的差相对较大，因此有相对较大的漏极电流流动，因此即便使上拉信号升压至负，PMOS晶体管的上升时间也未见改善。然而，若供给电压Vcc小至2.0V左右，则与未升压至负的情况相比，显现出上升时间的改善效果，而且，比起高温动作时，在低温动作时该效果显著。这是因为，若晶体管的动作温度为低温，则阈值上升，与供给电压的差变小。
接下来，对本发明的第2实施例进行说明。第2实施例涉及包含如第1实施例般构成的输出电路的快闪存储器。图8是表示快闪存储器的典型结构的图。快闪存储器300包括：存储阵列(memory array)310，呈矩阵状地排列有与非(NAND)串(string)状的多个存储胞元(memory cell)；输入/输出电路320，连接于外部输入/输出端子I/O，进行数据的输入/输出；地址寄存器(address register)330，接收来自输入/输出电路320的地址数据(addressdata)；配置(结构)寄存器340，从输入/输出电路320接收配置数据；控制部350，接收来自输入/输出电路320的命令数据或来自外部的控制信号，对各部进行控制；字线(word line)选择电路360，从地址寄存器330接收行地址信息Ax，对行地址信息Ax进行解码(decode)，并基于解码结果来进行块(block)的选择及字线的选择等；页面缓冲器(page buffer)/读出电路370，保持从由字线选择电路360所选择的页面读出的数据，或者保持对所选择的页面的写入数据；列选择电路380，从地址寄存器330接收列地址信息Ay，对列地址信息Ay进行解码，并基于该解码结果来进行页面缓冲器/读出电路370内的数据的选择等；以及内部电压产生电路390，生成数据的读出、编程(program)及擦除等所需的各种电压(写入电压Vpgm、通过电压Vpass、读出通过电压Vread、擦除电压Vers等)。
第1实施例的输出电路100被应用于快闪存储器300的输入/输出电路320。即，输出电路100在读出动作时，输出从存储阵列310读出的数据。
配置寄存器340可由外部控制器进行存取，外部控制器对配置寄存器340设定是否使输入/输出电路320的负升压电路进行动作的信息。例如，在对配置寄存器340设定有用于使负升压电路进行动作的标志(flag)信息的情况下，控制部350在输出读出数据“1”时，基于所设定的标志信息，经由图5所示的使能信号EN-1来使脉冲产生器220产生单发脉冲，且将使能信号EN-2驱动为L电平，由此来确保晶体管Qn4断开。另一方面，在设定有用于使负升压电路不进行动作的标志信息的情况下，控制部350基于该标志信息，通过使能信号EN-1来使脉冲产生器禁能，并将使能信号EN-2驱动为H电平，由此来确保晶体管Qn4导通。
在快闪存储器300中，是否使负升压电路进行动作的选项(option)例如在读出数据的存取时间的要求严格的情况下有效。此时，使负升压电路启动，从而可缩短输出数据“1”的读出所需的时间。而且，内部电压产生电路390例如可选择性地产生3.3V或1.8V的供给电压，输入/输出电路320在3.3V或1.8V的供给电压中的任一电压下均可动作时有效。在输入/输出电路320通过1.8V的供给电压进行动作的情况下，使负升压电路启动，在输入/输出电路320通过3.3V的供给电压进行动作的情况下，能够使负升压电路不进行动作。由此，即便在借助1.8V等的低电压驱动的节能模式下使快闪存储器进行动作时，也能够防止输出数据“1”的读出时间的延迟。
而且，作为其他的优选例，是否使负升压电路进行动作的设定除了使用配置寄存器340以外，例如也可在熔丝(fuse)只读存储器(Read Only Memory，ROM)等中设定标志信息，以便在工厂出货时等固定地设定快闪存储器的动作状态。
所述实施例中，表示了预缓冲电路120包含负升压电路122的示例，但这只是一例，并不限定于此。例如，负升压电路122也可采用与预缓冲电路120分开独立设置的结构。而且，所述实施例中，对于使朝下凸的单发脉冲延迟的元件使用了反相器，但也可使用除此以外的元件来进行延迟。进而，预缓冲电路120的供给电压VDD与对输出缓冲器110供给电压VDD既可相同，也可不同。进而，预缓冲器120也可生成与所输入的数据的逻辑电平相同的逻辑电平或者使所输入的数据的逻辑电平反相的逻辑电平的上拉控制信号及下拉控制信号。
进而，所述实施例中，例示了输出缓冲器的供给电压为1.8V、3.3V等的情况，但这些电压只是一例，本发明并不限定于这些电压。进而，所述实施例表示了将输出电路提供给NAND型快闪存储器的示例，但本发明的输出电路也能够应用于其他存储器件或逻辑器件。进而，本实施例中，表示了输出节点OUT连接于外部输入/输出端子的示例，但输出节点也可连接于外部输出端子。
如上所述，对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，在权利要求书所记载的本发明的主旨的范围内能够进行各种变形、更改。

Claims (12)

1.一种半导体装置的输出电路，其特征在于，包括：
外部端子；
输出缓冲器，连接于所述外部端子，包含P型的上拉晶体管与N型的下拉晶体管；以及
预缓冲电路，输入有输出数据，并将与所述输出数据相应的上拉信号及下拉信号供给至所述上拉晶体管及所述下拉晶体管的栅极，
所述预缓冲电路包含在所述上拉信号由高电平转变为低电平时，将所述上拉信号升压至负的电路。
2.根据权利要求1所述的半导体装置的输出电路，其特征在于，
所述升压至负的电路包含N型的第1晶体管与电容器，所述第1晶体管的其中一个端子连接于所述上拉信号，另一个端子连接于所述电容器，当所述第1晶体管导通时，对所述电容器施加脉冲。
3.根据权利要求2所述的半导体装置的输出电路，其特征在于，
所述升压至负的电路还包含产生朝下凸的单发脉冲的脉冲产生器，负的所述单发脉冲被施加至所述电容器。
4.根据权利要求3所述的半导体装置的输出电路，其特征在于，
所述升压至负的电路还包含使所述单发脉冲延迟的延迟电路、及连接于所述第1晶体管的所述另一个端子与基准电位之间的第2晶体管，
在经延迟的单发脉冲被施加至所述电容器前，根据所述单发脉冲，在低电平的脉宽期间内，所述第2晶体管断开。
5.根据权利要求4所述的半导体装置的输出电路，其特征在于，
在所述延迟电路的延迟期间与所述单发脉冲的所述低电平的脉宽期间的差分的期间内，所述上拉信号被升压至负。
6.根据权利要求5所述的半导体装置的输出电路，其特征在于，
所述升压至负的电路调整所述延迟期间及所述低电平的脉宽期间，以免在所述第1晶体管中沿PN顺向产生漏电流。
7.根据权利要求4所述的半导体装置的输出电路，其特征在于，
所述输出电路还包括：输出控制电路，用于使能或禁能所述升压至负的电路。
8.根据权利要求7所述的半导体装置的输出电路，其特征在于，
所述输出控制电路在使能所述升压至负的电路时，使所述脉冲产生器产生所述单发脉冲，在禁能所述升压至负的电路时，不使所述脉冲产生器产生所述单发脉冲。
9.根据权利要求7或8所述的半导体装置的输出电路，其特征在于，
所述输出控制电路还包括第3晶体管，所述第3晶体管在第1晶体管的另一个端子与基准电位之间，与所述第2晶体管并联连接，在使能所述升压至负的电路时，将所述第3晶体管设为断开，在禁能所述升压至负的电路时，将所述第3晶体管设为导通。
10.根据权利要求7或8所述的半导体装置的输出电路，其特征在于，
所述输出控制电路在供给至所述输出缓冲器的电压为第1电压时，使能所述升压至负的电路，当为大于所述第1电压的第2电压时，禁能所述升压至负的电路。
11.一种半导体装置，其特征在于，包括根据权利要求1至10中任一项所述的输出电路，
所述输出控制电路具有存储部件，所述存储部件存储设定信息，所述设定信息用于使能或禁能所述升压至负的电路。
12.根据权利要求11所述的半导体装置，其特征在于，
所述存储部件是存储从外部控制器提供的所述设定信息的配置寄存器。
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