KR100833400B1 - 출력 버퍼 - Google Patents

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Abstract

본 발명은 출력 버퍼에 관한 것으로, 네가티브 차지 펌프 및 포지티브 차지 펌프에서 생성된 전압을 이용하여 출력 버퍼의 풀업 및 풀다운 트랜지스터를 구동시켜 문턱 전압에 의한 영향없이 풀업 및 풀다운 트랜지스터의 구동 능력을 향상시킬 수 있고 이에 따라 독출 속도를 개선할 수 있는 출력 버퍼가 제시된다.
출력 버퍼, 네가티브 차지 펌프, 포지티브 차지 펌프, 구동 능력

Description

출력 버퍼{Output buffer}
도 1은 종래의 출력 버퍼 회로도.
도 2는 본 발명에 따른 출력 버퍼 회로도.
<도면의 주요 부분에 대한 부호의 설명>
11 및 21 : NOR 게이트 12 및 22 : NAND 게이트
I11 및 I12 : 제 1 인버터 I12 : 제 2 인버터
I13 : 제 3 인버터 P11 및 P21 : PMOS 트랜지스터
N11 및 N21 : NMOS 트랜지스터
23 : 제 1 레벨 쉬프터 24 : 네가티브 차지 펌프
25 : 제 2 레벨 쉬프터 26 : 포지티브 차지 펌프
본 발명은 출력 버퍼에 관한 것으로, 특히 네가티브 차지 펌프 및 포지티브 차지 펌프에서 생성된 전압을 이용하여 출력 버퍼의 풀업 및 풀다운 트랜지스터를 구동시켜 문턱 전압에 의한 영향없이 풀업 및 풀다운 트랜지스터의 구동 능력을 향상시킬 수 있고 이에 따라 독출 속도를 개선할 수 있는 출력 버퍼에 관한 것이다.
도 1은 종래의 출력 버퍼의 회로도로서, 다음과 같이 구성된다.
NOR 게이트(11)는 출력 인에이블 바 신호(OEb)와 센스 증폭기 출력 바 신호(SAOUTb)를 논리 조합하여 풀업 바 신호(PUb)를 출력한다. NAND 게이트(12)는 출력 바 신호(OUTb)가 제 1 인버터(I11)를 통해 반전된 신호와 센스 증폭기 출력 바 신호(SAOUTb)를 논리 조합하여 풀다운 바 신호(PDb)를 출력한다. 풀업 바 신호(PUb)는 제 2 인버터(I12)에 의해 외부에서 공급되는 전원 전압과 접지 전압의 레벨을 유지하는 풀업 신호(PU)로 반전되고, 이 신호에 의해 전원 단자(Vcc)와 출력 단자(OUT) 사이에 접속된 PMOS 트랜지스터(P11)가 구동된다. 풀다운 바 신호(PDb)는 제 3 인버터(I13)에 의해 외부에서 공급되는 전원 전압과 접지 전압의 레벨을 유지하는 풀다운 신호(PD)로 반전되고, 이 신호에 의해 출력 단자(OUT)와 접지 단자(Vss) 사이에 접속된 NMOS 트랜지스터(N11)가 구동된다.
상기와 같이 구성되는 종래의 출력 버퍼는 풀업 및 풀다운 신호(PU 및 PD)가 외부 동작 전압의 레벨을 유지하게 된다. 즉, 풀업 바 신호 및 풀다운 바 신호(PUb 및 PDb)를 반전시키는 제 2 및 제 3 인버터(I12 및 I13)가 전원 전압과 접지 전압 의 레벨로 동작하기 때문에 풀업 및 풀다운 신호(PU 및 PD)는 외부 동작 전압의 레벨을 갖게 된다. 따라서, 출력 인에이블 신호에 따른 출력 신호(OUT)의 출력 시간이 느려지게 된다. 이를 극복하기 위해서는 매우 큰 사이즈의 풀업 PMOS 트랜지스터 및 풀다운 NMOS 트랜지스터를 이용해야 한다. 또한, 이들 트랜지스터의 문턱 전압을 조절해야 한다.
본 발명의 목적은 출력 인에이블 신호에 따른 출력 신호를 빠르게 출력할 수 있는 출력 버퍼를 제공하는데 있다.
본 발명의 다른 목적은 풀업 및 풀다운 트랜지스터의 사이즈를 증가시키지 않고도 출력 신호를 빠르게 출력할 수 있는 출력 버퍼를 제공하는데 있다.
본 발명에 따른 출력 버퍼는 포지티브 전압을 생성하기 위한 포지티브 차지 펌프와, 네가티브 전압을 생성하기 위한 네가티브 차지 펌프와, 출력 인에이블 바 신호와 센스 증폭기 출력 신호를 논리 조합하기 위한 제 1 논리 수단과, 출력 인에이블 신호와 센스 증폭기 출력 신호를 논리 조합하기 위한 제 2 논리 수단과, 상기 제 1 논리 수단의 출력 신호에 따라 전원 전압 또는 상기 네가티브 차지 펌프에서 생성된 네가티브 전압을 출력하는 제 1 레벨 쉬프터와, 상기 제 2 논리 수단의 출력 신호에 따라 상기 포지티브 차지 펌프에서 생성된 포지티브 전압 또는 접지 전 압을 출력하기 위한 제 2 레벨 쉬프터와, 상기 제 1 및 제 2 레벨 쉬프터의 출력 신호에 따라 출력 단자의 전위를 조절하기 위한 제 1 및 제 2 스위칭 수단을 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 출력 버퍼 회로도로서, 다음과 같이 구성된다.
NOR 게이트(21)는 출력 인에이블 바 신호(OEb)와 센스 증폭기 출력 바 신호(SAOUTb)를 논리 조합하여 풀업 바 신호(PUb)를 출력한다. NAND 게이트(22)는 출력 바 신호(OUTb)가 제 1 인버터(I21)를 통해 반전된 신호와 센스 증폭기 출력 바 신호(SAOUTb)를 논리 조합하여 풀다운 바 신호(PDb)를 출력한다. 제 1 레벨 쉬프터(23)는 풀업 바 신호(PUb)에 따라 전원 전압 또는 네가티브 차지 펌프(24)에서 생성된 -1V 정도의 네가티브 전압의 레벨을 유지하는 풀업 신호(PU)를 출력하고, 이 신호에 의해 전원 단자(Vcc)와 출력 단자(OUT) 사이에 접속된 PMOS 트랜지스터(P21)가 구동된다. 제 2 레벨 쉬프터(25)는 풀다운 바 신호(PDb)를 반전시켜 포지티브 차지 펌프(25)에서 생성된 3V 정도의 포지티브 전압 또는 접지 전압의 레벨을 유지하는 풀다운 신호(PD)를 출력하고, 이 신호에 의해 출력 단자(OUT)와 접지 단자(Vss) 사이에 접속된 NMOS 트랜지스터(N21)가 구동된다. 즉, 제 1 레벨 쉬프터(23)는 풀업 바 신호(PUb)가 로우 상태일 때 전원 전압을 출력하고, 하이 상태일 때 네가티브 차지 펌프(24)에서 생성된 네가티브 전압을 출력한다. 그리고, 제 2 레벨 쉬프터(25)는 풀다운 바 신호(PDb)가 로우 상태일 때 포지티브 차지 펌 프(26)에서 생성된 포지티브 전압을 출력하고, 하이 상태일 때 접지 전압을 출력한다.
네가티브 차지 펌프(24) 및 포지티브 차지 펌프(26)는 메모리 소자의 독출시에 인에이블되어 각각의 전압을 생성한다. 따라서, PMOS 트랜지스터 및 NMOS 트랜지스터의 구동 능력을 문턱 전압에 의한 영향없이 향상시킬 수 있다.
상술한 바와 같이 본 발명에 의하면 네가티브 차지 펌프 및 포지티브 차지 펌프에서 생성된 전압을 이용하여 출력 버퍼의 풀업 및 풀다운 트랜지스터를 구동시켜 문턱 전압에 의한 영향없이 풀업 및 풀다운 트랜지스터의 구동 능력을 향상시킬 수 있다. 이에 따라 독출 속도를 개선할 수 있고, 저전압 소자의 개발에 적용할 수 있다.

Claims (7)

  1. 포지티브 전압을 생성하기 위한 포지티브 차지 펌프와,
    네가티브 전압을 생성하기 위한 네가티브 차지 펌프와,
    출력 인에이블 바 신호와 센스 증폭기 출력 신호를 부정 논리 합하는 제 1 논리 수단과,
    출력 인에이블 신호와 센스 증폭기 출력 신호를 부정 논리 곱하는 제 2 논리 수단과,
    상기 제 1 논리 수단의 출력 신호에 따라 전원 전압 또는 상기 네가티브 차지 펌프에서 생성된 네가티브 전압을 출력하는 제 1 레벨 쉬프터와,
    상기 제 2 논리 수단의 출력 신호에 따라 상기 포지티브 차지 펌프에서 생성된 포지티브 전압 또는 접지 전압을 출력하기 위한 제 2 레벨 쉬프터와,
    상기 제 1 레벨 쉬프터의 출력 신호에 따라 전원 전압을 출력 단자로 전달하는 제1 스위칭 수단과,
    상기 제 2 레벨 쉬프터의 출력 신호에 따라 접지 전압을 출력 단자로 전달하는 제2 스위칭 수단을 포함하되,
    상기 제 1 레벨 쉬프터는 상기 제 1 논리 수단의 출력 신호가 하이 상태일 경우 상기 네가티브 차지 펌프에서 생성된 네가티브 전압을 출력하고,
    상기 제 2 레벨 쉬프터는 상기 제 2 논리 수단의 출력 신호가 로우 상태일 경우 상기 포지티브 차지 펌프에서 생성된 포지티브 전압을 출력하는 것을 특징으로 하는 출력 버퍼.
  2. 제 1 항에 있어서, 상기 제 1 논리 수단은 NOR 게이트인 것을 특징으로 하는 출력 버퍼.
  3. 제 1 항에 있어서, 상기 제 2 논리 수단을 NAND 게이트인 것을 특징으로 하는 출력 버퍼.
  4. 제 1 항에 있어서, 상기 제 1 레벨 쉬프터는 상기 제 1 논리 수단의 출력 신호가 로우 상태일 경우 전원 전압을 출력하는 것을 특징으로 하는 출력 버퍼.
  5. 제 1 항에 있어서, 상기 제 2 레벨 쉬프터는 상기 제 2 논리 수단의 출력 신호가 하이 상태일 경우 상기 접지 전압을 출력하는 것을 특징으로 하는 출력 버퍼.
  6. 제 1 항에 있어서, 상기 제 1 스위칭 수단은 전원 단자와 상기 출력 단자에 접속되어 상기 제 1 레벨 쉬프터의 출력 신호에 따라 구동되는 PMOS 트랜지스터인 것을 특징으로 하는 출력 버퍼.
  7. 제 1 항에 있어서, 상기 제 2 스위칭 수단은 상기 출력 단자와 접지 단자 사이에 접속되어 상기 제 2 레벨 쉬프터의 출력 신호에 따라 구동되는 NMOS 트랜지스터인 것을 특징으로 하는 출력 버퍼.
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