JPH01228318A - 出力バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、メモリやマイクロコンピュータ等の半導体集
積回路に設けられ、内部信号を外部に出力するための出
力バッファ回路に関する。

（ロ）従来の技術 一般にメモリに於いて、印加されたアドレスデータに基
いて読み出されたデータは、外部出力端子からデータバ
ス等に送出される。通常、データバスへのデータ出力回
路には、トライステートの出力バッファ回路が使用され
る。

従来の出力バッファ回路は、第３図に示す如く、電源と
接地間に直列接続された出力ドライバ用のＰチャネル型
ＭＯＳ　Ｆ　ＥＴ（１）及びＮチャネル型ＭＯＳＦＥＴ
（２）と、Ｐチャネル型ＭＯ３ＦＥＴ（１）及びＮチャ
ネル型ＭＯ３ＦＥＴ（２）のゲートに出力が接続された
インバータ（３）　、　（４）と、インバータ（３）の
入力に出力が接続されたＮＯＲゲート（５）と、インバ
ータ（４）の入力に出力が接続されたＮＡＮＤゲート（
６）とから構成され、ＮＡＮＤゲート（６）の入力には
、出力イネーブル信号ＯＥとデータＤａｔａが印加され
、ＮＯＲゲート（５）の入力には、出力イネーブル信号
ＯＥの反転信号ＯＥとデータＤａｔａが印加される。

第３図に於いて、出力イネーブル信号ＯＥが“Ｌ”レベ
ルの状態では、Ｐ°チャネル型ＭＯＳＦＥＴ（１）及び
Ｎチャネル型ＭＯＳＦＥＴ（２）は共にオフするため、
出力端子（７）はフローティングとなり、出力イネーブ
ル信号ＯＥが“Ｈ”レベルの状態では、データＤａｔａ
が“Ｌ”レベルであるか′Ｈパレベルであるかによって
、Ｐチャネル型ＭＯ３ＦＥＴ（１）あるいはＮチャネル
型ＭＯＳＦＥＴ（２）の一方がオンして、′Ｌ”レベル
あるいは“Ｈ”レベルの信号が出力端子（７）から出力
される。

第３図に於いて、Ｐチャネル型ＭＯ３ＦＥＴ（１）及び
Ｎチャネル型ＭＯＳＦＥＴ（２）のゲート・ソース間電
圧は、電源電圧ｖＤＤレベルの電圧となる。通常、ＭＯ
ＳＦＥＴのドレイン・ソース間に流れる電流は、ゲート
・ソース間の電圧の２乗に比例して増加するため、電源
重圧ＶＤＤが高くなると、Ｐチャネル型ＭＯ３ＦＥＴ（
１）あるいはＮチャネル型ＭＯＳＦＥＴ（２）に流れる
電流量が多くなるため、オンした時点のピーク電流が多
くなり、これがノイズとなって誤動作を起す原因となっ
ていた。

そこで本願出願人は、電源重圧が高い場合の誤動作を防
止することを目的とする出力バッファ回路を先に出願し
ている。第４図はその回路図である。電源と接地間には
、ドライバ用のＰチャネル型ＭＯＳＦＥＴ（８）とＮチ
ャネル型ＭＯＳＦＥＴ（９）が直列接続され、各々のド
レインの接続点が出力端子（１０）に接続される。また
、Ｐチャネル型ＭＯ３ＦＥＴ（８）のゲートには、Ｐチ
ャネル型ＭＯ３ＦＥＴ（８）をドライブするインバータ
（１１）及びＮＯＲゲート（１２）が設けられ、Ｎチャ
ネル型ＭＯＳＦＥＴ（９）のゲートには、Ｎチャネル型
ＭＯＳＦＥＴ（９）をドライブするインバータ（１３）
及びＮＡＮＤゲート（１４）が設けられる。ＮＯＲゲー
ト（１２）の入力には出力イネーブル信号ＯＥの反転信
号ＯＥとデータＤａｔａが印加され、ＮＡＮＤゲート（
１４）の入力には出力イネーブル信号ＯＥとデータＤａ
ｔａが印加される。

更に、Ｐチャネル型ＭＯＳＦＥＴ（８）のゲートには、
第１のゲート電圧制限回路（１５）が設けられ、Ｎチャ
ネル型ＭＯＳＦＥＴ（９）のゲートには第２のゲート電
圧制限回路（１６）が設けられている。第１のゲート電
圧制限回路（１５）は、ゲートとＴ源間に直列接続され
た３個のＮチャネル型ＭＯＳＦＥＴＱ＋、Ｑｉ、Ｑｓか
ら構成され、各ＭＯＳＦＥＴＱ＋　、　（ｈ　、　Ｑ−
のゲートはそのドレインに接続される。一方、第２のゲ
ート電圧制限回路（１６）は、電源と接地間に直列接続
されたＮチャネル型ＭＯ３ＦＥＴＱ４．Ｑｉ、Ｑｓ−Ｑ
ｙと、ＭＯＳＦＥＴＱ、とＱ７の接続点にゲートが接続
され、Ｎチャネル型ＭＯＳＦＥＴ（９）のゲートと接地
間に設けられたＮチャネル型ＭＯＳＦＥＴＱ、とから構
成され、ＭＯＳＦＥＴＱ４のゲートには、制御信号（チ
ップイネーブル信号ＣＥ）が印加され、Ｍ　ＯＳ　Ｆ　
Ｅ　ＴＱｓ　、Ｑｓノゲートはそのドレインに接続され
、ＭＯＳＦＥＴＱ、のゲートは電源に接続されている。

第４図に示す回路に於いて、第１のゲート電圧制限回路
（１５）及び第２のゲート電圧制限回路（１６）は、電
源電圧が高いときにＰチャネル型ＭＯ３ＦＥＴ（８）及
びＮチャネル型ＭＯＳＦＥＴ（９）に流れる電流量を減
少許せるべく、Ｐチャネル型ＭＯＳＦＥＴ（８）及びＮ
チャネル型ＭＯＳＦＥＴ（９）のゲート・ソース間に印
加される電圧を電源電圧ＶＤＩＩより小さい値に制限す
るものである。

（ハ）発明が解決しようとする課題 しかしながら、第４図に示す回路にあっては、第１のゲ
ート電圧制限回路（１５）及び第２のゲート電圧制限回
路（１６）が働いてＰチャネル型ＭＯ３ＦＥＴ（８）及
びＮチャネル型ＭＯＳＦＥＴ（９）のゲート・ソース間
に印加される電圧が制限された後も続けて第１のゲート
電圧制限回路（１５）及び第２のゲート電圧制限回路（
１６）が働いた。このため、ゲート・ソース間の電圧が
必要以上に制限されてＰチャネル型ＭＯ３ＦＥＴ（８）
及びＮチャネル型ＭＯＳＦＥＴ（９）のスイッチング動
作が遅くなり、出力端子（１０）から出力される信号の
立上り及び立下りの際の遅れが大きくなった。

また、チップイネーブル信号ＧＥによってＮチャネル型
ＭＯ５ＦＥＴＱ４がオン状態となると、電源からＮチャ
ネル型ＭＯＳＦＥＴＱ４．Ｑｓ、Ｑ１Ｑ７を通して定常
的な電流が流れ、さらに、出力イネーブル信号が′Ｈ”
レベルにある場合、データＤａｔａが４Ｈ″レベルのと
きには電源からＮチャネル型ＭＯ５ＦＥＴＱ＋、Ｑｘ、
Ｑｓを通してインバータ（１１）へ、データＤａｔａが
′Ｌ”レベルのときにはインバータ（１３）からＮチャ
ネル型ＭＯ３ＦＥＴＱ＆を通して定常的な電流が流れる
ため、回路の消費電力が増大した。

（ニ）課題を解決するための手段 本発明は上述の課題を解決するためになされたもので、
Ｐチャネル型のＭＯＳＦＥＴとＮチャネル型のＭＯＳ　
Ｆ　ＥＴとが直列接続され、その接続点が出力端子に接
続される出力バッファ回路に於いて、上記Ｐチャネル型
ＭＯ５ＦＥＴのゲート・ソース間の電圧を制御する第１
のゲート電圧制御回路と、上記Ｎチャネル型ＭＯ３ＦＥ
Ｔのゲート・ソース間の電圧を制御する第２のゲート電
圧制御回路とを備え、上記出力端子から出力される信号
を上記第１及び第２のゲート電圧制御回路にフィードバ
ックし、このフィートノく・７り信号に従って上記第１
及び第２のゲート電圧制御回路を動作させることを特徴
とする。

〈ホ）作用 本発明に依れば、フィードバックされる出力信号が接地
レベルから立上っである電圧に達すると第１のゲート電
圧制御回路の動作が停止され、Ｐチャネル型ＭＯＳ　Ｆ
　ＥＴのゲート電圧が接地レベルに引き下げられて出力
信号の立上りが速くなり、出力信号が電源レベルから立
下っである電圧より低くなると第２のゲート電圧制御回
路の動作が停止され、Ｎチャネル型ＭＯＳＦＥＴのゲー
ト電圧が電源レベルまで引き上げられて出力信号の立下
りが速くなる。きらに、第１及び第２のゲート電圧制御
回路は、出力信号のレベルが切換わるときのみ動作する
ため、電流が定常的に流れることがなくなる。

（へ）実施例 本発明の一実施例を図面に従って説明する。

第１図は本発明の一実施例を示す回路図である。本発明
の特徴とするところは、Ｐチャネル型ＭＯＳＦＥＴ（８
）のゲートに設けられた第１のゲート電圧制御回路（１
７）と、Ｎチャネル型ＭＯＳＦＥＴ（９）のゲートに設
けられた第２のゲート電圧制御回路（１８）とに出力信
号をフィードバック許せたことにある。その他第３図と
同一部分には同一符号を付し、説明を省略する。

第１のゲート電圧制御回路（１７）は、Ｐチャネル型Ｍ
Ｏ３ＦＥＴ（８）のゲートと電源間に直列接続されたＰ
チャネル型ＭＯＳＦＥＴＱ１１と２個のＮチャネル型Ｍ
　ＯＳ　Ｆ　Ｅ　ＴＱｔａ　、　Ｑｔｓとから構成され
、各Ｎ−ｆｒネル型Ｍ　ＯＳ　Ｆ　Ｅ　ＴＱｔａ　、　
Ｑｒｓｆ）ゲートはそのドレインに接続され、Ｐチャネ
ル型ＭＯ８Ｆ　Ｅ　Ｔ　Ｑ　ｌｌのゲートは出力端子（
１０）に接続される。一方、第２のゲート！圧制御回路
（１８）は、Ｎチャネル型ＭＯ３ＦＥＴ（９）のゲート
と接地間に直列接続された３個のＮチャネル型ＭＯＳ　
Ｆ　ＥＴＱｌ　４　ｅ　ＱＩ　Ｂ　ｅ　Ｑｌ　ｍから構
成され、Ｎチャネル型ＭＯ８Ｆ　Ｅ　ＴＱｔａ　、　Ｑ
Ｉｉのゲートはそのドレインに接続され、Ｎチャネル型
ＭＯ３ＦＥＴＱ、、のゲートは出力端子（１０〉に接続
される。

第１図に示された回路に於いて、第１のゲート電圧制御
回路（１７）及び第２のゲート電圧制御回路（１８）が
働くために必要な電源電圧ＶＤＤは、ＭＯ８Ｆ　Ｅ　Ｔ
Ｑｌ−、Ｑｒ−あるいは、ＭＯ３ＦＥ’ｒｑ、、ＱＣｓ
の閾値電圧の和ｖＴより高くなければならない。即ち、
電源電圧■。。がｖＴより小諮い場合には、ＭＯ８Ｆ　
Ｅ　ＴＱ＋−、Ｑｓｓ　、０ｒ４−　ＱＣｓがすべてオ
フとなり、インバータ（１１）　、　（１３）の出力、
即ち電源電圧ＶＤＤあるいは接地重圧のいずれかが、そ
のままＰチャネル型ＭＯＳＦＥＴ（８）及びＮチャネル
型ＭＯＳＦＥＴ＜９＞のゲート・ソース間に印加される
。

一方、電源電圧ＶＤＤがｖｌより大きい場合に於いて、
インバータ（１１）の出力がＬ′”レベルとなるとＭ　
ＯＳ　Ｆ　Ｅ　ＴＱＩＩ　、　ＱＩｓ　、　ＱＩｓがオ
ンし、Ｐチャネル型ＭＯ３ＦＥＴ（８）（７）ゲート電
圧はＶａＤ−Ｖｔに引き上げられ、従って、Ｐチャネル
型ＭＯＳＦＥＴ（８）のゲート・ソース間電圧は、ｖｏ
に拘わらず、■？となる。そこで、出力端子（１０）か
らの出力信号がＭＯＳＦＥＴＱ、、の閾値電圧に達する
と、ＭＯＳＦＥＴＱＩｌがオフとなり、Ｐチャネル型Ｍ
Ｏ３ＦＥＴ（８）のゲート電圧が接地レベルまで引き下
げられてＰチャネル型ＭＯ３ＦＥＴ（８）のゲート・ソ
ース間電圧はＶＤＤとなる。

また、インバータ（１３）の出力が“Ｈ”レベルとなる
とＭ　ＯＳ　Ｆ　Ｅ　ＴＱ＋４．０Ｃｓ　、　Ｑｌｌが
オンし、Ｎチャネル型ＭＯＳＦＥＴ＜９）のゲート・ソ
ース間電圧は、ｖａＤＶＴに引き下げられ、従って、Ｎ
チャネル型ＭＯ５ＦＥＴ（９）のゲート・ソース間電圧
はｖＴとなる。そこで、出力端子（１０）からの出力信
号がＭ　ＯＳ　Ｆ　Ｅ　ＴＱ、＠の閾値電圧より低くな
るとＭ　ＯＳ　Ｆ　Ｅ　ＴＱ＋　ａがオフし、Ｎチャネ
ル型ＭＯＳＦＥＴ（９）のゲート電圧が電源レベルとな
ってＮチャネル型ＭＯ５ＦＥＴ（９）のゲート・ソース
間電圧はＶＤＤとなる。

第２図は、Ｐチャネル型ＭＯ３ＦＥＴ（８）のゲート電
圧ｖＰ及びＮ−１ｖネル型ＭＯ３ＦＥＴ（９）のゲート
電圧ｖＮと、出力端子から出力される出力信号の電圧Ｖ
、との経時変化を示す図である。第２図（Ａ）に於いて
、最初Ｖ、は電源電圧ＶＤＤにあり、インバータ（１１
）の出力が“Ｉ、　１ルベルとなるとｖＰがＭＯＳＦＥ
ＴＱ＋ｔ、ＱＩｓ、Ｑｔｓに、Ｊ−っ”’Ｃ決まる電圧
ｖ１だけ下がり、時間ＴＩでＭＯＳＦＥＴＱ、、がオフ
するとｖＰがさらに接地レベルまで引き下げられる。こ
コテ時間Ｔ、は、ＶｎｏトＶｅとの差がＭＯＳＦＥＴＱ
、。

の閾値電圧に等しくなる時間である。このとき、接地レ
ベルにあるＶ、は、■、の降下に遅れてゆっくりと立上
り、■、に達する。この立上りの速さは、■、とＶＤＤ
との差に依って決まり、そのレベルが大きいほど立上り
は速くなる。従って、時間Ｔ。

以後は、従来の回路に於けるＶ’？（破線）よりＶｐが
低くなってｖＰとｖＩ）Ｄとの差が大きくなるため、時
間Ｔ、以後Ｖ、の立上りは従来（破線）より速くなる。

一方、第２図（Ｂ）に於いてｖＮは最初接地レベルにあ
り、インバータ（１３）の出力が′Ｈ”レベルとなると
■、が■７だけ上昇し、時間Ｔ、でＭＯＳＦＥＴＱ。

、がオフすると、ｖＨはさらにｖｏまで引き上げられる
。ココテ時間Ｔ、は、■、がＭＯＳＦＥＴＱ、、（７）
閾値電圧に等しくなる時間である。このとき、ｖＤＤレ
ベルにあるｖｏは、ＶＮの上昇に遅れて立下り、接地レ
ベルとなる。この場合も第２図（Ａ）の場合と同様に、
ｖＮが時間Ｔ、以後で従来のＶ’Ｎ（破線）より高くな
り、■、の立下りが従来（破線）より速くなる。

（ト）発明の効果 本発明に依れば、出力信号を第１のゲート電圧制御回路
及び第２のゲートを圧制御回路にフィードバックさせ、
このフィードバック信号に従って第１及び第２の制御回
路を駆動することにより、出力信号の立上り及び立下り
を速くすることができ、回路の動作速度が速くなる。さ
らに、定常的に流れる電流がなくなり、消費電力を低減
することができる。

【図面の簡単な説明】

第１図及び第２図は本発明の一実施例を示し、第１図は
回路図、第２図（Ａ）及び（Ｂ）はＭＯＳＦＥＴのゲー
ト電圧及び出力信号の電圧の経時変化を示す図である。 第３図及び第４図は従来例を示す回路図である。 （１）（８）・・・Ｐチャネル型ＭＯ３ＦＥＴ、　　（
２）（９）・・・Ｎチャネル型ＭＯ３ＦＥＴ、　　（３
）（４）（１１）（１３）・・・インバータ、　　（５
）（１２）・・・ＮＯＲゲート、　　（６）（１４）・
・・ＮＡＮＤゲート、　（１７）・・・第１のゲート電
圧制御回路、　（１８）・・・第２のゲート電圧制御回
路。

Claims (2)

【特許請求の範囲】
1. （１）Ｐチャネル型のＭＯＳＦＥＴとＮチャネル型のＭ
   ＯＳＦＥＴとが直列接続され、その接続点が出力端子に
   接続される出力バッファ回路に於いて、上記Ｐチャネル
   型ＭＯＳＦＥＴのゲート・ソース間の電圧を制御する第
   １のゲート電圧制御回路と、上記Ｎチャネル型ＭＯＳＦ
   ＥＴのゲート・ソース間の電圧を制御する第２のゲート
   電圧制御回路とを備え、上記出力端子から出力される信
   号を上記第１及び第２のゲート電圧制御回路にフィード
   バックし、このフィードバック信号に従って上記第１及
   び第２のゲート電圧制御回路を動作させることを特徴と
   する出力バッファ回路。
2. （２）ソースが電源に接続され上記第１のゲート電圧制
   御回路を構成するＰチャネル型ＭＯＳＦＥＴと、ソース
   が接地され上記第２のゲート電圧制御回路を構成するＮ
   チャネル型ＭＯＳＦＥＴとの夫々のゲートを上記出力端
   子からのフィードバック信号によって駆動するように構
   成したことを特徴とする請求項第１項記載の出力バッフ
   ァ回路。