JPH02254816A - 貫通電流防止型出力回路 - Google Patents
貫通電流防止型出力回路Info
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- JPH02254816A JPH02254816A JP1077002A JP7700289A JPH02254816A JP H02254816 A JPH02254816 A JP H02254816A JP 1077002 A JP1077002 A JP 1077002A JP 7700289 A JP7700289 A JP 7700289A JP H02254816 A JPH02254816 A JP H02254816A
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- MZAGXDHQGXUDDX-JSRXJHBZSA-N (e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/C(N)=O MZAGXDHQGXUDDX-JSRXJHBZSA-N 0.000 description 17
- 230000000644 propagated effect Effects 0.000 description 7
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- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は貫通電流防止型出力回路に関し、特に相補型Ｍ
Ｏ３集積回路における貫通電流防止型出力回路に関する
。
Ｏ３集積回路における貫通電流防止型出力回路に関する
。
従来、かかる相補ＭＯ３集積回路における貫通電流防止
型出力回路は一組の遅延回路を用いて形成されている。
型出力回路は一組の遅延回路を用いて形成されている。
第２図はかかる従来の一例を示す貫通電流防止型出力回
路図である。
路図である。
第２図に示すように、従来の出力回路は入力端子１に接
続されＮＡＮＤ回路（以下、ＮＡＮＤと称す）２および
ＮＯＲ回路（以下、ＮＯＲと称す）３と、ＮＡＮＤ２．
ＮＯＲ３からなる論理回路に接続され０ＭＯ３を形成す
るＰチャネルＦＥＴ４およびＮチャネルＦＥＴ５と、入
力端子１とＮＡＮＤ２．ＮＯＲ３との間に接続されたイ
ンバータ８，９からなる遅延回路７とを有し、前記ＣＭ
Ｏ３の接続点を出力端子６に接続して構成されている。
続されＮＡＮＤ回路（以下、ＮＡＮＤと称す）２および
ＮＯＲ回路（以下、ＮＯＲと称す）３と、ＮＡＮＤ２．
ＮＯＲ３からなる論理回路に接続され０ＭＯ３を形成す
るＰチャネルＦＥＴ４およびＮチャネルＦＥＴ５と、入
力端子１とＮＡＮＤ２．ＮＯＲ３との間に接続されたイ
ンバータ８，９からなる遅延回路７とを有し、前記ＣＭ
Ｏ３の接続点を出力端子６に接続して構成されている。
すなわち、ＮＡＮＤ２．ＮＯＲ３には入力端子１からの
入力信号及び入力端子１の入力信号を遅迂回路７で遅ら
せた信号が各々入力される。このＮＡＮＤ２の出力はＰ
チャネルＦＥＴ４のゲートに入力し、まｆＳＮ ＯＲ３
の出力はＮチャネルＦＥＴ５のゲートに入力する。この
ＰチャネルＦＥＴ４はソースが電源Ｖｃｃに且つドレイ
ンが出力端６に接続され、一方ＮチャネルＦＥＴ５はソ
ースがＧＮＤに且つドレインが出力端子６に接続される
。
入力信号及び入力端子１の入力信号を遅迂回路７で遅ら
せた信号が各々入力される。このＮＡＮＤ２の出力はＰ
チャネルＦＥＴ４のゲートに入力し、まｆＳＮ ＯＲ３
の出力はＮチャネルＦＥＴ５のゲートに入力する。この
ＰチャネルＦＥＴ４はソースが電源Ｖｃｃに且つドレイ
ンが出力端６に接続され、一方ＮチャネルＦＥＴ５はソ
ースがＧＮＤに且つドレインが出力端子６に接続される
。
かかる出力回路において、まず入力端子１の入力信号が
“０゛′から１′′に変化すると、ＮＯＲ３の出力が“
１”から゛°０パに変化するので、ＮチャネルＦＥＴ５
は導通状態から非導通状邪に変化する。この時、ＮＡＮ
Ｄ２の一方の入力は入力端子１から入力信号を受は取っ
て０″からＩＩ Ｉ ＩＩに変化し、また他方の入力は
遅延回路７を介するため′Ｏ′°が入った状態にあるの
で、ＮＡＮＤ２の出力゛″１゛′のまま変化しない。従
って、ＰチャネルＦＥＴ４は非導通状態のままであり、
出力端子６は高インピーダンス状態となる。
“０゛′から１′′に変化すると、ＮＯＲ３の出力が“
１”から゛°０パに変化するので、ＮチャネルＦＥＴ５
は導通状態から非導通状邪に変化する。この時、ＮＡＮ
Ｄ２の一方の入力は入力端子１から入力信号を受は取っ
て０″からＩＩ Ｉ ＩＩに変化し、また他方の入力は
遅延回路７を介するため′Ｏ′°が入った状態にあるの
で、ＮＡＮＤ２の出力゛″１゛′のまま変化しない。従
って、ＰチャネルＦＥＴ４は非導通状態のままであり、
出力端子６は高インピーダンス状態となる。
その後、遅延回路７を通って入力端子１の入力信号“１
′°がＮＡＮＤ２．ＮＯＲ３の入力に伝搬される。これ
により、ＮＡＮＤ２の入力は双方とも１′°となるので
、ＮＡＮＤ２の出力は０″に変化する。一方、ＮＯＲ３
の出力は°０°′の状態のままである。従って、Ｐチャ
ネルＦＥＴ４は非導通状態から導通状態に変化し、出力
端子６に電源から電流を供給するので、出力端子６には
“１ ”が出力される。
′°がＮＡＮＤ２．ＮＯＲ３の入力に伝搬される。これ
により、ＮＡＮＤ２の入力は双方とも１′°となるので
、ＮＡＮＤ２の出力は０″に変化する。一方、ＮＯＲ３
の出力は°０°′の状態のままである。従って、Ｐチャ
ネルＦＥＴ４は非導通状態から導通状態に変化し、出力
端子６に電源から電流を供給するので、出力端子６には
“１ ”が出力される。
次に、入力端子１の入力信号が“°１′°から“０゛′
に変化すると、ＮＡＮＤ２の出力が０から１に変化する
ので、ＰチャネルＦＥＴ４は導通状態から非導通状態に
変化する。この時、ＮＯＲ３の一方の入力は入力端子１
からの入力信号を受は取って“１°゛から“０”に変化
するが、他方の入力は遅延回路７を介するため１″が入
った状態であるので、ＮＯＲ３の出力は“Ｏ”のまま変
化しない。
に変化すると、ＮＡＮＤ２の出力が０から１に変化する
ので、ＰチャネルＦＥＴ４は導通状態から非導通状態に
変化する。この時、ＮＯＲ３の一方の入力は入力端子１
からの入力信号を受は取って“１°゛から“０”に変化
するが、他方の入力は遅延回路７を介するため１″が入
った状態であるので、ＮＯＲ３の出力は“Ｏ”のまま変
化しない。
従って、ＮチャネルＦＥＴ５は非導通状態のままであり
、出力端子６は高インピーダンス状態となる。
、出力端子６は高インピーダンス状態となる。
その後、遅延回路７を通って入力端子１の“０”がＮＡ
ＮＤ２．ＮＯＲ３の入力に伝搬される。これにより、Ｎ
ＯＲ３の入力はすべて“°０”となりＮＯＲ３の出力は
１゛°に変化するが、ＮＡＮＤ２の出力は１”の状態の
ままである。従って、ＮチャネルＦＥＴ５は非導通状態
から導通状態に変化し、出力端子６からＧＮＤに電流を
流すので、出力端子６にはｒｔ Ｏｎが出力される。
ＮＤ２．ＮＯＲ３の入力に伝搬される。これにより、Ｎ
ＯＲ３の入力はすべて“°０”となりＮＯＲ３の出力は
１゛°に変化するが、ＮＡＮＤ２の出力は１”の状態の
ままである。従って、ＮチャネルＦＥＴ５は非導通状態
から導通状態に変化し、出力端子６からＧＮＤに電流を
流すので、出力端子６にはｒｔ Ｏｎが出力される。
以上の説明より、出力端子６における出力レベルが変化
する場合は、あらかじめ遅延回路７で定められた一定時
間だけ高インピーダンス状態にした後に出力されるため
、ＰチャネルＦＥＴ４とＮチャネルＦＥＴ５とが同時に
導通状態とはならない。すなわち、ＰチャネルＦＥＴ４
のソースからＮチャネルＦＥＴ５のソースに向かって流
れる貫通電流を防止するような出力回路を貫通電流防止
型の出力回路と称している。
する場合は、あらかじめ遅延回路７で定められた一定時
間だけ高インピーダンス状態にした後に出力されるため
、ＰチャネルＦＥＴ４とＮチャネルＦＥＴ５とが同時に
導通状態とはならない。すなわち、ＰチャネルＦＥＴ４
のソースからＮチャネルＦＥＴ５のソースに向かって流
れる貫通電流を防止するような出力回路を貫通電流防止
型の出力回路と称している。
上述した従来の貫通電流防止型出力回路は、容量性負荷
を駆動する場合、出力段のＰチャネルＦＥＴ４とＮチャ
ネルＦＥＴ５の電流駆動能力が大きい程、出力端子６の
出力波形の立上りおよび立下り時間が早くなる。このた
め、ＰチャネルＦＥＴ４とＮチャネルＦＥＴ５のゲート
幅を大きくして出力波形の急峻な立上りおよび立下りを
得ている。
を駆動する場合、出力段のＰチャネルＦＥＴ４とＮチャ
ネルＦＥＴ５の電流駆動能力が大きい程、出力端子６の
出力波形の立上りおよび立下り時間が早くなる。このた
め、ＰチャネルＦＥＴ４とＮチャネルＦＥＴ５のゲート
幅を大きくして出力波形の急峻な立上りおよび立下りを
得ている。
しかしながら、大電流で容量性負荷を駆動して急峻な立
上りおよび立下り特性を得る場合、出力端子６の出力波
形の立上り部分や立下り部分にリンギングを生ずる。特
に、この種の出力回路を多数使用する半導体集積回路に
おいて、同時に多数の出力回路の出力レベルが変化する
と、出力波形の立上り部分や立下り部分の各リンキング
が重畳されてしまう。すなわち、従来の出力回路におい
ては、かかるリンギングの重畳が電源およびＧＮＤライ
ンに伝搬され、全体の回路を誤動作させるという欠点が
ある。
上りおよび立下り特性を得る場合、出力端子６の出力波
形の立上り部分や立下り部分にリンギングを生ずる。特
に、この種の出力回路を多数使用する半導体集積回路に
おいて、同時に多数の出力回路の出力レベルが変化する
と、出力波形の立上り部分や立下り部分の各リンキング
が重畳されてしまう。すなわち、従来の出力回路におい
ては、かかるリンギングの重畳が電源およびＧＮＤライ
ンに伝搬され、全体の回路を誤動作させるという欠点が
ある。
本発明の目的は、かかるリンギングを小さくし、もって
集積回路全体の誤動作を防止することのできる貫通電流
防止型出力回路を提供することにある。
集積回路全体の誤動作を防止することのできる貫通電流
防止型出力回路を提供することにある。
本発明の貫通電流防止型出力回路は、入力端子に接続し
た遅延回路と、前記入力端子及び遅延回路に接続した論
理回路と、前記論理回路の出力により駆動される相補Ｍ
ｏＳトランジスタとを有し、前記相補ＭＯ８トランジス
タの接続点を出力端子に接続した貫通電流防止型出力回
路において、前記遅延回路、論理回路および相補ＭＯＳ
トランジスタをそれぞれ二組設け、入出力端子を共通に
し且つこれら二組の遅延回路の遅延時間を異ならせて構
成される。
た遅延回路と、前記入力端子及び遅延回路に接続した論
理回路と、前記論理回路の出力により駆動される相補Ｍ
ｏＳトランジスタとを有し、前記相補ＭＯ８トランジス
タの接続点を出力端子に接続した貫通電流防止型出力回
路において、前記遅延回路、論理回路および相補ＭＯＳ
トランジスタをそれぞれ二組設け、入出力端子を共通に
し且つこれら二組の遅延回路の遅延時間を異ならせて構
成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明は一実施例を示す貫通電流防止型出力回
路図である。
路図である。
第１図に示すように、本実施例の貫通電流防止型出力回
路は前述した従来の出力回路を二組設け、それぞれの入
力端子１および出力端子６を共通にするとともに、それ
ぞれの遅延回路７および１４における遅延時間を異なら
せたことおよびＰチャネルＦＥＴ４，１２とＮチャネル
ＦＥＴ５゜１３とは、それぞれ第２図で説明したＰチャ
ネルＦＥＴ４．ＮチャネルＦＥＴ５に比べてゲート幅を
半分にしたことにある。すなわち、本実施例の出力回路
は入力端子１に接続されるＮＡＮＤ２および１０と、Ｎ
ＯＲ３および１１と、インバータ８．９からなる第一の
遅延回路７およびインバータ１５〜１８からなり遅延時
間が異なる第二の遅延回！＠１４と、それぞれ０ＭＯ３
を形成するための従来例と比べてゲート幅を半分にした
ＰチャネルＦＥＴ４およびＮチャネルＦＥＴ５並びにゲ
ート幅が半分のＰチャネルＦＥＴ１２およびＮチャネル
ＦＥＴ１Ｂとから構成される。尚、端子あるいは回路１
〜７については、ＦＥＴのゲート幅を除き前述した従来
例と同様であるので説明を省略する。
路は前述した従来の出力回路を二組設け、それぞれの入
力端子１および出力端子６を共通にするとともに、それ
ぞれの遅延回路７および１４における遅延時間を異なら
せたことおよびＰチャネルＦＥＴ４，１２とＮチャネル
ＦＥＴ５゜１３とは、それぞれ第２図で説明したＰチャ
ネルＦＥＴ４．ＮチャネルＦＥＴ５に比べてゲート幅を
半分にしたことにある。すなわち、本実施例の出力回路
は入力端子１に接続されるＮＡＮＤ２および１０と、Ｎ
ＯＲ３および１１と、インバータ８．９からなる第一の
遅延回路７およびインバータ１５〜１８からなり遅延時
間が異なる第二の遅延回！＠１４と、それぞれ０ＭＯ３
を形成するための従来例と比べてゲート幅を半分にした
ＰチャネルＦＥＴ４およびＮチャネルＦＥＴ５並びにゲ
ート幅が半分のＰチャネルＦＥＴ１２およびＮチャネル
ＦＥＴ１Ｂとから構成される。尚、端子あるいは回路１
〜７については、ＦＥＴのゲート幅を除き前述した従来
例と同様であるので説明を省略する。
前述した従来例と同様に、ＮＡＮＤＩＯ，Ｎ０Ｒ１１に
は入力端子１からの入力端子及び入力端子１の入力信号
を第二の遅延回路１４で遅らせた信号が各々入力される
にのＮＡＮＤｌ ０の出力はＰチャネルＦＥＴＩ ２の
ゲートに入力され、Ｎ０ＲＩＩの出力はＮチャネルＦＥ
Ｔ１３のゲートに入力される。かかるＰチャネルＦＥＴ
１２はソースが電源ＶＣＣに且つドレインが出力端子６
に接続され、またＮチャネルＦＥＴ１３はソースがＧＮ
Ｄに且つドレインが出力端子６に接続される。
は入力端子１からの入力端子及び入力端子１の入力信号
を第二の遅延回路１４で遅らせた信号が各々入力される
にのＮＡＮＤｌ ０の出力はＰチャネルＦＥＴＩ ２の
ゲートに入力され、Ｎ０ＲＩＩの出力はＮチャネルＦＥ
Ｔ１３のゲートに入力される。かかるＰチャネルＦＥＴ
１２はソースが電源ＶＣＣに且つドレインが出力端子６
に接続され、またＮチャネルＦＥＴ１３はソースがＧＮ
Ｄに且つドレインが出力端子６に接続される。
要するに、第１図に示す出力回路の構成は、第２区で説
明した従来例の出力回路を二つ用意して各々の入出力端
子を共通に接続するとともに、各々の遅延回路７，１４
の遅延時間を異なるようにしたものである。
明した従来例の出力回路を二つ用意して各々の入出力端
子を共通に接続するとともに、各々の遅延回路７，１４
の遅延時間を異なるようにしたものである。
以下、かかる出、力回路の動作について説明する。
まず、入力端子１の入力信号が“０パから１′。
に変化すると、ＮＯＲ３，１１の出力が°１″がら°゛
Ｏ″に変化するので、ＮチャネルＦＥＴ５゜１１が導通
状態から非導通状態に変化する。この時、ＮＡＮＤ２．
１０の各々一方の入力は入力端子１からの入力信号を受
は取って“０″から“′１”に変化し、また各々他方の
入力はそれぞれ遅延回路７．１４を介しているため“Ｏ
１１が入った状態である。従って、ＮＡＮＤ２．１０の
出力は“１″のまま変化せず、ＰチャネルＦＥＴ４゜１
２は共に非導通状態であるので、出力端子６は高インピ
ーダンス状態となる。
Ｏ″に変化するので、ＮチャネルＦＥＴ５゜１１が導通
状態から非導通状態に変化する。この時、ＮＡＮＤ２．
１０の各々一方の入力は入力端子１からの入力信号を受
は取って“０″から“′１”に変化し、また各々他方の
入力はそれぞれ遅延回路７．１４を介しているため“Ｏ
１１が入った状態である。従って、ＮＡＮＤ２．１０の
出力は“１″のまま変化せず、ＰチャネルＦＥＴ４゜１
２は共に非導通状態であるので、出力端子６は高インピ
ーダンス状態となる。
その後、インバータ８．９からなる遅延時間の短かい第
一の遅延回路７を通って入力端子１の入力信号” １
”がＮＡＮＤ２．ＮＯＲ３の−っの入力に伝撤されると
、ＮＡＮＤ２．ＮＯＲ３の入力はすべて１′°となるの
で、ＮＡＮＤ２の出方は°′０°′に変化し、ＮＯＲ３
の出カバ” ｏ ” ノ状ｕのままである。従って、Ｐ
チャネルＦＥＴ４は非導通状態から導通状態に変化する
ので、出力端子ャネルＦＥＴ４のゲート幅は、第２図で
説明した従来例のＰチャネルＦＥＴ４の半分に設定しで
あるので、電源Ｖｃｃがら出力端子６に流れ出る電流も
半分となり、出力波形の立上りに生ずるリンギングが従
来例に比べて半分に抑制される。
一の遅延回路７を通って入力端子１の入力信号” １
”がＮＡＮＤ２．ＮＯＲ３の−っの入力に伝撤されると
、ＮＡＮＤ２．ＮＯＲ３の入力はすべて１′°となるの
で、ＮＡＮＤ２の出方は°′０°′に変化し、ＮＯＲ３
の出カバ” ｏ ” ノ状ｕのままである。従って、Ｐ
チャネルＦＥＴ４は非導通状態から導通状態に変化する
ので、出力端子ャネルＦＥＴ４のゲート幅は、第２図で
説明した従来例のＰチャネルＦＥＴ４の半分に設定しで
あるので、電源Ｖｃｃがら出力端子６に流れ出る電流も
半分となり、出力波形の立上りに生ずるリンギングが従
来例に比べて半分に抑制される。
さらにその後、遅延時間の長い第二の遅延回路１４を通
って入力端子１からの信号゛ｌ”がＮＡＮＤＩＯ，Ｎ０
ＲＩＩの他方の入力に伝搬される。これにより、ＮＡＮ
Ｄ １０．Ｎ０ＲＩ １の入力はすべて１′″となるの
で、ＮＡＮＤ １０の出力は′″０′°に変化し、また
Ｎ０ＲＩ １の出力は“０″の状態のままである。従っ
て、ＰチャネルＦＥＴ１２は非導通状態から導通状態に
変化して出力端子６に電源ＶＣＣからの電流を供給する
。
って入力端子１からの信号゛ｌ”がＮＡＮＤＩＯ，Ｎ０
ＲＩＩの他方の入力に伝搬される。これにより、ＮＡＮ
Ｄ １０．Ｎ０ＲＩ １の入力はすべて１′″となるの
で、ＮＡＮＤ １０の出力は′″０′°に変化し、また
Ｎ０ＲＩ １の出力は“０″の状態のままである。従っ
て、ＰチャネルＦＥＴ１２は非導通状態から導通状態に
変化して出力端子６に電源ＶＣＣからの電流を供給する
。
尚、前述したように、ＰチャネルＦＥＴ１２のゲート幅
も第２図に示す従来例のＰチャネルＦＥＴ４の半分に設
定しであるので、出力端子６に流れ出る電流も半分とな
り、出力波形の立上がりに生ずるリンギングが従来例に
比べて半分に抑制される。
も第２図に示す従来例のＰチャネルＦＥＴ４の半分に設
定しであるので、出力端子６に流れ出る電流も半分とな
り、出力波形の立上がりに生ずるリンギングが従来例に
比べて半分に抑制される。
また、ＰチャネルＦＥＴ１２が導通状態になる時点では
、第一の遅延回路７による遅延時間から第二の遅延回路
１４による遅延時間までの期間が経過しているので、Ｐ
チャネルＦＥＴ４が導通状態になる時に発生したリンギ
ングは収束しており、しかもＰチャネルＦＥＴ１２が導
通状態になる時に発生したリンギングと重畳しても第２
図に示す従来例におけるＰチャネルＦＥＴ４が導通状態
になったときに発生するリンギングに比べて極めて小さ
い。
、第一の遅延回路７による遅延時間から第二の遅延回路
１４による遅延時間までの期間が経過しているので、Ｐ
チャネルＦＥＴ４が導通状態になる時に発生したリンギ
ングは収束しており、しかもＰチャネルＦＥＴ１２が導
通状態になる時に発生したリンギングと重畳しても第２
図に示す従来例におけるＰチャネルＦＥＴ４が導通状態
になったときに発生するリンギングに比べて極めて小さ
い。
次に、入力端子１への入力信号が１′°から“°０″に
変化すると、ＮＡＮＤ２．１０の出力が“０″から１“
′に変化するので、ＰチャネルＦＥＴ４，１２は導通状
態から非導通状態に変化する。この時、ＮＯＲ３，１１
の各々一方の入力は入力端子１から入力信号を受は取っ
て“１′″から°“０パに変化し、また各々他方の入力
は第一の遅延回路７、第二の遅延回路１４を介して供給
されるため１”が入った状態である。従って、ＮＯＲ３
，１１の出力は“０”のまま変化しないので、Ｎチャネ
ルＦＥＴ５，１３は非導通状態のままであり、したがっ
て出力端子６は高インピーダンス状態となる。
変化すると、ＮＡＮＤ２．１０の出力が“０″から１“
′に変化するので、ＰチャネルＦＥＴ４，１２は導通状
態から非導通状態に変化する。この時、ＮＯＲ３，１１
の各々一方の入力は入力端子１から入力信号を受は取っ
て“１′″から°“０パに変化し、また各々他方の入力
は第一の遅延回路７、第二の遅延回路１４を介して供給
されるため１”が入った状態である。従って、ＮＯＲ３
，１１の出力は“０”のまま変化しないので、Ｎチャネ
ルＦＥＴ５，１３は非導通状態のままであり、したがっ
て出力端子６は高インピーダンス状態となる。
その後、遅延時間の短かい第一の遅延回路７を通って入
力端子１からの入力信号“０”がＮＡＮＤ２．ＮＯＲ３
の一つの入力に伝搬されるので、ＮＡＮＤ２．ＮＯＲ３
の入力はすべて０”となり、ＮＯＲ３の出力は“１″′
に変化するがＮＡＮＤ２の出力は°１″の状態のままで
ある。従って、ＮチャネルＦＥＴ５は非導通状態から導
通状態に変化するので、出力端子６からＧＮＤに電流が
流れ出力端子６には°“０゛′が出力される。但し、前
述したように、ＮチャネルＦＥＴ５のゲート幅は第２図
に示す従来例のＮチャネルＦＥＴ５の半分に設定しであ
るので、出力端子６がらＧＮＤに流れる電流も半分とな
り、出力波形の立下がりに生ずるリンギングが従来例に
比べても半分に抑制される。
力端子１からの入力信号“０”がＮＡＮＤ２．ＮＯＲ３
の一つの入力に伝搬されるので、ＮＡＮＤ２．ＮＯＲ３
の入力はすべて０”となり、ＮＯＲ３の出力は“１″′
に変化するがＮＡＮＤ２の出力は°１″の状態のままで
ある。従って、ＮチャネルＦＥＴ５は非導通状態から導
通状態に変化するので、出力端子６からＧＮＤに電流が
流れ出力端子６には°“０゛′が出力される。但し、前
述したように、ＮチャネルＦＥＴ５のゲート幅は第２図
に示す従来例のＮチャネルＦＥＴ５の半分に設定しであ
るので、出力端子６がらＧＮＤに流れる電流も半分とな
り、出力波形の立下がりに生ずるリンギングが従来例に
比べても半分に抑制される。
さらに、その後遅延時間の長い第二の遅延回路１４を通
って入力端子１からの信号“０°゛がＮＡＮＤＩＯ，Ｎ
０ＲＩＩの他方の入力に伝搬されるので、ＮＡＮＤ １
０．Ｎ０ＲＩ １の入力はすべて“Ｏ”となる。従って
、Ｎ０ＲＩＩの出力は′１″′に変化するが、ＮＡＮＤ
ＩＯの出力はＩＩ Ｉ ＩＩの状態のままである。従っ
て、ＮチャネルＦＥＴ１３は非導通状態から導通状態に
変化して出力端子６からＧＮＤに電流を流す。但し、前
述したように、ＮチャネルＦＥＴ １３のゲート幅は、
第２図に示す従来例のＮチャネルＦＥＴ５の半分に設定
しであるので、出力端子６からＧＮＤに流れる電流も半
分となり、出力波形の立下がりに生ずるリンギングが従
来例に比べて半分に抑制される。
って入力端子１からの信号“０°゛がＮＡＮＤＩＯ，Ｎ
０ＲＩＩの他方の入力に伝搬されるので、ＮＡＮＤ １
０．Ｎ０ＲＩ １の入力はすべて“Ｏ”となる。従って
、Ｎ０ＲＩＩの出力は′１″′に変化するが、ＮＡＮＤ
ＩＯの出力はＩＩ Ｉ ＩＩの状態のままである。従っ
て、ＮチャネルＦＥＴ１３は非導通状態から導通状態に
変化して出力端子６からＧＮＤに電流を流す。但し、前
述したように、ＮチャネルＦＥＴ １３のゲート幅は、
第２図に示す従来例のＮチャネルＦＥＴ５の半分に設定
しであるので、出力端子６からＧＮＤに流れる電流も半
分となり、出力波形の立下がりに生ずるリンギングが従
来例に比べて半分に抑制される。
また、ＮチャネルＦＥＴ１３が導通になる時点では、第
一の遅延回路７による遅延時間から第二の遅延回路１４
による遅延時間までの期間が経過しているので、Ｎチャ
ネルＦＥＴ５が導通状態になる時に発生したリンギング
は収束しており、しかもＮチャネルＦＥＴ１３が導通状
態になる時に発生したリンギングと重畳しても第２図に
示す従来例におけるＮチャネルＦＥＴ５が導通状態にな
ったときに発生するリンギングに比べて極めて小さい。
一の遅延回路７による遅延時間から第二の遅延回路１４
による遅延時間までの期間が経過しているので、Ｎチャ
ネルＦＥＴ５が導通状態になる時に発生したリンギング
は収束しており、しかもＮチャネルＦＥＴ１３が導通状
態になる時に発生したリンギングと重畳しても第２図に
示す従来例におけるＮチャネルＦＥＴ５が導通状態にな
ったときに発生するリンギングに比べて極めて小さい。
以上のことから明らかなように、本実施例においては、
出力回路を多数使用する半導体集積回路において、出力
回路−個当たりのリンギングが従来例に比べて小さくな
るので、同時に多数の出力回路で発生し且つ重畳されて
電源、ＧＮＤラインに伝搬されるリンギングも小さくな
り、全体の回路の誤動作を防止することになる。
出力回路を多数使用する半導体集積回路において、出力
回路−個当たりのリンギングが従来例に比べて小さくな
るので、同時に多数の出力回路で発生し且つ重畳されて
電源、ＧＮＤラインに伝搬されるリンギングも小さくな
り、全体の回路の誤動作を防止することになる。
また、本実施例では、各々遅延時間の異なる遅延回路を
用いた二組の貫通電流防止型出力回路の入力端及び出力
端を各々共通に接続しているが、これに限ることはなく
、半導体集積回路上の素子数の制限や、ＡＣ特性での出
力端子の出力波形の立上り及び立下り時間等の制限の範
囲内で、より多数の貫通電流防止型の出力回路を用意し
遅延回路の遅延時間を各々変え且つ入力端子及び出力端
子を各々共通に接続することにより、リンギングを小さ
くすることができる。
用いた二組の貫通電流防止型出力回路の入力端及び出力
端を各々共通に接続しているが、これに限ることはなく
、半導体集積回路上の素子数の制限や、ＡＣ特性での出
力端子の出力波形の立上り及び立下り時間等の制限の範
囲内で、より多数の貫通電流防止型の出力回路を用意し
遅延回路の遅延時間を各々変え且つ入力端子及び出力端
子を各々共通に接続することにより、リンギングを小さ
くすることができる。
以上説明したように、本発明の貫通電流防止型出力回路
は、入力端子に接続された遅延時間の異なる二組の遅延
回路と、二組の論理回路およびＣＭＯＳトランジスタを
設け、入出力端子を共通にすることにより、貫通電流防
止期間を任意に設定して制御することができるので、出
力波形に生ずるリンギングを小さくすることができる。
は、入力端子に接続された遅延時間の異なる二組の遅延
回路と、二組の論理回路およびＣＭＯＳトランジスタを
設け、入出力端子を共通にすることにより、貫通電流防
止期間を任意に設定して制御することができるので、出
力波形に生ずるリンギングを小さくすることができる。
従って、かかる出力回路を多数使用する半導体集積回路
において、同時に多数の出力回路の出力レベルが変化す
る場合にも、出力端子から電源およびＧＮＤラインに重
畳されて伝搬するリンギングを抑制できるので、全体の
回路の誤動作を防止することができるという効果がある
。
において、同時に多数の出力回路の出力レベルが変化す
る場合にも、出力端子から電源およびＧＮＤラインに重
畳されて伝搬するリンギングを抑制できるので、全体の
回路の誤動作を防止することができるという効果がある
。
第１図は本発明の一実施例を示す貫通電流防止型出力回
路図、第２図は従来の一例を示す貫通電流防止型出力回
路図である。 １・・・入力端子、２，１０・・・ＮＡＮＤ回路、３゜
１１・ＮＯＲ回路、４．１２−ＰチャネルＦ Ｅ Ｔ、
５．１３・・・ＮチャネルＦＥＴ、６・・・出力端子、
７．１４・・・遅延回路、８，９．１５〜１８・・・イ
ンンバータ。
路図、第２図は従来の一例を示す貫通電流防止型出力回
路図である。 １・・・入力端子、２，１０・・・ＮＡＮＤ回路、３゜
１１・ＮＯＲ回路、４．１２−ＰチャネルＦ Ｅ Ｔ、
５．１３・・・ＮチャネルＦＥＴ、６・・・出力端子、
７．１４・・・遅延回路、８，９．１５〜１８・・・イ
ンンバータ。
Claims (1)
- 入力端子に接続した遅延回路と、前記入力端子及び遅延
回路に接続した論理回路と、前記論理回路の出力により
駆動される相補ＭＯＳトランジスタとを有し、前記相補
ＭＯＳトランジスタの接続点を出力端子に接続した貫通
電流防止型出力回路において、前記遅延回路、論理回路
および相補ＭＯＳトランジスタをそれぞれ二組設け、入
出力端子を共通にし且つこれら二組の遅延回路の遅延時
間を異ならせたことを特徴とする貫通電流防止型出力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1077002A JPH02254816A (ja) | 1989-03-28 | 1989-03-28 | 貫通電流防止型出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1077002A JPH02254816A (ja) | 1989-03-28 | 1989-03-28 | 貫通電流防止型出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02254816A true JPH02254816A (ja) | 1990-10-15 |
Family
ID=13621566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1077002A Pending JPH02254816A (ja) | 1989-03-28 | 1989-03-28 | 貫通電流防止型出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02254816A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07283765A (ja) * | 1994-04-04 | 1995-10-27 | Aioi Syst:Kk | 二線式送受電通信方法及び装置 |
| DE10223760B4 (de) * | 2001-06-28 | 2009-04-09 | Mitsubishi Denki K.K. | Integrierte Halbleiterschaltung |
-
1989
- 1989-03-28 JP JP1077002A patent/JPH02254816A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07283765A (ja) * | 1994-04-04 | 1995-10-27 | Aioi Syst:Kk | 二線式送受電通信方法及び装置 |
| DE10223760B4 (de) * | 2001-06-28 | 2009-04-09 | Mitsubishi Denki K.K. | Integrierte Halbleiterschaltung |
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