JPS63284925A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPS63284925A JPS63284925A JP62119701A JP11970187A JPS63284925A JP S63284925 A JPS63284925 A JP S63284925A JP 62119701 A JP62119701 A JP 62119701A JP 11970187 A JP11970187 A JP 11970187A JP S63284925 A JPS63284925 A JP S63284925A
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- 238000010586 diagram Methods 0.000 description 9
- 230000007423 decrease Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 241001494479 Pecora Species 0.000 description 1
- 235000006629 Prosopis spicigera Nutrition 0.000 description 1
- 240000000037 Prosopis spicigera Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Physics & Mathematics (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
不発明は半導体集積回路に関し、特に出力バッ７ア回路
に関する。
に関する。
従来、この種の相補形ＭＯ８集積回路における出力バッ
ファ回路の最終段は第５図に示す様に、電源と接地点と
の間にＰチャネルお裏びＮチャネルＭＯ８トランジスタ
Ｑ５１．Ｑ５２が直列挿入さｎ１前記トランジスタＱ５
１．Ｑ５２のゲートが共通接続されて入力端子Ｉ５１に
接続さｎ％前記トランジスタＱ５１．Ｑ５２のドレイン
接続点が出力点０５１に接続さｎてＭ５５Ｃされる。
ファ回路の最終段は第５図に示す様に、電源と接地点と
の間にＰチャネルお裏びＮチャネルＭＯ８トランジスタ
Ｑ５１．Ｑ５２が直列挿入さｎ１前記トランジスタＱ５
１．Ｑ５２のゲートが共通接続されて入力端子Ｉ５１に
接続さｎ％前記トランジスタＱ５１．Ｑ５２のドレイン
接続点が出力点０５１に接続さｎてＭ５５Ｃされる。
上述した従来の出力バッファ回路は％電源と接地点との
間にＰチャネルＭＯ８）ランジスメトＮチャネルＭＯ８
トランジスタが直列挿入さｎているので、入力信号がロ
ウレベルからハイレペルヘ変化するとき、または入力信
号がハイレベルからロウレベルへ変化するときは、上記
Ｐチャネルランジスメのチャネル抵抗またはＮチャネル
ＭＯＳトランジスタのチャネル抵抗で決まる大きな値の
貫通電流が流れる。この貫通′１−１ｆ流によって電源
電圧および接地点電圧が変動し、同時に動作する出力バ
ッファ数の制限、を源供給線の補強が必要となるという
欠点がある。
間にＰチャネルＭＯ８）ランジスメトＮチャネルＭＯ８
トランジスタが直列挿入さｎているので、入力信号がロ
ウレベルからハイレペルヘ変化するとき、または入力信
号がハイレベルからロウレベルへ変化するときは、上記
Ｐチャネルランジスメのチャネル抵抗またはＮチャネル
ＭＯＳトランジスタのチャネル抵抗で決まる大きな値の
貫通電流が流れる。この貫通′１−１ｆ流によって電源
電圧および接地点電圧が変動し、同時に動作する出力バ
ッファ数の制限、を源供給線の補強が必要となるという
欠点がある。
本発明の出力バッファ回路は、入力端子に入力される入
力信号の変化１ｒ感知してパルスを発生するパルス発生
回路と、ソースを第１のｔ源端子に接続し、ゲートを前
記パルス発生回路の出力に接続した第１導電形のＭＯＳ
トランジスタと、グー・・トを前記入力端子に接続し
、ドレインを出力端子に接続し、ソースを前記第１導電
形のＭＯＳトランジスタのドレインに接続した第１蛋導
形のＭＯＳ・トランジスタと、ゲートを前記入力端子に
長続し。
力信号の変化１ｒ感知してパルスを発生するパルス発生
回路と、ソースを第１のｔ源端子に接続し、ゲートを前
記パルス発生回路の出力に接続した第１導電形のＭＯＳ
トランジスタと、グー・・トを前記入力端子に接続し
、ドレインを出力端子に接続し、ソースを前記第１導電
形のＭＯＳトランジスタのドレインに接続した第１蛋導
形のＭＯＳ・トランジスタと、ゲートを前記入力端子に
長続し。
ドレインを前記出力端子に接続し大筒２導電形のＭＯＳ
トランジスタと、ソースを第２の電源端子に接続し、ゲ
ートを前記パルス発生回路の出力に接続し、ドレインを
前記第２導電形のＭＯＳトランジスタのソースに接続し
た第２導屯形のＭＯＳトランジスタとを有する。
トランジスタと、ソースを第２の電源端子に接続し、ゲ
ートを前記パルス発生回路の出力に接続し、ドレインを
前記第２導電形のＭＯＳトランジスタのソースに接続し
た第２導屯形のＭＯＳトランジスタとを有する。
次に本発明について図面を参照して説明する。
第１図に本発明の第１の実施例の回路図である。
１１１は入力端子、１１は入力を入力端子に接続したイ
ンバータ、１６および１７は一方の入力を入力端チェ１
１１他方の入力をインバータ１１の出力に接続した２Ｎ
ＡＮＯおよび２ＮＯＲ２１２は２ＮＡＮＤ１６の出力を
入力とするインバー・夕、１３は２ ＮＯＲ１７の出力
を入力と１゛るインバータ、Ｑｌｌはゲートを入力端子
１３．１に桜？洸Ｌ７．ドレインを出力端子０１１に接
続〔またＰチャネルＭＯＳトランジスタ、Ｑ１２はゲー
トを入力端子Ｉ １１に。
ンバータ、１６および１７は一方の入力を入力端チェ１
１１他方の入力をインバータ１１の出力に接続した２Ｎ
ＡＮＯおよび２ＮＯＲ２１２は２ＮＡＮＤ１６の出力を
入力とするインバー・夕、１３は２ ＮＯＲ１７の出力
を入力と１゛るインバータ、Ｑｌｌはゲートを入力端子
１３．１に桜？洸Ｌ７．ドレインを出力端子０１１に接
続〔またＰチャネルＭＯＳトランジスタ、Ｑ１２はゲー
トを入力端子Ｉ １１に。
ドレインを出力端子０１ｉｌＣ［続したＮチャネルＭＯ
Ｓトランジスタ、Ｑ１３はソースを１ｉＬ源端子に接続
しゲートをインバータ１２の出力に、ドレイン−４＝Ｐ
チヤネルトランジスタＱｌｌのソースに接続し７？：Ｐ
チャネルＭＯ８トランジスタ、Ｑ１４にソースを接地点
に接続しゲートをインバータ１３の出力に接続しドレイ
ンをＮチャネルトランジスタＱ１２のソースに接続した
ＮチャネルＭ ０８ トランジスタである。
Ｓトランジスタ、Ｑ１３はソースを１ｉＬ源端子に接続
しゲートをインバータ１２の出力に、ドレイン−４＝Ｐ
チヤネルトランジスタＱｌｌのソースに接続し７？：Ｐ
チャネルＭＯ８トランジスタ、Ｑ１４にソースを接地点
に接続しゲートをインバータ１３の出力に接続しドレイ
ンをＮチャネルトランジスタＱ１２のソースに接続した
ＮチャネルＭ ０８ トランジスタである。
次Ｖこ動作原理について説明する。第３図Ｖこ示す様に
入力端子Ｉｌｌの入力がロウレベルからハイレベルに変
化するとインバータ１１の出カババイレベルからロウレ
ベルに変化する。入力端子Ｉｌｌとインバータ１１に入
力ヲ汲続さ：ｒＬ７ｔ２ Ｎｌ’ＪＤ１６、および入力
を２ＮＡＮＬ）１６の出力Ｋｉ続し几インバータ１２は
第３図に示すパルスを出力する。
入力端子Ｉｌｌの入力がロウレベルからハイレベルに変
化するとインバータ１１の出カババイレベルからロウレ
ベルに変化する。入力端子Ｉｌｌとインバータ１１に入
力ヲ汲続さ：ｒＬ７ｔ２ Ｎｌ’ＪＤ１６、および入力
を２ＮＡＮＬ）１６の出力Ｋｉ続し几インバータ１２は
第３図に示すパルスを出力する。
一方、入力端子１１１とインバータＪＩＫ入力を接続さ
柱た２ＮＯＲ１７お工び入力を２ＮＯル１７に接続した
インバータ１３の出力は第３図に示す様にロウレベルお
よびハイレベルから変化しない。
柱た２ＮＯＲ１７お工び入力を２ＮＯル１７に接続した
インバータ１３の出力は第３図に示す様にロウレベルお
よびハイレベルから変化しない。
従って、入力波形がロウレベルからハイレベルに変化す
るとき、つまりＰチャネルＭＯ８トランジスタＱｌｌと
ＮチャネルＭＯＳ トランジスタＱ１２が同時にＯＮ状
態となるときは、ＰチャネルＭＯＳトランジスタＱ１３
のゲート電位はハイレベルとなり、チャネル抵抗は増加
し、Ｊｆ通＠流は減欠篩。
るとき、つまりＰチャネルＭＯ８トランジスタＱｌｌと
ＮチャネルＭＯＳ トランジスタＱ１２が同時にＯＮ状
態となるときは、ＰチャネルＭＯＳトランジスタＱ１３
のゲート電位はハイレベルとなり、チャネル抵抗は増加
し、Ｊｆ通＠流は減欠篩。
次に入力端子Ｉｌｌの入力波形Ｉｌｌの入力波形がハイ
レベルからロウレベルに変化するとｓ ２ＮＡＮＤ１６
、およびインバータ１２の出力にそれぞｊハイレベルお
よびロウレベルから変化せず、２ＮＯ！（１７およびイ
ンバータ１３の出力に第３白に示すパルス波形を出力す
る。従って、入力波形がハイレベルからロウレベルに変
化するとき、つまジＰチャネルＭＯＳトランジスタ＆］
１とＮチャネルＭＯＳ）ヲンジスタα】２が同時にＯＮ
状態となるときｆｌ、 ＮチャネルＭＯＳトランジスタ
Ｑ１４のゲート電位はロウレベルとなり、チャネル抵抗
は増加し貫通電流を減少することができる。
レベルからロウレベルに変化するとｓ ２ＮＡＮＤ１６
、およびインバータ１２の出力にそれぞｊハイレベルお
よびロウレベルから変化せず、２ＮＯ！（１７およびイ
ンバータ１３の出力に第３白に示すパルス波形を出力す
る。従って、入力波形がハイレベルからロウレベルに変
化するとき、つまジＰチャネルＭＯＳトランジスタ＆］
１とＮチャネルＭＯＳ）ヲンジスタα】２が同時にＯＮ
状態となるときｆｌ、 ＮチャネルＭＯＳトランジスタ
Ｑ１４のゲート電位はロウレベルとなり、チャネル抵抗
は増加し貫通電流を減少することができる。
第２図に本発明の第２の実施例の仲Ｊ略図である。
Ｉ２１は入力端子％２１は入力を入力端子Ｉ ２１に接
続し九インバータ、２２に入力をインバータ２１の出力
に接続し几インバータ、２６は一方の入力をインバータ
２１の出力に接読し、他方の入力をインバータ２２の出
力ＩＣ抜ＩＦ！し７’ｊ ２ Ｌ’ＪＡＮＤ 、 ２７
ｔ−ｊ一方の入力をインバータ２１の出力に接続し、他
方の入力をインバータ２２の出力にＨａしたｚＮＯＲ。
続し九インバータ、２２に入力をインバータ２１の出力
に接続し几インバータ、２６は一方の入力をインバータ
２１の出力に接読し、他方の入力をインバータ２２の出
力ＩＣ抜ＩＦ！し７’ｊ ２ Ｌ’ＪＡＮＤ 、 ２７
ｔ−ｊ一方の入力をインバータ２１の出力に接続し、他
方の入力をインバータ２２の出力にＨａしたｚＮＯＲ。
９２１はゲートを入力端子Ｉ２１に接九売し、ドレイン
を出力端子０２１に接続したＰチャネルＭＯＳトランジ
スタ、α２２にゲートを入力端子Ｉ ２１に接続し、ド
レインを出力端子０２１に接続したＮチャネルＭ ＯＳ
トランジスタ、Ｑ２３ｆｌゲートを２ＮＯＲ２７の出
力に接続しソースを゛道連端子にドレインをＰチャネル
ＭＯ８トランジスタα２１のソースＫｍ続したＰチャネ
ルＭＯ８トランジスタ、０２４にゲートを２ＮＡＮＤ２
６の出力にソースを長地点にドレインをＮチャネルＭＯ
Ｓトランジスタα２２のソースに接続したＮチャネルＭ
ＯＳトランジスタとする。
を出力端子０２１に接続したＰチャネルＭＯＳトランジ
スタ、α２２にゲートを入力端子Ｉ ２１に接続し、ド
レインを出力端子０２１に接続したＮチャネルＭ ＯＳ
トランジスタ、Ｑ２３ｆｌゲートを２ＮＯＲ２７の出
力に接続しソースを゛道連端子にドレインをＰチャネル
ＭＯ８トランジスタα２１のソースＫｍ続したＰチャネ
ルＭＯ８トランジスタ、０２４にゲートを２ＮＡＮＤ２
６の出力にソースを長地点にドレインをＮチャネルＭＯ
Ｓトランジスタα２２のソースに接続したＮチャネルＭ
ＯＳトランジスタとする。
次に動作原理について費明する。第４図に示す様に入力
端子Ｉ２１の入力波形がロウレベルからハイレベルに変
化すると２ＮＯＲ２７はパルス全出力し’、２ＮＡＮＤ
２６Ｕハイレベルのまま変化しない。従って、Ｐチャネ
ルＭＯ８トランジスタ昧２３のゲート電圧が上昇しチャ
ネル抵抗が増加し、貫通電流は減少する。また、入力波
形がハイレベルからロウレベルに変化すると、２ＮＡＮ
Ｄ２６の出力は第４図に示す（５ｉＴ／Ｃパルスを出力
し％２ＮＯＲ２７の出力はロウレベルのまま変化しない
。従って、ＮチャネルＭＯ８トランジスタＱ２４のゲー
ト電圧が下降し、チャネル抵抗が増加し、！通電流は減
少する。
端子Ｉ２１の入力波形がロウレベルからハイレベルに変
化すると２ＮＯＲ２７はパルス全出力し’、２ＮＡＮＤ
２６Ｕハイレベルのまま変化しない。従って、Ｐチャネ
ルＭＯ８トランジスタ昧２３のゲート電圧が上昇しチャ
ネル抵抗が増加し、貫通電流は減少する。また、入力波
形がハイレベルからロウレベルに変化すると、２ＮＡＮ
Ｄ２６の出力は第４図に示す（５ｉＴ／Ｃパルスを出力
し％２ＮＯＲ２７の出力はロウレベルのまま変化しない
。従って、ＮチャネルＭＯ８トランジスタＱ２４のゲー
ト電圧が下降し、チャネル抵抗が増加し、！通電流は減
少する。
以上説明し几工うに本発明は、入力の変化による１連ｔ
：に、、石！威父Ｊせ乃此υ〈゛でυ効果−タ＼゛ある
。
：に、、石！威父Ｊせ乃此υ〈゛でυ効果−タ＼゛ある
。
第１凶に本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図は第１の実施例の各
部の入出力の波形図、第４図は第２の実施例の各部の入
出力の波形図、第５図に従来例の回路図である。 Ｉ １１ 、 Ｉ２１ 、 Ｉ５１・・・・・・入力端
子、０１１゜０２１．０５１・・・・・・出力端子、１
１，１２，１３゜２１．２２・・・・・・インバータ、
１６，２６・・・・・・２ＮＡＮＤ 、１７．２７・
・・・・・２ ＮＯＲ、Ｑ １１，６１３゜α２１．α
２３．α５１・・・・・・ＰチャネルＭＯ８）ラン９ｘ
ｐ、Ｑ１２ 、α１４ 、α２２ 、へ２４．α５２・
・・・・・ＮチャネルＭＯ８トランジスタ、１，２・−
・・・・／くルス発生回路。 代理人 弁理士 内 原 晋ｆ” 、：’、
：、’、ＩＰ、ｒ第Ｚ図 那諺耐θ／励減形 ダ辷到２ り４図 羊６図
明の第２の実施例の回路図、第３図は第１の実施例の各
部の入出力の波形図、第４図は第２の実施例の各部の入
出力の波形図、第５図に従来例の回路図である。 Ｉ １１ 、 Ｉ２１ 、 Ｉ５１・・・・・・入力端
子、０１１゜０２１．０５１・・・・・・出力端子、１
１，１２，１３゜２１．２２・・・・・・インバータ、
１６，２６・・・・・・２ＮＡＮＤ 、１７．２７・
・・・・・２ ＮＯＲ、Ｑ １１，６１３゜α２１．α
２３．α５１・・・・・・ＰチャネルＭＯ８）ラン９ｘ
ｐ、Ｑ１２ 、α１４ 、α２２ 、へ２４．α５２・
・・・・・ＮチャネルＭＯ８トランジスタ、１，２・−
・・・・／くルス発生回路。 代理人 弁理士 内 原 晋ｆ” 、：’、
：、’、ＩＰ、ｒ第Ｚ図 那諺耐θ／励減形 ダ辷到２ り４図 羊６図
Claims (1)
- 入力端子に入力される入力信号の変化を感知してパルス
を発生するパルス発生回路と、ソースを第１の電源端子
に接続し、ゲートを前記パルス発生回路の出力に接続し
た第１導電形のＭＯＳトランジスタと、ゲートを前記入
力端子に接続し、ドレインを出力端子に接続し、ソース
を前記第１導電形のＭＯＳトランジスタのドレインに接
続した第１電導形のＭＯＳトランジスタと、ゲートを前
記入力端子に接続し、ドレインを前記出力端子に接続し
た第２導電形のＭＯＳトランジスタと、ソースを第２の
電源端子に接続し、ゲートを前記パルス発生回路の出力
に接続し、ドレインを前記第２導電形のＭＯＳトランジ
スタのソースに後続した第２導電形のＭＯＳトランジス
タとを有する出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62119701A JPS63284925A (ja) | 1987-05-15 | 1987-05-15 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62119701A JPS63284925A (ja) | 1987-05-15 | 1987-05-15 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63284925A true JPS63284925A (ja) | 1988-11-22 |
Family
ID=14767939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62119701A Pending JPS63284925A (ja) | 1987-05-15 | 1987-05-15 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63284925A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0491426U (ja) * | 1990-12-26 | 1992-08-10 | ||
| EP0702456A3 (en) * | 1994-09-16 | 1996-11-13 | Symbios Logic Inc | Circuit and method for reducing consumption |
| EP0817385A1 (en) * | 1994-03-30 | 1998-01-07 | Matsushita Electric Industrial Co., Ltd. | Voltage-level shifter |
| JP2014057053A (ja) * | 2012-08-10 | 2014-03-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5437462A (en) * | 1977-08-29 | 1979-03-19 | Toshiba Corp | Complementary mos circuit device |
-
1987
- 1987-05-15 JP JP62119701A patent/JPS63284925A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5437462A (en) * | 1977-08-29 | 1979-03-19 | Toshiba Corp | Complementary mos circuit device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0491426U (ja) * | 1990-12-26 | 1992-08-10 | ||
| EP0817385A1 (en) * | 1994-03-30 | 1998-01-07 | Matsushita Electric Industrial Co., Ltd. | Voltage-level shifter |
| EP0702456A3 (en) * | 1994-09-16 | 1996-11-13 | Symbios Logic Inc | Circuit and method for reducing consumption |
| JP2014057053A (ja) * | 2012-08-10 | 2014-03-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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