JPH01137821A - Ｃｍｏｓ出力バッファ - Google Patents
Ｃｍｏｓ出力バッファInfo
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- JPH01137821A JPH01137821A JP62298121A JP29812187A JPH01137821A JP H01137821 A JPH01137821 A JP H01137821A JP 62298121 A JP62298121 A JP 62298121A JP 29812187 A JP29812187 A JP 29812187A JP H01137821 A JPH01137821 A JP H01137821A
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- 230000003111 delayed effect Effects 0.000 claims abstract description 11
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- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- KQOMUSLQKQAVTD-UHFFFAOYSA-N sodium 4-hydroxy-3-[(4-nitrophenyl)diazenyl]naphthalene-1,5-disulfonic acid Chemical compound C1=CC2=C(C=C(C(=C2C(=C1)S(=O)(=O)O)O)N=NC3=CC=C(C=C3)[N+](=O)[O-])S(=O)(=O)O.[Na+] KQOMUSLQKQAVTD-UHFFFAOYSA-N 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ノイズ発生（オーバーシュート、アンダー
シュート）全低減させるＣＭＯＳ出力バッファに関する
ものである。
シュート）全低減させるＣＭＯＳ出力バッファに関する
ものである。
第６図は特許出願中のＣＭＯＳ出力バッファ（Ｓ６２、
９．１４提出；Ｐ開■石田、山田）にあるｃｂｔｏｓ出
力パツファの回路図である。図において、（１）は第１
バッファ、（２）は第２バッファ、（４）は内部回路、
（５）は出力ビン、（６） 、 （９）はＮチャネルト
ランジスタ、（７） 、 （８）はＰチャネルトランジ
スタ、α尋は内部回路の信号、（１）は第３インバータ
回路である。
９．１４提出；Ｐ開■石田、山田）にあるｃｂｔｏｓ出
力パツファの回路図である。図において、（１）は第１
バッファ、（２）は第２バッファ、（４）は内部回路、
（５）は出力ビン、（６） 、 （９）はＮチャネルト
ランジスタ、（７） 、 （８）はＰチャネルトランジ
スタ、α尋は内部回路の信号、（１）は第３インバータ
回路である。
次に動作について説明する。まず、１６６図の名１バッ
ファ（１）の動作を説明する。内部回路のａ弔が°Ｈ′
のとき、Ｖｃｃに接続されているＮチャネルトランジス
タ（６）のみがターンオンし、°Ｈ′を出刃する。しか
し、Ｎチャネルトランジスタの特性から、出力される電
圧はＶｃｃ−Ｖｔｈとなる（フルスイングしない）。た
だし、ｖｔｈはしきい値である。内部回路の（６号α４
が”Ｌｏのとき、ＧＮＤに接続されているＰチャネルト
ランジスタ（７）のみがターンオンし°Ｌ′を出力する
。しかし、１市記の場合と同ｉ羨に、Ｐチャネルトラン
ジスタの特性から出力される電圧は、Ｖｔｈとなる（フ
ルスイングしない）。これらの特性を第３図（ａ） 、
（ｂ）に示す。
ファ（１）の動作を説明する。内部回路のａ弔が°Ｈ′
のとき、Ｖｃｃに接続されているＮチャネルトランジス
タ（６）のみがターンオンし、°Ｈ′を出刃する。しか
し、Ｎチャネルトランジスタの特性から、出力される電
圧はＶｃｃ−Ｖｔｈとなる（フルスイングしない）。た
だし、ｖｔｈはしきい値である。内部回路の（６号α４
が”Ｌｏのとき、ＧＮＤに接続されているＰチャネルト
ランジスタ（７）のみがターンオンし°Ｌ′を出力する
。しかし、１市記の場合と同ｉ羨に、Ｐチャネルトラン
ジスタの特性から出力される電圧は、Ｖｔｈとなる（フ
ルスイングしない）。これらの特性を第３図（ａ） 、
（ｂ）に示す。
第７図（ａ） 〜（ｃ）に、第６図におけるＧ、Ｈ，１
点のそれぞれでの波形を示す。第７図を用いて、第６図
のＣＭＯＳＭＯＳ出力バッファを説明する。内部回路の
信号α４が°Ｈ°のとき（第７図（ａ） ） 、第１バ
ッファ（１）は前記したように、又、第３図（ｂ）に示
すように、電圧はＶｃｃ−Ｖｔｈ ’ｊｅ出力する。一
方、第３インバータ回路（７）の出力であるＨ点は第７
図（ｂ）に示すように、Ｇ点の波形（同図（ａ））から
少し遅れて Ｌ を出力する。そして、第２バッファ（
２）で反転されて Ｈ′を出力する。１点において、最
初に第１バッファ（１）の出力が到達するので同図（Ｃ
）に示すように、まずはＶｃｃ−Ｖｔｈ近くまで７蝋圧
はあがる。その後、第２バッファ（２）の出力が１点に
到達し、Ｖｃｃに電圧を確定する（同図（Ｃ））。内部
回路の信号α青が°Ｌ”のとき（同図（ａ））も、°Ｈ
′の場合と同様にして、第１バッファ（１）の出力はｖ
ｔｈとなり、１点において、同図（Ｃ）に示すようにま
ずｖｔｈ近くまで電圧を第１バッファ（１）の出力によ
って下げ、次に第２バッファ（２）の出力によってＧＮ
Ｄレベルに確定する。このように出力レベルの変化を２
段に分けると、先に１点に到達する第１バッファ（１）
による電圧レベル変化により、オーバーシュートやアン
ダーシュートが起こっても、同図（Ｃ）に示すようにｖ
ｔｈの分だけ余裕があるのでＶｃｃやＧＮＤレベルを大
きく越えることはない。そして、その後第２バッファ（
２）によって電圧をＶｃｃやＧＮＤレベルに確定するの
で、それによっても大きなノイズは発生しない。
点のそれぞれでの波形を示す。第７図を用いて、第６図
のＣＭＯＳＭＯＳ出力バッファを説明する。内部回路の
信号α４が°Ｈ°のとき（第７図（ａ） ） 、第１バ
ッファ（１）は前記したように、又、第３図（ｂ）に示
すように、電圧はＶｃｃ−Ｖｔｈ ’ｊｅ出力する。一
方、第３インバータ回路（７）の出力であるＨ点は第７
図（ｂ）に示すように、Ｇ点の波形（同図（ａ））から
少し遅れて Ｌ を出力する。そして、第２バッファ（
２）で反転されて Ｈ′を出力する。１点において、最
初に第１バッファ（１）の出力が到達するので同図（Ｃ
）に示すように、まずはＶｃｃ−Ｖｔｈ近くまで７蝋圧
はあがる。その後、第２バッファ（２）の出力が１点に
到達し、Ｖｃｃに電圧を確定する（同図（Ｃ））。内部
回路の信号α青が°Ｌ”のとき（同図（ａ））も、°Ｈ
′の場合と同様にして、第１バッファ（１）の出力はｖ
ｔｈとなり、１点において、同図（Ｃ）に示すようにま
ずｖｔｈ近くまで電圧を第１バッファ（１）の出力によ
って下げ、次に第２バッファ（２）の出力によってＧＮ
Ｄレベルに確定する。このように出力レベルの変化を２
段に分けると、先に１点に到達する第１バッファ（１）
による電圧レベル変化により、オーバーシュートやアン
ダーシュートが起こっても、同図（Ｃ）に示すようにｖ
ｔｈの分だけ余裕があるのでＶｃｃやＧＮＤレベルを大
きく越えることはない。そして、その後第２バッファ（
２）によって電圧をＶｃｃやＧＮＤレベルに確定するの
で、それによっても大きなノイズは発生しない。
しかし、第１バッファ（１）のＮチャネルトランジスタ
（６ンと第２バッファ（２）のＮチャネルトランジスタ
（９）が同時にターンオンしたとき、第１バッファ（１
］のＶｃｃから第２バッファ（２）のＧＮＤへの貫通電
流が流れ（同図（ｄ） ） 、また、第２バッファ（２
）のＰチャネルトランジスタ（８）と第１バッファ（１
）のＰチャネルトランジスタ（７）が同時にターンオン
したときも、前記したよう（こ、第２バッファ（２）の
Ｖｃｃから第１バッファ（１）のＧＮＤへの貫通電流が
流れる（同図（ｄ））。これらの場合の貫通電流は大喝
流なので大きな電力消費を生じる。
（６ンと第２バッファ（２）のＮチャネルトランジスタ
（９）が同時にターンオンしたとき、第１バッファ（１
］のＶｃｃから第２バッファ（２）のＧＮＤへの貫通電
流が流れ（同図（ｄ） ） 、また、第２バッファ（２
）のＰチャネルトランジスタ（８）と第１バッファ（１
）のＰチャネルトランジスタ（７）が同時にターンオン
したときも、前記したよう（こ、第２バッファ（２）の
Ｖｃｃから第１バッファ（１）のＧＮＤへの貫通電流が
流れる（同図（ｄ））。これらの場合の貫通電流は大喝
流なので大きな電力消費を生じる。
従来のＣＭＯ５出力バツファは、以上のような動作をす
るのでノイズ発生を小さくするが、消費電力が大きくな
るという問題があった。
るのでノイズ発生を小さくするが、消費電力が大きくな
るという問題があった。
この発明は、と記のような問題点を解消するためになさ
れたもので、貫通電流をなくすと共に、出力レベルが変
化したときのノイズＣオーバーシュート、アンダーシュ
ート）を低減し、他のデバイスを誤動作させないＣＭＯ
５出力バツファを提供することを目的としている。
れたもので、貫通電流をなくすと共に、出力レベルが変
化したときのノイズＣオーバーシュート、アンダーシュ
ート）を低減し、他のデバイスを誤動作させないＣＭＯ
５出力バツファを提供することを目的としている。
この発明は、フルスイングしない第１バッファと、内部
回路の信号の反転信号と、上記内部回路の信号の反転信
号と同位相の遅延信号との論理和を入力とするＶｃｃに
接続されたＰチャネルトランジスタと、上記内部回路の
信号の反転信号と、上記内部回路の信号の反転信号と同
位相の遅延信号との論理積を入力とするＧＮＤに接続さ
れたＮチャネルトランジスタから成りフルスイングする
第２バッファとを並列に接続して、出力ビンに供給する
ようにしたものである。
回路の信号の反転信号と、上記内部回路の信号の反転信
号と同位相の遅延信号との論理和を入力とするＶｃｃに
接続されたＰチャネルトランジスタと、上記内部回路の
信号の反転信号と、上記内部回路の信号の反転信号と同
位相の遅延信号との論理積を入力とするＧＮＤに接続さ
れたＮチャネルトランジスタから成りフルスイングする
第２バッファとを並列に接続して、出力ビンに供給する
ようにしたものである。
この発明では、内部回路からの出力をフルスイングする
ものと、しないものの２種類のバッファを通し、それら
の出力を時間的にずらして重ねることにより、出力レベ
ルの急激な変化を避け、また、Ｖｃｃに接続されたトラ
ンジスタとＧＮＤに接続されたトランジスタが同時にタ
ーンオンして大きな貫通電流が流れることを防ぐ。
ものと、しないものの２種類のバッファを通し、それら
の出力を時間的にずらして重ねることにより、出力レベ
ルの急激な変化を避け、また、Ｖｃｃに接続されたトラ
ンジスタとＧＮＤに接続されたトランジスタが同時にタ
ーンオンして大きな貫通電流が流れることを防ぐ。
以下この発明の実施例を図について説明する。
第１図は、この発明の一実施例の回路図、第２図は第１
図に示す回路による最も筒車なシステム例、第３図は第
１バッファの特性を示す図、第４図は論理回路の動作波
形を示す図、第５図はＣＭＯ８バッファの各点の波形を
示す図である。図において（１）は第１バッファ、（２
）は第２バッファ、（３）は論理回路、（４）は内部回
路、（５）は出力ピン、（６ン。
図に示す回路による最も筒車なシステム例、第３図は第
１バッファの特性を示す図、第４図は論理回路の動作波
形を示す図、第５図はＣＭＯ８バッファの各点の波形を
示す図である。図において（１）は第１バッファ、（２
）は第２バッファ、（３）は論理回路、（４）は内部回
路、（５）は出力ピン、（６ン。
（９）はＮチャネルトランジスタ、（７） 、 （８）
はＰチャネルトランジスタ、αＱは第１インバータ回路
、ａυは第２インバータ回路、（２）はＯＲ回路、（２
）はＡＮＤ回路、α彎は内部回路の信号、（至）は内部
回路の反転信号、αＱは内部回路の反転信号の遅延信号
である。
はＰチャネルトランジスタ、αＱは第１インバータ回路
、ａυは第２インバータ回路、（２）はＯＲ回路、（２
）はＡＮＤ回路、α彎は内部回路の信号、（至）は内部
回路の反転信号、αＱは内部回路の反転信号の遅延信号
である。
第１バッファ（１）は入力を同じくするＶｃｃに接続さ
れたＮチャネルトランジスタ（６）とＧＮＤに接続され
たＰチャネルトランジスタ（７ンから構成され、Ｎチャ
ネルトランジスタ（６）のソースと、Ｐチャネルトラン
ジスタ（７）のソースが接続されて出力となる。
れたＮチャネルトランジスタ（６）とＧＮＤに接続され
たＰチャネルトランジスタ（７ンから構成され、Ｎチャ
ネルトランジスタ（６）のソースと、Ｐチャネルトラン
ジスタ（７）のソースが接続されて出力となる。
第２バッファ（２）はフルスイングするインバータであ
る。また、論理回路（３）は第１インバータ回路Ｃ１（
１と痩数個（奇数個）のインバータをもつ第２インバー
タ回路Ｑηと１個のＡＮＤ回路（１３と１個のＯＲ回路
（６）から成る。
る。また、論理回路（３）は第１インバータ回路Ｃ１（
１と痩数個（奇数個）のインバータをもつ第２インバー
タ回路Ｑηと１個のＡＮＤ回路（１３と１個のＯＲ回路
（６）から成る。
内部回路の信号α４を、一方は第１バッファ（１）、も
う一方は論理回路（３）に接続する。論理回路（３）の
中で内部回路の反転信号（至）と内部回路の反転信号の
遅延信号σＱの論理和と、内部回路の反転信号ａ襟と内
部回路の反転信号の遅延信号（ト）との論理積とに分け
、前者は第２バッファ（２）のＶｃｃに接続されたＰチ
ャネルトランジスタ（８）に入力され、後者は第２バッ
ファ（２）のＧＮＤに接続されているＮチャネルトラン
ジスタ（９）に入力される。そして、第１バッファ（１
）の出力と第２バッファ（２）の出力は接続されて、出
力ピン（５）へ供給される。
う一方は論理回路（３）に接続する。論理回路（３）の
中で内部回路の反転信号（至）と内部回路の反転信号の
遅延信号σＱの論理和と、内部回路の反転信号ａ襟と内
部回路の反転信号の遅延信号（ト）との論理積とに分け
、前者は第２バッファ（２）のＶｃｃに接続されたＰチ
ャネルトランジスタ（８）に入力され、後者は第２バッ
ファ（２）のＧＮＤに接続されているＮチャネルトラン
ジスタ（９）に入力される。そして、第１バッファ（１
）の出力と第２バッファ（２）の出力は接続されて、出
力ピン（５）へ供給される。
第２図に、最も簡単なシステム例を示す。同システムは
、２個のデバイスで構成されており、本デバイスαηと
他のデバイス（ト）はお互いにバスなどを通じてデータ
をやりとりできる。ここでｏＩは第１図に示すＣＭＯ５
出力バッファである。
、２個のデバイスで構成されており、本デバイスαηと
他のデバイス（ト）はお互いにバスなどを通じてデータ
をやりとりできる。ここでｏＩは第１図に示すＣＭＯ５
出力バッファである。
まず、第１図の第１バッファ（１）の動作を説明する。
これは従来のＣＭＯＳ出力バッファ（第６図）に含まれ
ている第１バッファ（１）と全く同様である。
ている第１バッファ（１）と全く同様である。
内部回路の信号σ尋がＨのとき、Ｖｃｃに接続されてい
るＮチャネルトランジスタ（６）のみがターンオンし、
Ｈを出力する。しかし、Ｎチャネルトランジスタの特性
から、出力される電圧はＶｃｃ−Ｖｔｈとなる（フルス
イングしない）。ただし、ｖｔｈはしきい値である。内
部回路の信号（１４１がＬ のときＧＮＤに接続されて
いるＰチャネルトランジスタ（７）のみがターンオンし
、 Ｌ を出力する。しかし、上記の場合と同様にＰチ
ャネルトランジスタの特性から、出力される電圧はｖｔ
ｈとなる（フルスイングしない）。これらの特性を第３
図（ａ）、（ｂ）に示す。
るＮチャネルトランジスタ（６）のみがターンオンし、
Ｈを出力する。しかし、Ｎチャネルトランジスタの特性
から、出力される電圧はＶｃｃ−Ｖｔｈとなる（フルス
イングしない）。ただし、ｖｔｈはしきい値である。内
部回路の信号（１４１がＬ のときＧＮＤに接続されて
いるＰチャネルトランジスタ（７）のみがターンオンし
、 Ｌ を出力する。しかし、上記の場合と同様にＰチ
ャネルトランジスタの特性から、出力される電圧はｖｔ
ｈとなる（フルスイングしない）。これらの特性を第３
図（ａ）、（ｂ）に示す。
次に、論理回路（３）の動作について説明する。上記論
理回路（３）のＡ、Ｂ、Ｃ，Ｄ、Ｅ点の動作を示す波形
を第４図（ａ）〜（ｅ） ｆこ示す。内部回路（４）か
らの出力α４（第４図（ａ））は、一方は第１インバー
タ回路Ｑｌへ、もう一方は複数（奇数）個のインバータ
をもつ第２インバータ回路αυへ入力される。ここで、
第２インバータ回路αυを構成するインバータの数を奇
数個と限定しているのは、Ｂ点にＡ点の波形の反転した
波形が必要だからである。内部回路の信号ａ４がＨ゛の
とき（同図（ａ））、Ｂ点にもＥ点をこも反転された”
Ｌｏが出力されるが、第２インバータ回路０υを通った
Ｂ点の信号αＱは、Ｅ点の信号（４）より十分な時間だ
け遅れるように設計されている（同図（ｂ） 、 （ｅ
） ）。そして、Ｅ点がＬ でＢ点が“Ｈ′のとき（領
域（′Ｄ）、０点にはＯＲ回路（２）によって“Ｈ゛が
出力され（同図（ｃ））、Ｄ点にはＡＮＤ回路（至）に
よって°Ｌ”が出力される（同図（ｄ））。そ域（す）
、０点には”Ｌｏが出力され（同図（Ｃ））、Ｄ点は°
Ｌ°のままである（同図（ｄ））。内部回路の信信号α
尋がＬｏのとき（同図（ａ））、Ｈが入力されたときと
同様に、Ｂ点では波形がおくれ（同図（ｂ））、Ｅ点が
°Ｈ°でＢ点が°ビのとき（領域■）、０点のとき（領
域（す）、０点は°Ｈ゛のままで（同図（Ｃ））、Ｄ点
は°Ｈ”になる（同図（ｄ））。
理回路（３）のＡ、Ｂ、Ｃ，Ｄ、Ｅ点の動作を示す波形
を第４図（ａ）〜（ｅ） ｆこ示す。内部回路（４）か
らの出力α４（第４図（ａ））は、一方は第１インバー
タ回路Ｑｌへ、もう一方は複数（奇数）個のインバータ
をもつ第２インバータ回路αυへ入力される。ここで、
第２インバータ回路αυを構成するインバータの数を奇
数個と限定しているのは、Ｂ点にＡ点の波形の反転した
波形が必要だからである。内部回路の信号ａ４がＨ゛の
とき（同図（ａ））、Ｂ点にもＥ点をこも反転された”
Ｌｏが出力されるが、第２インバータ回路０υを通った
Ｂ点の信号αＱは、Ｅ点の信号（４）より十分な時間だ
け遅れるように設計されている（同図（ｂ） 、 （ｅ
） ）。そして、Ｅ点がＬ でＢ点が“Ｈ′のとき（領
域（′Ｄ）、０点にはＯＲ回路（２）によって“Ｈ゛が
出力され（同図（ｃ））、Ｄ点にはＡＮＤ回路（至）に
よって°Ｌ”が出力される（同図（ｄ））。そ域（す）
、０点には”Ｌｏが出力され（同図（Ｃ））、Ｄ点は°
Ｌ°のままである（同図（ｄ））。内部回路の信信号α
尋がＬｏのとき（同図（ａ））、Ｈが入力されたときと
同様に、Ｂ点では波形がおくれ（同図（ｂ））、Ｅ点が
°Ｈ°でＢ点が°ビのとき（領域■）、０点のとき（領
域（す）、０点は°Ｈ゛のままで（同図（Ｃ））、Ｄ点
は°Ｈ”になる（同図（ｄ））。
第５図（ａ）〜（ｄ）に第１図の０ＭＯ８出力バッファ
のＡ、Ｃ，ｌ）、Ｆ点でのそれぞれの波形を示す。同図
（ｂ） 、 （ｃ）についてはすでに第４図（ｄ 、
（ｄ）で述べた。
のＡ、Ｃ，ｌ）、Ｆ点でのそれぞれの波形を示す。同図
（ｂ） 、 （ｃ）についてはすでに第４図（ｄ 、
（ｄ）で述べた。
第５図を用いてＣＭＯ５出力バツファの動作を説明する
。内部回路の信号σ尋が”Ｈ′のとき（同図（ａ））、
第１バッファ（１）は前述したように、また、第３図（
ｂ）に示すように、電圧はＶｃｃ−Ｖｔｈを出力する。
。内部回路の信号σ尋が”Ｈ′のとき（同図（ａ））、
第１バッファ（１）は前述したように、また、第３図（
ｂ）に示すように、電圧はＶｃｃ−Ｖｔｈを出力する。
−方、前述したように、また、第４図（ｃ） 、 （ｄ
）に示すように、最初は６点に°Ｈ’、Ｄ点に°Ｌ′が
出力される（第５図（ｂ） 、 （ｄ） ）。従って、
第２バッファ（２）のトランジスタ（８） 、 （９）
はどちらも、ターンオンせず、Ｆ点（出力ビン）の、！
圧は、Ｖｃｃ−Ｖｔｈまで引上げられる。次に、６点が
°Ｌ°になり、Ｄ点が°Ｌゝのとき（第５図（ｂ） 、
（ｄ） ）、第２バッファ（２）のＰチャネルトラン
ジスタ（８）のみがターンオンし、Ｆ点はＶｃｃまで引
上げられる（同図（ｄ））。また、内部回路の信号α尋
が°Ｌ°のとき（同図（ａ） ） 、第１バッファ（１
）は前述したように、また、第３図（ｂ）に示したよう
にｖｔｈを出力する。一方、最初は論理回路（３）の性
質より６点に°Ｈ１、Ｄ点に°Ｌ°が出力される（同図
（ｂ） 、 （ｃ） ）。故に第２バッファ（２）のト
ランジスタ（８） 、 （９）のどちらもターンオンし
ないので、Ｆ点はＶｔｈまで引下げられる（同図（ｄ）
）。次に６点が°Ｈ°、Ｄ点が°Ｈ′になるので（同図
（ｂ） 、 （ｃ） ）、第２バッファ（２）のＮチャ
ネルトランジスタ（９）のみがターンオンし、Ｆ点はＯ
ｖまで引下げられる（同図（ｄ））。第５図°（ｅ）は
従来技術の問題点で述べた貫通１ｄ流を示しており、第
７図（ｄ）とスケールが同じであるので、本発明が貫通
゛４流を少なくしていることがわかる。
）に示すように、最初は６点に°Ｈ’、Ｄ点に°Ｌ′が
出力される（第５図（ｂ） 、 （ｄ） ）。従って、
第２バッファ（２）のトランジスタ（８） 、 （９）
はどちらも、ターンオンせず、Ｆ点（出力ビン）の、！
圧は、Ｖｃｃ−Ｖｔｈまで引上げられる。次に、６点が
°Ｌ°になり、Ｄ点が°Ｌゝのとき（第５図（ｂ） 、
（ｄ） ）、第２バッファ（２）のＰチャネルトラン
ジスタ（８）のみがターンオンし、Ｆ点はＶｃｃまで引
上げられる（同図（ｄ））。また、内部回路の信号α尋
が°Ｌ°のとき（同図（ａ） ） 、第１バッファ（１
）は前述したように、また、第３図（ｂ）に示したよう
にｖｔｈを出力する。一方、最初は論理回路（３）の性
質より６点に°Ｈ１、Ｄ点に°Ｌ°が出力される（同図
（ｂ） 、 （ｃ） ）。故に第２バッファ（２）のト
ランジスタ（８） 、 （９）のどちらもターンオンし
ないので、Ｆ点はＶｔｈまで引下げられる（同図（ｄ）
）。次に６点が°Ｈ°、Ｄ点が°Ｈ′になるので（同図
（ｂ） 、 （ｃ） ）、第２バッファ（２）のＮチャ
ネルトランジスタ（９）のみがターンオンし、Ｆ点はＯ
ｖまで引下げられる（同図（ｄ））。第５図°（ｅ）は
従来技術の問題点で述べた貫通１ｄ流を示しており、第
７図（ｄ）とスケールが同じであるので、本発明が貫通
゛４流を少なくしていることがわかる。
以上のように、この発明によれば、フルスイングしない
バッファにより出力の電位を確定するので、出力の４位
を確定するので、出力の急激なレベルの、変化を避ける
ことができ、出力変化時のノイズを低減するという効果
がある。また、それと同時に、ｖｃｃに接続されたトラ
ンジスタとＧＮＤに接続されたトランジスタが同時にタ
ーンオンして大きな貫通電流が流れることを防ぎ、消費
電力を低、；λするという効果もある。
バッファにより出力の電位を確定するので、出力の４位
を確定するので、出力の急激なレベルの、変化を避ける
ことができ、出力変化時のノイズを低減するという効果
がある。また、それと同時に、ｖｃｃに接続されたトラ
ンジスタとＧＮＤに接続されたトランジスタが同時にタ
ーンオンして大きな貫通電流が流れることを防ぎ、消費
電力を低、；λするという効果もある。
第１図は、この発明の一実施例によるＣＭＯＳ出力バッ
ファの回路図、第２図は最も簡単なシステム例を示す図
、第３図（ａ） 、 （ｂ）は第１バッファの特性を示
す図、第４図（ａ）〜（ｅ）は論理回路の動作波形を示
す図、第５図（ａ）〜（ｅ）はＣＭＯ５出力バツファの
各点の波形を示す図、第６図は従来のＣＭＯ５出力バツ
ファを示す図、第７図は従来のＣＭＯ５出カバソファの
各点の波形を示す図である。 図において、（１）は第１バッファ、（２）は第２バッ
ファ、（３）は論理回路、（４）は内部回路、（５）は
出力ビン、（６）（９）はＮチャネルトランジスタ％
（７） 、 （８）はＰチャネルトランジスタ、（１Ｇ
は第１インバータ回路、ａυは第２インバータ回路、（
２）はＯＲ回路、（至）はＡＮＤ回路、α尋は内部回路
の信号、に）は内部回路の反転信号、αＱは内部回路の
反転信号の遅延信号、α力は本デバイス、（ト）は他の
デバイス、α轡は本ＣＭＯ８出力パツファである。 なお、図中同一符号は同−又は相当部分を示す。
ファの回路図、第２図は最も簡単なシステム例を示す図
、第３図（ａ） 、 （ｂ）は第１バッファの特性を示
す図、第４図（ａ）〜（ｅ）は論理回路の動作波形を示
す図、第５図（ａ）〜（ｅ）はＣＭＯ５出力バツファの
各点の波形を示す図、第６図は従来のＣＭＯ５出力バツ
ファを示す図、第７図は従来のＣＭＯ５出カバソファの
各点の波形を示す図である。 図において、（１）は第１バッファ、（２）は第２バッ
ファ、（３）は論理回路、（４）は内部回路、（５）は
出力ビン、（６）（９）はＮチャネルトランジスタ％
（７） 、 （８）はＰチャネルトランジスタ、（１Ｇ
は第１インバータ回路、ａυは第２インバータ回路、（
２）はＯＲ回路、（至）はＡＮＤ回路、α尋は内部回路
の信号、に）は内部回路の反転信号、αＱは内部回路の
反転信号の遅延信号、α力は本デバイス、（ト）は他の
デバイス、α轡は本ＣＭＯ８出力パツファである。 なお、図中同一符号は同−又は相当部分を示す。
Claims (1)
- 内部回路の信号を入力とする電源電圧Ｖｃｃに接続され
たＮチャネルトランジスタと、ＧＮＤ（接地）に接続さ
れたＰチャネルトランジスタから成る第１バッファと、
前記内部回路の信号の反転信号と前記内部回路の信号の
反転信号と同位相の遅延信号との論理和を入力とするＶ
ｃｃに接続されたＰチャンネルトランジスタと、前記内
部回路の信号の反転信号と前記内部回路の信号の反転信
号と同位相の遅延信号との論理積を入力とするＧＮＤに
接続されたＮチャネルトランジスタから成る第２バッフ
ァにより構成され、前記第１バッファの出力と前記第２
バッファの出力とを接続することを特徴とするＣＭＯＳ
出力バッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62298121A JPH01137821A (ja) | 1987-11-25 | 1987-11-25 | Ｃｍｏｓ出力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62298121A JPH01137821A (ja) | 1987-11-25 | 1987-11-25 | Ｃｍｏｓ出力バッファ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01137821A true JPH01137821A (ja) | 1989-05-30 |
Family
ID=17855443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62298121A Pending JPH01137821A (ja) | 1987-11-25 | 1987-11-25 | Ｃｍｏｓ出力バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01137821A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03175728A (ja) * | 1989-12-04 | 1991-07-30 | Matsushita Electron Corp | 半導体メモリ装置 |
| JPH04159812A (ja) * | 1990-10-24 | 1992-06-03 | Nec Corp | 出力バッファ回路 |
| US5469085A (en) * | 1991-01-12 | 1995-11-21 | Shibata; Tadashi | Source follower using two pairs of NMOS and PMOS transistors |
| US5516037A (en) * | 1993-11-19 | 1996-05-14 | Dai Nippon Printing Co., Ltd. | Paper container and stopper applying apparatus for paper containers |
| US5594372A (en) * | 1989-06-02 | 1997-01-14 | Shibata; Tadashi | Source follower using NMOS and PMOS transistors |
-
1987
- 1987-11-25 JP JP62298121A patent/JPH01137821A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5594372A (en) * | 1989-06-02 | 1997-01-14 | Shibata; Tadashi | Source follower using NMOS and PMOS transistors |
| JPH03175728A (ja) * | 1989-12-04 | 1991-07-30 | Matsushita Electron Corp | 半導体メモリ装置 |
| JPH04159812A (ja) * | 1990-10-24 | 1992-06-03 | Nec Corp | 出力バッファ回路 |
| US5469085A (en) * | 1991-01-12 | 1995-11-21 | Shibata; Tadashi | Source follower using two pairs of NMOS and PMOS transistors |
| US5516037A (en) * | 1993-11-19 | 1996-05-14 | Dai Nippon Printing Co., Ltd. | Paper container and stopper applying apparatus for paper containers |
| US5891006A (en) * | 1993-11-19 | 1999-04-06 | Dai Nippon Printing Co., Ltd. | Stopper applying apparatus for paper containers |
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