JPH03175728A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH03175728A JPH03175728A JP1314802A JP31480289A JPH03175728A JP H03175728 A JPH03175728 A JP H03175728A JP 1314802 A JP1314802 A JP 1314802A JP 31480289 A JP31480289 A JP 31480289A JP H03175728 A JPH03175728 A JP H03175728A
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000007704 transition Effects 0.000 claims abstract description 15
- 108090000699 N-Type Calcium Channels Proteins 0.000 abstract description 6
- 102000004129 N-Type Calcium Channels Human genes 0.000 abstract description 6
- 230000007423 decrease Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体メモリ装置、詳しくは、同装置の出力
回路に関するものである。
回路に関するものである。
従来の技術
半導体メモリ装置において、近年、瞬時電流の低減、高
速化の為の出力遷移時間の低減を目的にした出力回路、
例えば、出力を中間電位から変化させる出力回路などが
用いられている。
速化の為の出力遷移時間の低減を目的にした出力回路、
例えば、出力を中間電位から変化させる出力回路などが
用いられている。
以下に、従来の半導体メモリ装置について説明する。
第４図は、従来の半導体メモリ装置の一例を示すブロッ
ク図である。第４図において、Ｓ、 ／Ｓは内部データ
、Ｄは出力、１は最終データ出力回路、ＱｌはＰ型チャ
ネルＭＯ８Ｆ”ＥＴ Ｑ２はＮ型チャネルＭＯ８ＦＥ
Ｔ、２は内部データに従い最終データ出力回路１を制御
する出力制御回路である。
ク図である。第４図において、Ｓ、 ／Ｓは内部データ
、Ｄは出力、１は最終データ出力回路、ＱｌはＰ型チャ
ネルＭＯ８Ｆ”ＥＴ Ｑ２はＮ型チャネルＭＯ８ＦＥ
Ｔ、２は内部データに従い最終データ出力回路１を制御
する出力制御回路である。
以上のように構成された半導体メモリ装置について、以
下その動作を説明する。
下その動作を説明する。
内部データＳ、／Ｓには、アドレス入力に対応したデー
タが出てくる。そして、出力制御回路２が、内部データ
Ｓ、／Ｓの電位レベルに従い最終データ出力回路１のＭ
ＯＳＦＥＴ Ｑｌ、Ｑ２のゲートを制御することによ
り、出力りを高レベルもしくは低レベルにする。
タが出てくる。そして、出力制御回路２が、内部データ
Ｓ、／Ｓの電位レベルに従い最終データ出力回路１のＭ
ＯＳＦＥＴ Ｑｌ、Ｑ２のゲートを制御することによ
り、出力りを高レベルもしくは低レベルにする。
また、出力制御回路２は、内部データＳ、 ／Ｓと出力
りを検出して、アドレス入力に対応したデータが出力さ
れる以前に出力りを中間電位に設定する。例えば、アド
レス入力の遷移を検出して、データＳ、／Ｓを共に低レ
ベルにして、出力りが高レベルなら、最終データ出力回
路ＩのＮ型チャネルＭＯ３ＦＥＴ Ｑ２を活性状態に
して、出力りを中間電位に引き下げ、逆に、出力りが低
レベルなら、最終データ出力回路１のＰ型チャネルＭＯ
８ＦＥＴ Ｑｌを活性状態にして、出力りを中間電位
に引き上げる。その後、出力りは、アドレス入力に対応
して高レベルもしくは低レベルに変化する。
りを検出して、アドレス入力に対応したデータが出力さ
れる以前に出力りを中間電位に設定する。例えば、アド
レス入力の遷移を検出して、データＳ、／Ｓを共に低レ
ベルにして、出力りが高レベルなら、最終データ出力回
路ＩのＮ型チャネルＭＯ３ＦＥＴ Ｑ２を活性状態に
して、出力りを中間電位に引き下げ、逆に、出力りが低
レベルなら、最終データ出力回路１のＰ型チャネルＭＯ
８ＦＥＴ Ｑｌを活性状態にして、出力りを中間電位
に引き上げる。その後、出力りは、アドレス入力に対応
して高レベルもしくは低レベルに変化する。
出力りが、常に中間電位から変化するので、最終データ
出力回路を通じて流れる瞬時電流を低減し、また、出力
遷移時間を低減してアクセス時間を短くしている。
出力回路を通じて流れる瞬時電流を低減し、また、出力
遷移時間を低減してアクセス時間を短くしている。
発明が解決しようとする課題
しかしながら、上記従来の構成では、出力を中間電位に
設定する為に、アドレス入力に対応したデータを出力す
る為の最終データ出力回路のＭＯＳＦＥＴを用いていた
。一般に、大きい外部負荷を駆動する為に、最終データ
出力回路のＭＯＳＦＥＴは、トランジスタ長を大きくし
てトランジスタ能力をあげている。その為、中間電位に
設定する為に最終データ出力回路のＭＯＳＦＥＴを使用
した場合、その大きなトランジスタ能力の為に中間電位
までの出力遷移が早く、その際に発生する瞬時電流が内
部回路に悪影響を与える場合がある、という問題点があ
った。
設定する為に、アドレス入力に対応したデータを出力す
る為の最終データ出力回路のＭＯＳＦＥＴを用いていた
。一般に、大きい外部負荷を駆動する為に、最終データ
出力回路のＭＯＳＦＥＴは、トランジスタ長を大きくし
てトランジスタ能力をあげている。その為、中間電位に
設定する為に最終データ出力回路のＭＯＳＦＥＴを使用
した場合、その大きなトランジスタ能力の為に中間電位
までの出力遷移が早く、その際に発生する瞬時電流が内
部回路に悪影響を与える場合がある、という問題点があ
った。
本発明は、上記従来の問題点を解決するもので、出力遷
移時間の低減によるアクセス時間を短縮と同時に、出力
を中間電位に設定する際に発生する瞬時電流を低減する
ことができる半導体メモリ装置を提供することを目的と
する。
移時間の低減によるアクセス時間を短縮と同時に、出力
を中間電位に設定する際に発生する瞬時電流を低減する
ことができる半導体メモリ装置を提供することを目的と
する。
課題を解決するための手段
この目的を達成するために、本発明の半導体メモリ装置
は、データ出力端子にデータを出力する第１の最終デー
タ出力回路と、内部データに従い前記第１の最終データ
出力回路を制御する第１の制御回路と、前記データ出力
端子を中間電位に設定する第２の最終データ出力回路と
、内部データと出力データを検出して前記第２の最終デ
ータ出力回路を制御する第２の制御回路とを備え、アド
レス入力の遷移後、前記第１の最終データ出力回路によ
って、データが出力される以前に、前記第２の最終デー
タ出力回路によって、前記データ出力端子を中間電位に
設定する構成を有している。
は、データ出力端子にデータを出力する第１の最終デー
タ出力回路と、内部データに従い前記第１の最終データ
出力回路を制御する第１の制御回路と、前記データ出力
端子を中間電位に設定する第２の最終データ出力回路と
、内部データと出力データを検出して前記第２の最終デ
ータ出力回路を制御する第２の制御回路とを備え、アド
レス入力の遷移後、前記第１の最終データ出力回路によ
って、データが出力される以前に、前記第２の最終デー
タ出力回路によって、前記データ出力端子を中間電位に
設定する構成を有している。
作用
この構成によって、出力を中間電位に設定する為の最終
データ出力回路を、アドレス入力に対応したデータを出
力する為の最終データ出力回路と独立に設け、出力を中
間電位に設定する為の最終データ出力回路のトランジス
タ能力は、出力の中間電位設定の遷移時間によって通常
データと関係なく独立に決定できるので、出力を中間電
位に設定する際発生する瞬時電流を低減することができ
る。
データ出力回路を、アドレス入力に対応したデータを出
力する為の最終データ出力回路と独立に設け、出力を中
間電位に設定する為の最終データ出力回路のトランジス
タ能力は、出力の中間電位設定の遷移時間によって通常
データと関係なく独立に決定できるので、出力を中間電
位に設定する際発生する瞬時電流を低減することができ
る。
実施例
以下、本発明の実施例について図面を参照しながら説明
する。
する。
第１図は、本発明の一実施例における半導体メモリ装置
のブロック図である。第１図において、Ｓ、／Ｓは内部
データ、Ｄは出力、１は最終データ出力回路、２は出力
制御回路で、これらは、従来例の構成と同じである。３
は出力を中間電位に設定する為の最終データ出力回路、
４は内部データと出力データを検出して、中間電位出力
回路３を制御する中間電位設定回路である。
のブロック図である。第１図において、Ｓ、／Ｓは内部
データ、Ｄは出力、１は最終データ出力回路、２は出力
制御回路で、これらは、従来例の構成と同じである。３
は出力を中間電位に設定する為の最終データ出力回路、
４は内部データと出力データを検出して、中間電位出力
回路３を制御する中間電位設定回路である。
第２図は、第１図で示したブロック図における各波形を
示すタイミング図であり、Ａはアドレス入力である。
示すタイミング図であり、Ａはアドレス入力である。
第３図は、本発明の具体的な一実施例における半導体メ
モリ装置の回路図である。第３図において、１から４は
第１図で示したブロック図における具体的な回路を示す
。Ｑｌ、Ｑ２は最終データ出力回路１を構成するＰ型、
Ｎ型チャネルＭＯ８ＦＥＴ。
モリ装置の回路図である。第３図において、１から４は
第１図で示したブロック図における具体的な回路を示す
。Ｑｌ、Ｑ２は最終データ出力回路１を構成するＰ型、
Ｎ型チャネルＭＯ８ＦＥＴ。
２１．２２．２８は出力制御回路２を構成するインバー
タ回路である。Ｑ３．Ｑ４は中間電位出力回路３を構成
するＰ型、Ｎ型チャネルＭＯ３ＦＥＴ。
タ回路である。Ｑ３．Ｑ４は中間電位出力回路３を構成
するＰ型、Ｎ型チャネルＭＯ３ＦＥＴ。
４１から４５は中間電位設定回路４を構成するインバー
タ回路、ＮＯＲ回路、ＮＡＮＤ回路である。
タ回路、ＮＯＲ回路、ＮＡＮＤ回路である。
以上のように構成された本実施例の半導体メモリ装置に
ついて、以下その動作を説明する。
ついて、以下その動作を説明する。
内部データＳ、／Ｓには、アドレス入力に対応したデー
タが出ていて、出力制御回路２が、内部データＳ、／Ｓ
の電位レベルに従い最終データ出力回路１を制御するこ
とで、出力りは高しヘルもしくは低レベルに確定してい
る。この時、中間電位設定回路４が非活性状態の為、中
間電位出力回路３は動作しない。
タが出ていて、出力制御回路２が、内部データＳ、／Ｓ
の電位レベルに従い最終データ出力回路１を制御するこ
とで、出力りは高しヘルもしくは低レベルに確定してい
る。この時、中間電位設定回路４が非活性状態の為、中
間電位出力回路３は動作しない。
アドレス人力Ａが変化すると、内部データＳ７／Ｓにア
ドレス入力に対応したデータが出力される以前に、アド
レス入力の遷移を検出して、例えば、データＳ、／Ｓを
共に低レベルにすることによって、中間電位設定回路４
を活性状態にする。
ドレス入力に対応したデータが出力される以前に、アド
レス入力の遷移を検出して、例えば、データＳ、／Ｓを
共に低レベルにすることによって、中間電位設定回路４
を活性状態にする。
そして、出力りが高レベルなら、中間電位設定回路４に
より中間電位出力回路３のＮ型チャネルＭＯ８ＦＥＴ
Ｑ４を活性状態にして、出力りを中間電位に引き下げ
る。出力りが中間電位になると、中間電位設定回路４に
より、ＭＯＳＦＥＴ Ｑ４は非活性状態となる。逆に
、出力りか低レベルなら、中間電位出力回路３のＰ型チ
ャネルＭＯ３ＰＥＴＱ３により、出力りを中間電位に引
き上げる。この時、中間電位出力回路３のＰ型チャネル
ＭＯ３ＦＥＴＱ３とＮ型チャネルＭＯ８ＦＥＴ Ｑ４
とを貫通する電流は流れない。
より中間電位出力回路３のＮ型チャネルＭＯ８ＦＥＴ
Ｑ４を活性状態にして、出力りを中間電位に引き下げ
る。出力りが中間電位になると、中間電位設定回路４に
より、ＭＯＳＦＥＴ Ｑ４は非活性状態となる。逆に
、出力りか低レベルなら、中間電位出力回路３のＰ型チ
ャネルＭＯ３ＰＥＴＱ３により、出力りを中間電位に引
き上げる。この時、中間電位出力回路３のＰ型チャネル
ＭＯ３ＦＥＴＱ３とＮ型チャネルＭＯ８ＦＥＴ Ｑ４
とを貫通する電流は流れない。
その後、内部データＳ、／Ｓにアドレス入力に対応した
データがでてくると中間電位設定回路４が非活性状態に
なり、中間電位出力回路３は動作しない。そして、出力
制御回路２が、最終データ出力回路１−を制御すること
で、出力りは、アドレス入力に対応して高しヘルもしく
は低レベルに変化する。従って、出力りは、常に中間電
位出力回路３によって設定された中間電位から変化する
。
データがでてくると中間電位設定回路４が非活性状態に
なり、中間電位出力回路３は動作しない。そして、出力
制御回路２が、最終データ出力回路１−を制御すること
で、出力りは、アドレス入力に対応して高しヘルもしく
は低レベルに変化する。従って、出力りは、常に中間電
位出力回路３によって設定された中間電位から変化する
。
以上のように本実施例によれば、出力を中間電位に設定
する為の最終データ出力回路を、アドレス入力に対応し
たデータを出力する為の通常最終データ出力回路と分離
することができるので、出力を中間電位に設定する際の
出力の遷移時間は通常データ出力と関係なく制御するこ
とができる。
する為の最終データ出力回路を、アドレス入力に対応し
たデータを出力する為の通常最終データ出力回路と分離
することができるので、出力を中間電位に設定する際の
出力の遷移時間は通常データ出力と関係なく制御するこ
とができる。
つまり、出力を中間電位に設定する為の最終データ出力
回路は、大きな外部負荷を駆動する通常の最終データ出
力回路の様に大きなトランジスタ能力を持ったＭＯＳＦ
ＥＴを用いる必要がなく、出力を中間電位に設定する為
だけに必要なトランジスタ能力を持ったＭＯＳＦＥＴを
用いればよい。
回路は、大きな外部負荷を駆動する通常の最終データ出
力回路の様に大きなトランジスタ能力を持ったＭＯＳＦ
ＥＴを用いる必要がなく、出力を中間電位に設定する為
だけに必要なトランジスタ能力を持ったＭＯＳＦＥＴを
用いればよい。
従って、出力を常に中間電位から変化させることによる
出力遷移時間の低減と同時に、その際発生する瞬時電流
を低減することができる。
出力遷移時間の低減と同時に、その際発生する瞬時電流
を低減することができる。
発明の効果
本発明は、データ出力端子にデータを出力する第１の最
終データ出力回路と、内部データに従い前記第１の最終
データ出力回路を制御する第１の制御回路と、前記デー
タ出力端子を中間電位に設定する第２の最終データ出力
回路と、内部データと出力データを検出して前記第２の
最終データ出力回路を制御する第２の制御回路とを備え
、アドレス入力の遷移後、前記第１の最終データ出力回
路によって、データが出力される以前に、前記第２の最
終データ出力回路によって、前記データ出力端子を中間
電位に設定する構成を有したことにより、出力と中間電
位に設定する際の出力の遷移時間を通常データ出力と関
係なく制御でき、その際発生する瞬時電流を低減するこ
とができる、という優れた効果の得られる半導体メモリ
装置を実現できるものである。
終データ出力回路と、内部データに従い前記第１の最終
データ出力回路を制御する第１の制御回路と、前記デー
タ出力端子を中間電位に設定する第２の最終データ出力
回路と、内部データと出力データを検出して前記第２の
最終データ出力回路を制御する第２の制御回路とを備え
、アドレス入力の遷移後、前記第１の最終データ出力回
路によって、データが出力される以前に、前記第２の最
終データ出力回路によって、前記データ出力端子を中間
電位に設定する構成を有したことにより、出力と中間電
位に設定する際の出力の遷移時間を通常データ出力と関
係なく制御でき、その際発生する瞬時電流を低減するこ
とができる、という優れた効果の得られる半導体メモリ
装置を実現できるものである。
第１図は本発明の一実施例における半導体メモリ装置の
ブロック図、第２図は第１図の要部の波形タイミング図
、第３図は本発明の具体的な一実施例における半導体メ
モリ装置の回路図、第４図は従来の半導体メモリ装置の
ブロック図である。 １・・・・・・最終データ出力回路、２・・・・・・出
力制御回路、３・・・・・・中間電位出力回路、４・・
・・・・中間電位設定回路、Ｓ、／Ｓ・・・・・・内部
データ、Ｄ・・・・・・出力、Ａ・・・・・・アドレス
入力’ｖ Ｑｌ、Ｑ３・・・・・・Ｐ型チャネ０
ブロック図、第２図は第１図の要部の波形タイミング図
、第３図は本発明の具体的な一実施例における半導体メ
モリ装置の回路図、第４図は従来の半導体メモリ装置の
ブロック図である。 １・・・・・・最終データ出力回路、２・・・・・・出
力制御回路、３・・・・・・中間電位出力回路、４・・
・・・・中間電位設定回路、Ｓ、／Ｓ・・・・・・内部
データ、Ｄ・・・・・・出力、Ａ・・・・・・アドレス
入力’ｖ Ｑｌ、Ｑ３・・・・・・Ｐ型チャネ０
Claims (1)
- データ出力端子にデータを出力する第１の最終データ出
力回路と、内部データに従い前記第１の最終データ出力
回路を制御する第１の制御回路と、前記データ出力端子
を中間電位に設定する第２の最終データ出力回路と、内
部データと出力データを検出して前記第２の最終データ
出力回路を制御する第２の制御回路とを備え、アドレス
入力の遷移後、前記第１の最終データ出力回路によって
、データが出力される以前に、前記第２の最終データ出
力回路によって、前記データ出力端子を中間電位に設定
する構成を有したことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1314802A JPH03175728A (ja) | 1989-12-04 | 1989-12-04 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1314802A JPH03175728A (ja) | 1989-12-04 | 1989-12-04 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03175728A true JPH03175728A (ja) | 1991-07-30 |
Family
ID=18057776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1314802A Pending JPH03175728A (ja) | 1989-12-04 | 1989-12-04 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03175728A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435414A (ja) * | 1990-05-31 | 1992-02-06 | Nec Corp | 出力回路 |
| JPH0456513A (ja) * | 1990-06-26 | 1992-02-24 | Matsushita Electric Ind Co Ltd | 論理回路 |
| JPH04104515A (ja) * | 1990-08-23 | 1992-04-07 | Nec Corp | 出力回路 |
| JPH08265133A (ja) * | 1995-03-24 | 1996-10-11 | Nec Corp | 電荷転送装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5123062A (ja) * | 1974-08-21 | 1976-02-24 | Hitachi Ltd | |
| JPS62159911A (ja) * | 1986-01-08 | 1987-07-15 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS62248306A (ja) * | 1986-04-21 | 1987-10-29 | Mitsubishi Electric Corp | 出力バツフア回路 |
| JPH01137821A (ja) * | 1987-11-25 | 1989-05-30 | Mitsubishi Electric Corp | Ｃｍｏｓ出力バッファ |
| JPH02237309A (ja) * | 1989-03-10 | 1990-09-19 | Mitsubishi Electric Corp | 出力バツフア |
-
1989
- 1989-12-04 JP JP1314802A patent/JPH03175728A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS62159911A (ja) * | 1986-01-08 | 1987-07-15 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS62248306A (ja) * | 1986-04-21 | 1987-10-29 | Mitsubishi Electric Corp | 出力バツフア回路 |
| JPH01137821A (ja) * | 1987-11-25 | 1989-05-30 | Mitsubishi Electric Corp | Ｃｍｏｓ出力バッファ |
| JPH02237309A (ja) * | 1989-03-10 | 1990-09-19 | Mitsubishi Electric Corp | 出力バツフア |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435414A (ja) * | 1990-05-31 | 1992-02-06 | Nec Corp | 出力回路 |
| JPH0456513A (ja) * | 1990-06-26 | 1992-02-24 | Matsushita Electric Ind Co Ltd | 論理回路 |
| JPH04104515A (ja) * | 1990-08-23 | 1992-04-07 | Nec Corp | 出力回路 |
| JPH08265133A (ja) * | 1995-03-24 | 1996-10-11 | Nec Corp | 電荷転送装置 |
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