JPH02155492A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02155492A JPH02155492A JP63308201A JP30820188A JPH02155492A JP H02155492 A JPH02155492 A JP H02155492A JP 63308201 A JP63308201 A JP 63308201A JP 30820188 A JP30820188 A JP 30820188A JP H02155492 A JPH02155492 A JP H02155492A
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- Japan
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- input terminal
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000009792 diffusion process Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 10
- 230000007423 decrease Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Feedback Control In General (AREA)
- Control Of Direct Current Motors (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にモータ等をコントロー
ルする半導体装置に関する。
ルする半導体装置に関する。
従来、この種の半導体装置は、第４図に示すように、４
個のＭＯＳトランジスタ５〜８で出力バッファドブリッ
ジ回路を構成していた。
個のＭＯＳトランジスタ５〜８で出力バッファドブリッ
ジ回路を構成していた。
即ち、第４図に示すように、入力端子１からの信号に応
じて第１及び第２の内部入力端子１２及び１３に出力を
供給するコントロール回路１１と、ドレインが電源端子
３に接続されソースが第１の出力端子９に接続されゲー
トが内部入力端子１２に接続される第１のＭＯＳトラン
ジスタ５と、ドレインが出力端子９に接続されソースが
接地端子４に接続されゲートが内部入力端子１３に接続
される第２のＭＯＳトランジスタ６と、ドレインが電源
端子３に接続されソースが第２の出力端子１０に接続さ
れゲートが内部入力端子１３に接続される第３のＭＯＳ
トランジスタ７と、ドレインが出力端子１０に接続され
ソースが接地端子４に接続されゲートが内部入力端子１
２に接続される第４のＭｏ８トランジスタ８とを含んで
構成される。なお、出力端子９及び１０間には負荷が接
続される。
じて第１及び第２の内部入力端子１２及び１３に出力を
供給するコントロール回路１１と、ドレインが電源端子
３に接続されソースが第１の出力端子９に接続されゲー
トが内部入力端子１２に接続される第１のＭＯＳトラン
ジスタ５と、ドレインが出力端子９に接続されソースが
接地端子４に接続されゲートが内部入力端子１３に接続
される第２のＭＯＳトランジスタ６と、ドレインが電源
端子３に接続されソースが第２の出力端子１０に接続さ
れゲートが内部入力端子１３に接続される第３のＭＯＳ
トランジスタ７と、ドレインが出力端子１０に接続され
ソースが接地端子４に接続されゲートが内部入力端子１
２に接続される第４のＭｏ８トランジスタ８とを含んで
構成される。なお、出力端子９及び１０間には負荷が接
続される。
第５図は第４図の半導体装置の動作を説明するための貫
通電流の特性図である。次に、第４図の半導体装置の動
作について第５図を参照して説明する。
通電流の特性図である。次に、第４図の半導体装置の動
作について第５図を参照して説明する。
内部入力端子１２のレベルが高レベル（以下、ｒＨ，と
記す）の時はトランジスタ５及び８が導通状態となるた
め、出力端子９の電位はほぼ７Ｍとなり、出力端子１０
の電位はほぼＯＶになる。
記す）の時はトランジスタ５及び８が導通状態となるた
め、出力端子９の電位はほぼ７Ｍとなり、出力端子１０
の電位はほぼＯＶになる。
内部入力端子１３のレベルがｒＨ，の時はトランジスタ
６及び７が導通状態となるなめ、出力端子９の電位はほ
ぼＯＶとなり、出力端子１０の電位はほぼＶＭになる。
６及び７が導通状態となるなめ、出力端子９の電位はほ
ぼＯＶとなり、出力端子１０の電位はほぼＶＭになる。
コントロール回路１］によって、内部入力端子１２及び
１３の電位は同時にｒ ＨＪにならないように制御され
る。しかし、このようにＮチャネル型のＭＯＳトランジ
スタで出力バッファＨブリッジ回路を構成した場合、電
源側のトランジスタのスイッチングスピードが遅いなめ
にトランジスタ５及びトランジスタ６が同時に導通状態
になり電源端子３から２つのトランジスタを通り接地端
子４に向って第５図に示す貫通電流が流れ、第５図に斜
線を施して示す電力が消費されてしまう。
１３の電位は同時にｒ ＨＪにならないように制御され
る。しかし、このようにＮチャネル型のＭＯＳトランジ
スタで出力バッファＨブリッジ回路を構成した場合、電
源側のトランジスタのスイッチングスピードが遅いなめ
にトランジスタ５及びトランジスタ６が同時に導通状態
になり電源端子３から２つのトランジスタを通り接地端
子４に向って第５図に示す貫通電流が流れ、第５図に斜
線を施して示す電力が消費されてしまう。
上述した従来の半導体装置は、Ｍｏ３トランジスタで出
力バッファＨブリッジ回路を構成する場合、電源側トラ
ンジスタと接地側トランジスタのスイッチングスピード
の差から貫通電流が流れ、消費電力が大きくなるという
欠点がある。又、貫通電流により、電源端子３や接地端
子４に大きなスパイクノイズを発生し、ＩＣの誤動作を
発生するという欠点がある。
力バッファＨブリッジ回路を構成する場合、電源側トラ
ンジスタと接地側トランジスタのスイッチングスピード
の差から貫通電流が流れ、消費電力が大きくなるという
欠点がある。又、貫通電流により、電源端子３や接地端
子４に大きなスパイクノイズを発生し、ＩＣの誤動作を
発生するという欠点がある。
本発明の目的は、貫通電流の流れる時間を少くして消費
電力の増加を押えるとともにスパイクノイズの発生を抑
圧できる半導体装置を提供することにある。
電力の増加を押えるとともにスパイクノイズの発生を抑
圧できる半導体装置を提供することにある。
本発明の半導体装置は、ドレインが電源端子に接続され
ソースが第１の出力端子に接続されゲートが第１の内部
入力端子に接続される第１のＭＯＳトランジス゛りと、
ドレインが前記第１の出力端子に接続されソースが接地
端子に接続されゲートが第２の内部入力端子に接続され
る第２のＭＯＳトランジスタと、ドレインが前記電源端
子に接続されソースが第２の出力端子に接続されゲート
が前記第２の内部入力端子に接続される第３のＭＯＳト
ランジスタと、ドレインが前記第２の出力端子に接続さ
れソースが前記接地端子に接続されゲートが前記第１の
内部入力端子に接続される第４のＭｏ３トランジスタと
、ドレインが前記第１の内部入力端子に接続されソース
が前記接地端子に接続されゲートが前記第２の出力端子
に接続される第５のＭＯＳトランジスタと、ドレインが
前記第２の内部入力端子に接続されソースが前記接地端
子に接続されゲートが前記第１の出力端子に接続される
第６のＭＯＳトランジスタとを含んで構成される。
ソースが第１の出力端子に接続されゲートが第１の内部
入力端子に接続される第１のＭＯＳトランジス゛りと、
ドレインが前記第１の出力端子に接続されソースが接地
端子に接続されゲートが第２の内部入力端子に接続され
る第２のＭＯＳトランジスタと、ドレインが前記電源端
子に接続されソースが第２の出力端子に接続されゲート
が前記第２の内部入力端子に接続される第３のＭＯＳト
ランジスタと、ドレインが前記第２の出力端子に接続さ
れソースが前記接地端子に接続されゲートが前記第１の
内部入力端子に接続される第４のＭｏ３トランジスタと
、ドレインが前記第１の内部入力端子に接続されソース
が前記接地端子に接続されゲートが前記第２の出力端子
に接続される第５のＭＯＳトランジスタと、ドレインが
前記第２の内部入力端子に接続されソースが前記接地端
子に接続されゲートが前記第１の出力端子に接続される
第６のＭＯＳトランジスタとを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。
第１図に示すように、第１の実施例と前述した第４図の
半導体装置との相違点は、Ｎチャネル型のＭｏ３トラン
ジスタ１４，１５が２個追加されている点である。
半導体装置との相違点は、Ｎチャネル型のＭｏ３トラン
ジスタ１４，１５が２個追加されている点である。
即ち、Ｎチャネル型のＭＯＳトランジスタ１４はドレイ
ンが内部入力端子１２に接続されソースが接地端子４に
接続されゲートが出力端子１０に接続されている。又、
Ｎチャネル型のＭｏ３）−ランジスタ１５はドレインが
内部入力端子１３に接続されソースが接地端子４に接続
されゲートが出力端子９に接続されている。
ンが内部入力端子１２に接続されソースが接地端子４に
接続されゲートが出力端子１０に接続されている。又、
Ｎチャネル型のＭｏ３）−ランジスタ１５はドレインが
内部入力端子１３に接続されソースが接地端子４に接続
されゲートが出力端子９に接続されている。
次に、第２図は第１図の第１の実施例の動作を説明する
ための貫通電流の特性図である。以下に、第１図の第１
の実施例の動作について第２図を参照して説明する。
ための貫通電流の特性図である。以下に、第１図の第１
の実施例の動作について第２図を参照して説明する。
いま、内部入力端子１２の電位がｒ Ｈ、で、内部入力
端子１３の電位が低レベル（以下、「Ｌ」と記す）のと
きは、ＭＯＳトランジスタ５及び８が導通状態となって
いて、出力端子９の電位はほぼ７Ｍであり、出力端子１
０の電位はほぼｏＶである。内部入力端子１２の電位を
ｒＨ，がら［Ｌ）に、内部入力端子１３の電位を「Ｌ」
がらｒ Ｈ、＋に変化させると、ＭＯＳトランジスタ５
及び８が非導通状態となりＭＯＳトランジスタ６及び７
が導通状態となる。変化の過度状態においては、電源側
トランジスタのスイッチングスピードが接地側トランジ
スタのそれより遅いため、ＭＯＳトランジスタ５が非導
通状態となる前にＭＯＳトランジスタ７が導通状態とな
る。
端子１３の電位が低レベル（以下、「Ｌ」と記す）のと
きは、ＭＯＳトランジスタ５及び８が導通状態となって
いて、出力端子９の電位はほぼ７Ｍであり、出力端子１
０の電位はほぼｏＶである。内部入力端子１２の電位を
ｒＨ，がら［Ｌ）に、内部入力端子１３の電位を「Ｌ」
がらｒ Ｈ、＋に変化させると、ＭＯＳトランジスタ５
及び８が非導通状態となりＭＯＳトランジスタ６及び７
が導通状態となる。変化の過度状態においては、電源側
トランジスタのスイッチングスピードが接地側トランジ
スタのそれより遅いため、ＭＯＳトランジスタ５が非導
通状態となる前にＭＯＳトランジスタ７が導通状態とな
る。
スイッチングスピードの差はそれぞれのトランジスタの
ゲートとソース間電圧ＶＧＳが異なるためにゲートの充
放電時間に差が生じ、ゲート電圧波形が異なってしまう
なめである。これを防止するには、電源側のトランジス
タの充放電時間を早くすればよい。貫通電流防止には、
特に断時のスピードが重要であり、ゲートの放電時間を
早くする必要がある。
ゲートとソース間電圧ＶＧＳが異なるためにゲートの充
放電時間に差が生じ、ゲート電圧波形が異なってしまう
なめである。これを防止するには、電源側のトランジス
タの充放電時間を早くすればよい。貫通電流防止には、
特に断時のスピードが重要であり、ゲートの放電時間を
早くする必要がある。
そのために、Ｎチャネル型のＭＯＳトランジスタ１４と
１５を追加している。これにより、ＭＯＳトランジスタ
８が非導通状態になると同時にＭＯＳトランジスタ１４
が導通状態となり、ＭＯＳトランジスタ５．のゲート電
位を接地電位としゲートの放電を早くすることができる
。
１５を追加している。これにより、ＭＯＳトランジスタ
８が非導通状態になると同時にＭＯＳトランジスタ１４
が導通状態となり、ＭＯＳトランジスタ５．のゲート電
位を接地電位としゲートの放電を早くすることができる
。
第２図に示すように、電源側のトランジスタの非導通状
態になるスピードが早くなった分だけ貫通電流が少くな
り、第２図に斜線で示した電力の消費は前述した第５図
の従来の半導体装置の貫通電流に比べて非常に小さくな
る。
態になるスピードが早くなった分だけ貫通電流が少くな
り、第２図に斜線で示した電力の消費は前述した第５図
の従来の半導体装置の貫通電流に比べて非常に小さくな
る。
なお、出力バッファドブリッジ回路を構成するＭＯＳト
ランジスタ５〜８のしきい電圧に比べてＭｏ８トランジ
スタ１４，１５のしきい電圧が低い程、電力消費量を低
減することができる。
ランジスタ５〜８のしきい電圧に比べてＭｏ８トランジ
スタ１４，１５のしきい電圧が低い程、電力消費量を低
減することができる。
第３図は本発明の第２の実施例の回路図である。
第３図に示すように、第２の実施例は上述した第１図の
実施例のＭＯＳトランジスタ５〜８で構成する出力バッ
ファドブリッジ回路を２重拡散型のＭＯＳトランジスタ
５．〜８．で構成している。２重拡散型のＭＯＳトラン
ジスタを使用する場合でも、通常のＭＯＳトランジスタ
と同様に貫通電流を防止できる。
実施例のＭＯＳトランジスタ５〜８で構成する出力バッ
ファドブリッジ回路を２重拡散型のＭＯＳトランジスタ
５．〜８．で構成している。２重拡散型のＭＯＳトラン
ジスタを使用する場合でも、通常のＭＯＳトランジスタ
と同様に貫通電流を防止できる。
〔発明の効果〕
以上説明した様に本発明は、貫通電流を生じる出力回路
と出力から入力に正帰還かががるシュミット回路で構成
することにより、出力回路の貫通電流の流れる時間を短
縮できるので、立上がり。
と出力から入力に正帰還かががるシュミット回路で構成
することにより、出力回路の貫通電流の流れる時間を短
縮できるので、立上がり。
立下り時間の大きな入力信号に対しても消費電力の増加
を防止できるとともに、電源端子や接地端子に発生する
スパイクノイズを低減できる効果がある。
を防止できるとともに、電源端子や接地端子に発生する
スパイクノイズを低減できる効果がある。
第１図は本発明の第１の実施例の回路図、第２図は第１
図の第１の実施例の動作を説明するための貫通電流を示
す特性図、第３図は本発明の第２の実施例の回路図、第
４図は従来の半導体装置の一例の回路図、第５図は第４
図の半導体装置の動作を説明するための貫通電流を示す
特性図である。 １・・・入力端子、２，３・・・電源端子、４・・・接
地端子、５〜８・・・ＭＯＳトランジスタ、５３〜８．
・、。 ２重拡散型のＭｏ３トランジスタ、９，１ｏ・・・出力
端子、１１・・・コントロール回路、１２．１３・・・
内部入力端子、１４．１５・・・Ｎチャネル型のＭＯＳ
トランジスタ。
図の第１の実施例の動作を説明するための貫通電流を示
す特性図、第３図は本発明の第２の実施例の回路図、第
４図は従来の半導体装置の一例の回路図、第５図は第４
図の半導体装置の動作を説明するための貫通電流を示す
特性図である。 １・・・入力端子、２，３・・・電源端子、４・・・接
地端子、５〜８・・・ＭＯＳトランジスタ、５３〜８．
・、。 ２重拡散型のＭｏ３トランジスタ、９，１ｏ・・・出力
端子、１１・・・コントロール回路、１２．１３・・・
内部入力端子、１４．１５・・・Ｎチャネル型のＭＯＳ
トランジスタ。
Claims (2)
- （１）ドレインが電源端子に接続されソースが第１の出
力端子に接続されゲートが第１の内部入力端子に接続さ
れる第１のＭＯＳトランジスタと、ドレインが前記第１
の出力端子に接続されソースが接地端子に接続されゲー
トが第２の内部入力端子に接続される第２のＭＯＳトラ
ンジスタと、ドレインが前記電源端子に接続されソース
が第２の出力端子に接続されゲートが前記第２の内部入
力端子に接続される第３のＭＯＳトランジスタと、ドレ
インが前記第２の出力端子に接続されソースが前記接地
端子に接続されゲートが前記第１の内部入力端子に接続
される第４のＭＯＳトランジスタと、ドレインが前記第
１の内部入力端子に接続されソースが前記接地端子に接
続されゲートが前記第２の出力端子に接続される第５の
ＭＯＳトランジスタと、ドレインが前記第２の内部入力
端子に接続されソースが前記接地端子に接続されゲート
が前記第１の出力端子に接続される第６のＭＯＳトラン
ジスタとを含むことを特徴とする半導体装置。 - （２）第１と第２と第３と第４のＭＯＳトランジスタは
２重拡散型のＭＯＳトランジスタである請求項１記載の
半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308201A JPH07118947B2 (ja) | 1988-12-05 | 1988-12-05 | 半導体装置 |
| US07/446,159 US5057720A (en) | 1988-12-05 | 1989-12-05 | Output buffering H-bridge circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308201A JPH07118947B2 (ja) | 1988-12-05 | 1988-12-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02155492A true JPH02155492A (ja) | 1990-06-14 |
| JPH07118947B2 JPH07118947B2 (ja) | 1995-12-18 |
Family
ID=17978136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63308201A Expired - Lifetime JPH07118947B2 (ja) | 1988-12-05 | 1988-12-05 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5057720A (ja) |
| JP (1) | JPH07118947B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5754068A (en) * | 1996-04-25 | 1998-05-19 | Nec Corporation | CMOS logic LSI having a long internal wiring conductor for signal transmission |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2623934B2 (ja) * | 1989-07-26 | 1997-06-25 | 日本電気株式会社 | 電流検出回路 |
| US5510744A (en) * | 1993-05-24 | 1996-04-23 | Integrated Device Technology, Inc. | Control circuit for reducing ground and power bounce from an output driver circuit |
| US6147545A (en) * | 1994-03-08 | 2000-11-14 | Texas Instruments Incorporated | Bridge control circuit for eliminating shoot-through current |
| US5822141A (en) * | 1996-03-27 | 1998-10-13 | International Business Machines Corporation | High speed FET write driver for an inductive head |
| US5969926A (en) * | 1997-03-19 | 1999-10-19 | Northern Telecom Limited | Short circuit protection arrangement for an output buffer of an integrated circuit |
| US5859519A (en) * | 1997-05-29 | 1999-01-12 | General Electric Company | Single phase motor drive |
| US6185057B1 (en) | 1998-10-21 | 2001-02-06 | International Business Machines Corporation | Method and apparatus for increasing the speed of write driver circuitry |
| JP4128700B2 (ja) | 1999-09-08 | 2008-07-30 | ローム株式会社 | 誘導性負荷駆動回路 |
| JP3813045B2 (ja) * | 2000-02-29 | 2006-08-23 | ローム株式会社 | Ｈブリッジドライバ |
| US6593807B2 (en) | 2000-12-21 | 2003-07-15 | William Harris Groves, Jr. | Digital amplifier with improved performance |
| KR20040077811A (ko) * | 2002-01-30 | 2004-09-06 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 부하에 대해 전기신호를 발생하는 전기 브리지를 구비한시스템과 이 시스템을 위한 제어장치 |
| US20060066352A1 (en) * | 2004-09-30 | 2006-03-30 | Davis Bradley K | Low-voltage, low-skew differential transmitter |
| US8730701B2 (en) * | 2009-02-12 | 2014-05-20 | Ecolab Usa Inc. | Driving circuit for powering a bi-directional load |
| US8638009B2 (en) * | 2009-09-30 | 2014-01-28 | The Toro Company | Corrosion reducing two-wire control systems |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4683387A (en) * | 1985-12-03 | 1987-07-28 | The United States Of America As Represented By The Secretary Of The Air Force | Quadrature switch apparatus for multi mode phase shift drivers |
| US4818901A (en) * | 1987-07-20 | 1989-04-04 | Harris Corporation | Controlled switching CMOS output buffer |
-
1988
- 1988-12-05 JP JP63308201A patent/JPH07118947B2/ja not_active Expired - Lifetime
-
1989
- 1989-12-05 US US07/446,159 patent/US5057720A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5754068A (en) * | 1996-04-25 | 1998-05-19 | Nec Corporation | CMOS logic LSI having a long internal wiring conductor for signal transmission |
Also Published As
| Publication number | Publication date |
|---|---|
| US5057720A (en) | 1991-10-15 |
| JPH07118947B2 (ja) | 1995-12-18 |
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