JPS62292015A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
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- JPS62292015A JPS62292015A JP61136686A JP13668686A JPS62292015A JP S62292015 A JPS62292015 A JP S62292015A JP 61136686 A JP61136686 A JP 61136686A JP 13668686 A JP13668686 A JP 13668686A JP S62292015 A JPS62292015 A JP S62292015A
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- JP
- Japan
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- signal
- output
- circuit
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- conductive
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
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- Physics & Mathematics (AREA)
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- Mathematical Physics (AREA)
- Logic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の詳細な説明
〔産業上の利用分野〕
本発明は出力バッファ回路に関し、特に多数の出力回路
を有するＣＭＯ３集積回路の信号出力部における負荷容
量を駆動する出力バッファ回路に関する６ 〔従来の技術〕 第２図は従来の出力バッファ回路の一例の回路図である
。
を有するＣＭＯ３集積回路の信号出力部における負荷容
量を駆動する出力バッファ回路に関する６ 〔従来の技術〕 第２図は従来の出力バッファ回路の一例の回路図である
。
この出力バッファ回路は、電源■ＤＤまたはグランドに
接続され、負荷容量３ａを駆動する最終段トランジスタ
３３．３４と、その制御ゲート３６．３７．３８より構
成され、出力制御信号３１がアクティブ（低レベル）と
なると入力データ信号３２が出力バッファ回路の出力端
に電源またはグランドレベルの出力３５として出力され
ていた。
接続され、負荷容量３ａを駆動する最終段トランジスタ
３３．３４と、その制御ゲート３６．３７．３８より構
成され、出力制御信号３１がアクティブ（低レベル）と
なると入力データ信号３２が出力バッファ回路の出力端
に電源またはグランドレベルの出力３５として出力され
ていた。
上述の従来の出力バッファ回路では、高速化するために
は、負荷容量駆動Ｉ・ランジスタ３３．３４のオン抵抗
（導通時の抵抗）を小さくしなければならず、また第４
図に示すように、出力レベル３はグランドレベルと電源
レベル間で変動し、この時の負荷容量の充放電により、
出力バッファ回路を多数有する集積回路内の電源線また
は接地線には大電流が流れ、電源レベルまたはグランド
レベルが変動し、集積回路全体の誤動作を生じる欠点が
あった。尚、第４図において、電流波形４６は、ＭｏＳ
トランジスタ３３が導通しＭＯＳトランジスタ３４が非
導通のとき、電源からＭＯＳトランジスタを３３を通っ
て負荷３９へ流れ込む電流を示し、電流波形４７はＭｏ
３）ランジスタ３３が非導通でＭｏ３）ランジスタ３４
が導通しているとき負荷３つからＭｏ３）−ラジスタ３
４を通ってグランドへ流れる電流を示す。
は、負荷容量駆動Ｉ・ランジスタ３３．３４のオン抵抗
（導通時の抵抗）を小さくしなければならず、また第４
図に示すように、出力レベル３はグランドレベルと電源
レベル間で変動し、この時の負荷容量の充放電により、
出力バッファ回路を多数有する集積回路内の電源線また
は接地線には大電流が流れ、電源レベルまたはグランド
レベルが変動し、集積回路全体の誤動作を生じる欠点が
あった。尚、第４図において、電流波形４６は、ＭｏＳ
トランジスタ３３が導通しＭＯＳトランジスタ３４が非
導通のとき、電源からＭＯＳトランジスタを３３を通っ
て負荷３９へ流れ込む電流を示し、電流波形４７はＭｏ
３）ランジスタ３３が非導通でＭｏ３）ランジスタ３４
が導通しているとき負荷３つからＭｏ３）−ラジスタ３
４を通ってグランドへ流れる電流を示す。
本発明の出力バッファ回路は、負荷容量を駆動する１組
の最終段トランジスタと、出力制御信号と入力データ信
号が入力され前記最終段トランジスタを共に導通あるい
は共に非導通にするように制御する１組の制御ゲートよ
り構成される同相出力回路と、前記出力制御信号が入力
されるワンショット・パルス発生回路と、前記負荷容量
を駆動する第２の１組の最終段トランジスタと、前記ワ
ンショット・パルス発生回路の出力信号と前記同相出力
回路の出力信号が入力され前記第２の最終段トランジス
タを共に導通あるいは共に非導通にするように制御する
１組の制御ゲートより構成される反転出力回路を有して
いる。
の最終段トランジスタと、出力制御信号と入力データ信
号が入力され前記最終段トランジスタを共に導通あるい
は共に非導通にするように制御する１組の制御ゲートよ
り構成される同相出力回路と、前記出力制御信号が入力
されるワンショット・パルス発生回路と、前記負荷容量
を駆動する第２の１組の最終段トランジスタと、前記ワ
ンショット・パルス発生回路の出力信号と前記同相出力
回路の出力信号が入力され前記第２の最終段トランジス
タを共に導通あるいは共に非導通にするように制御する
１組の制御ゲートより構成される反転出力回路を有して
いる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の回路図である。
本実施例は負荷容量りを駆動する最終段Ｉ−ランジスタ
３．４と、出力制御信号１と入力データ信号２が入力さ
れ最終段トランジスタ３．４を共に導通あるいは共に非
導通にするように制御する制御ゲー１−６．７．８を有
する同相出力回路１０と、出力制御信号１が入力される
ワンショッ１〜・パルス発生回路１１と、負荷容量９を
駆動する第２の最終段トランジスタ２０．２１と、ワン
ショット・パルス発生回路１１の出力信号１５と同相出
力回路１０の出力信号５が入力され、第２の最終段トラ
ンジスタ２０．２１を共に導通あるいは共に非導通にす
るように制御する制御ゲート１６．１７，１８．１９を
有する反転出力回路２３より構成されている。
３．４と、出力制御信号１と入力データ信号２が入力さ
れ最終段トランジスタ３．４を共に導通あるいは共に非
導通にするように制御する制御ゲー１−６．７．８を有
する同相出力回路１０と、出力制御信号１が入力される
ワンショッ１〜・パルス発生回路１１と、負荷容量９を
駆動する第２の最終段トランジスタ２０．２１と、ワン
ショット・パルス発生回路１１の出力信号１５と同相出
力回路１０の出力信号５が入力され、第２の最終段トラ
ンジスタ２０．２１を共に導通あるいは共に非導通にす
るように制御する制御ゲート１６．１７，１８．１９を
有する反転出力回路２３より構成されている。
最終段トランジスタ３，４は従来と同じオン抵抗のもの
であり、第２の最終段トランジスタ２０．２１は従来の
出力バッファ回路より大きいオン抵抗を持つ。
であり、第２の最終段トランジスタ２０．２１は従来の
出力バッファ回路より大きいオン抵抗を持つ。
第３図は第１図に示す実施例の動作タイミングを示す波
形図である。
形図である。
入力データ信号２が高レベルのとき出力制御信号１がア
クティブ（低レベル）になると最終段トランジスタ３．
４は負荷容量を駆動し同相出力回路１０の出力５は中間
レベルから電源レベルへと変化する。
クティブ（低レベル）になると最終段トランジスタ３．
４は負荷容量を駆動し同相出力回路１０の出力５は中間
レベルから電源レベルへと変化する。
出力制御信号１が高レベルになる立上りエツジでワンシ
ョット・パルス発生回路１１は低レベルのパルス１５を
発生する。この時点で出力制御信号１はインアクティブ
になっているため同相出力回路１０はオフ（非導通）と
なっているが、ワンショット・パルス発生回路１１で発
生した低レベル・パルスにより反転出力回路２３がオン
（導通）となり、出力電圧は電源レベルから下って行き
、ワンショット・パルス発生回路１１の出力１５が高レ
ベルになると反転出力回路２３はオフ（非導通）となり
、出力信号５は中間レベルとなる。
ョット・パルス発生回路１１は低レベルのパルス１５を
発生する。この時点で出力制御信号１はインアクティブ
になっているため同相出力回路１０はオフ（非導通）と
なっているが、ワンショット・パルス発生回路１１で発
生した低レベル・パルスにより反転出力回路２３がオン
（導通）となり、出力電圧は電源レベルから下って行き
、ワンショット・パルス発生回路１１の出力１５が高レ
ベルになると反転出力回路２３はオフ（非導通）となり
、出力信号５は中間レベルとなる。
次に、入力データ信号２が低レベルになり、出力制御信
号１が再び低レベルになると同相出力回路２３はオン（
導通）となり、負荷容量を駆動し、出力信号５は中間レ
ベルからグランドレベルへと変化する。
号１が再び低レベルになると同相出力回路２３はオン（
導通）となり、負荷容量を駆動し、出力信号５は中間レ
ベルからグランドレベルへと変化する。
その後、出力制御信号１が高レベルになる立上りで同相
出力回路２３はオフ（非導通）となるが、このとき、ワ
ンショッ１−・パルス発生回′ｊ？１１１より出力され
る低レベル・パルスにより反転出力回路２３がオン（導
通）となり、出力信号５はグランドレベルから中間レベ
ルへと変化する。
出力回路２３はオフ（非導通）となるが、このとき、ワ
ンショッ１−・パルス発生回′ｊ？１１１より出力され
る低レベル・パルスにより反転出力回路２３がオン（導
通）となり、出力信号５はグランドレベルから中間レベ
ルへと変化する。
以上説明したように本発明は、同相出力回路が非導通に
なった後、反転出力回路が動作することにより、バッフ
ァ回路出力を電源レベルまたはグランドレベルから中間
レベルにし、次に出力バッファ回路が導通になった時の
出力電圧の変化を小さくすることにより、負荷容量の充
放電電流を低減できる効果がある。
なった後、反転出力回路が動作することにより、バッフ
ァ回路出力を電源レベルまたはグランドレベルから中間
レベルにし、次に出力バッファ回路が導通になった時の
出力電圧の変化を小さくすることにより、負荷容量の充
放電電流を低減できる効果がある。
第１図は本発明の一実施例の回路図、第２図は従来の出
力バッファ回路の一例の回路図、第３図は第１図に示す
実施例の動作タイミングを説明する信号波形図、第４図
は第２図に示す出力バッファ回路の動作タイミングを説
明する信号波形図である。 １・・・出力制御信号、２・・・入力データ信号、３・
・・最終段（Ｐチャネル）トランジスタ、４・・・最終
段（Ｎチャネル）トランジスタ、５・・・出力信号、６
〜８・・・制御ゲート、９・・・負荷容量、ｉｏ・・・
同相出力回路、１１・・ワンショット・パルス発生回路
、１２・・・容量、１３．１４・・・制御ゲート、１５
・・・出力信号、１６〜１つ・・・制御ゲート、２ｏ・
・・最終段（Ｐチャネル）トランジスタ、２１・・・最
示冬段（Ｎチャネル）トランジスタ、２２・・・出力信
号、２３・・・反転出力回路、３１・・・出力制御信号
、３２・・入力データ信号、３３・・・最終段（Ｐチャ
ネル）トランジスタ、３４・・・最終段（Ｎチャネル）
トランジスタ、３５・・・出力信号、３６〜３８・・・
制御ゲート。 万１ 図 に２圀 ４７・ｓ７ −−箭３図 筋４図
力バッファ回路の一例の回路図、第３図は第１図に示す
実施例の動作タイミングを説明する信号波形図、第４図
は第２図に示す出力バッファ回路の動作タイミングを説
明する信号波形図である。 １・・・出力制御信号、２・・・入力データ信号、３・
・・最終段（Ｐチャネル）トランジスタ、４・・・最終
段（Ｎチャネル）トランジスタ、５・・・出力信号、６
〜８・・・制御ゲート、９・・・負荷容量、ｉｏ・・・
同相出力回路、１１・・ワンショット・パルス発生回路
、１２・・・容量、１３．１４・・・制御ゲート、１５
・・・出力信号、１６〜１つ・・・制御ゲート、２ｏ・
・・最終段（Ｐチャネル）トランジスタ、２１・・・最
示冬段（Ｎチャネル）トランジスタ、２２・・・出力信
号、２３・・・反転出力回路、３１・・・出力制御信号
、３２・・入力データ信号、３３・・・最終段（Ｐチャ
ネル）トランジスタ、３４・・・最終段（Ｎチャネル）
トランジスタ、３５・・・出力信号、３６〜３８・・・
制御ゲート。 万１ 図 に２圀 ４７・ｓ７ −−箭３図 筋４図
Claims (1)
- 負荷容量を駆動する１組の最終段トランジスタと、出力
制御信号と入力データ信号が入力され前記最終段トラン
ジスタを共に導通あるいは共に非導通にするように制御
する１組の制御ゲートより構成される同相出力回路と、
前記出力制御信号が入力されるワンショット・パルス発
生回路と、前記負荷容量を駆動する第２の１組の最終段
トランジスタと、前記ワンショット・パルス発生回路の
出力信号と前記同相出力回路の出力信号が入力され前記
第２の最終段トランジスタを共に導通あるいは共に非導
通にするように制御する１組の制御ゲートより構成され
る反転出力回路とを含むことを特徴とする出力バッファ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136686A JPS62292015A (ja) | 1986-06-11 | 1986-06-11 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136686A JPS62292015A (ja) | 1986-06-11 | 1986-06-11 | 出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62292015A true JPS62292015A (ja) | 1987-12-18 |
Family
ID=15181099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61136686A Pending JPS62292015A (ja) | 1986-06-11 | 1986-06-11 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62292015A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153919A (ja) * | 1986-09-30 | 1988-06-27 | テキサス インスツルメンツ インコーポレイテツド | ノイズ特性を改善したｃｍｏｓ論理回路 |
| US5739715A (en) * | 1995-10-31 | 1998-04-14 | Hewlett-Packard Co. | Digital signal driver circuit having a high slew rate |
| US7250796B2 (en) | 1994-11-15 | 2007-07-31 | Renesas Technology Corp. | Semiconductor device including an output circuit having a reduced output noise |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5740794A (en) * | 1980-08-21 | 1982-03-06 | Nec Corp | Address inverter circuit |
| JPS59181828A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 半導体素子の出力バツフア回路 |
-
1986
- 1986-06-11 JP JP61136686A patent/JPS62292015A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5740794A (en) * | 1980-08-21 | 1982-03-06 | Nec Corp | Address inverter circuit |
| JPS59181828A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 半導体素子の出力バツフア回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153919A (ja) * | 1986-09-30 | 1988-06-27 | テキサス インスツルメンツ インコーポレイテツド | ノイズ特性を改善したｃｍｏｓ論理回路 |
| US7250796B2 (en) | 1994-11-15 | 2007-07-31 | Renesas Technology Corp. | Semiconductor device including an output circuit having a reduced output noise |
| US5739715A (en) * | 1995-10-31 | 1998-04-14 | Hewlett-Packard Co. | Digital signal driver circuit having a high slew rate |
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