JPS61262827A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61262827A JPS61262827A JP60105629A JP10562985A JPS61262827A JP S61262827 A JPS61262827 A JP S61262827A JP 60105629 A JP60105629 A JP 60105629A JP 10562985 A JP10562985 A JP 10562985A JP S61262827 A JPS61262827 A JP S61262827A
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- integrated circuit
- semiconductor integrated
- circuit device
- power consumption
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に係り、特に相補型Ｍ
ＯＳ集積回路（ＣＭＯＳＩＣ）における消費電力の低減
化回路に関するものでらる。
ＯＳ集積回路（ＣＭＯＳＩＣ）における消費電力の低減
化回路に関するものでらる。
従来の半導体集積回路装置として例えばバスコントロー
ラ全例にとって説明する。このバスコントローラは、マ
イクロプロセッサから出力されるマイクロプロセッサの
状態（ステータス）會示す複数の外部信号入力全デコー
ドし、各種制御信号全適切なタイミングで発生するもの
で、バイポーラトランジスタによる回路構成金とってい
る。
ラ全例にとって説明する。このバスコントローラは、マ
イクロプロセッサから出力されるマイクロプロセッサの
状態（ステータス）會示す複数の外部信号入力全デコー
ドし、各種制御信号全適切なタイミングで発生するもの
で、バイポーラトランジスタによる回路構成金とってい
る。
このように、従来のパスコントローラにおいては、バイ
ポーラトランジスタに、ｒる回路構成ケとっており、低
消費電力化が目的の回路は存在していないのが笑情でる
る。
ポーラトランジスタに、ｒる回路構成ケとっており、低
消費電力化が目的の回路は存在していないのが笑情でる
る。
この発明は、このような点に鑑みてなさｉｔたもので、
相補型ＭＯＳトランジスタによる回路構成をとるととも
に、さらにシステムクロックの内部クロック全一時的に
とめる消費電力低減回路全構成口することにより、消費
電力の低減７図ることを目的とするものでるる。
相補型ＭＯＳトランジスタによる回路構成をとるととも
に、さらにシステムクロックの内部クロック全一時的に
とめる消費電力低減回路全構成口することにより、消費
電力の低減７図ることを目的とするものでるる。
〔問題点を解決するだめの手段〕
この発明に係る半導体集積回路装置は、相補型ＭＯＳ）
ランジスタによるＣＭＯＳ回路構成とし、外部信号入力
の特定の組合せ状態においてこれら外部信号入力と内部
制御信号入力との論理条件が一致したときに消費電力低
減モードに設定され、上記外部信号入力の上記以外の組
合せの状態において消費電力低減モードが自動的に解除
さｔし通常の動作モードに復帰するような消費電力低減
回路を具備したものでるる。
ランジスタによるＣＭＯＳ回路構成とし、外部信号入力
の特定の組合せ状態においてこれら外部信号入力と内部
制御信号入力との論理条件が一致したときに消費電力低
減モードに設定され、上記外部信号入力の上記以外の組
合せの状態において消費電力低減モードが自動的に解除
さｔし通常の動作モードに復帰するような消費電力低減
回路を具備したものでるる。
この発明における消費電力低減回路ね、外部信号入力の
特定の組合せの状態において消費電力低減モードに設定
される。これによって、該消費電力低減Ｎ路にＪ：９内
部クロックが固定され、負荷容量の光放電による消費電
流が減少することにより、消費電力の低減が東現される
。止た、外部信号入力の上記以外の組合せの状態におい
ては、自動的に内部クロックの動作が再開され、通常の
動作モードに入ることになる。
特定の組合せの状態において消費電力低減モードに設定
される。これによって、該消費電力低減Ｎ路にＪ：９内
部クロックが固定され、負荷容量の光放電による消費電
流が減少することにより、消費電力の低減が東現される
。止た、外部信号入力の上記以外の組合せの状態におい
ては、自動的に内部クロックの動作が再開され、通常の
動作モードに入ることになる。
以下、この発明全図に示す実施例に基づいて説明する。
第１図はこの発明の一実施例による半導体集積回路装置
？示す回路構成図でるり、マイクロプロセッサ（図示せ
ず）から出力されるマイクロプロセッサのステータスを
示す外部信号入力に対応してシステムクロックとしての
外部クロック入力全制御する場合全示すものである。同
図において、１け内部制御信号Ｃが印加される内部制御
信号入力端子、２，３および４はマイクロプロセッサの
ステータス會示す外部信号ｂ１〜ｂ３が印加される複数
の外部信号入力端子、５は外部クロックａが印加される
外部クロック入力端子、ｂは上記内部制御信号Ｃ゛がそ
の入力端子１を介して入力さｎるインバータ、７は上記
各外部信号ｂ１〜ｂ３がその入力端子２〜４を介して入
力され、かつインバータ６の出力が入力されるアンド（
ＡＮＤ）ゲートからなるパワーダウン信号発生回路であ
り、この回路７はインバータ６の出力に応じたパワーダ
ウン信号ＰＤ全発生する。また、８はこのパワーダウン
信号発生回路７よりのパワーダウン信号ＰＤが入力され
るとともに、外部クロックａがその入力端子５全介して
入力されるノア（ＮＯＲ）ゲートであり、その出力端子
９から内部クロックｄｉ取り出丁ものとなっている。な
お、上記各インバータ６、パワーダウン信号発生回路γ
およびノアゲート８は相補盤ＭＯＳ）ランジスタＶＣよ
るＣＭＯＳ集積回路から構成されるものであジ、これら
インバータ６、パワーダウン信号発生回路７．ノアゲー
ト８により消費電力低減回路全構成している。
？示す回路構成図でるり、マイクロプロセッサ（図示せ
ず）から出力されるマイクロプロセッサのステータスを
示す外部信号入力に対応してシステムクロックとしての
外部クロック入力全制御する場合全示すものである。同
図において、１け内部制御信号Ｃが印加される内部制御
信号入力端子、２，３および４はマイクロプロセッサの
ステータス會示す外部信号ｂ１〜ｂ３が印加される複数
の外部信号入力端子、５は外部クロックａが印加される
外部クロック入力端子、ｂは上記内部制御信号Ｃ゛がそ
の入力端子１を介して入力さｎるインバータ、７は上記
各外部信号ｂ１〜ｂ３がその入力端子２〜４を介して入
力され、かつインバータ６の出力が入力されるアンド（
ＡＮＤ）ゲートからなるパワーダウン信号発生回路であ
り、この回路７はインバータ６の出力に応じたパワーダ
ウン信号ＰＤ全発生する。また、８はこのパワーダウン
信号発生回路７よりのパワーダウン信号ＰＤが入力され
るとともに、外部クロックａがその入力端子５全介して
入力されるノア（ＮＯＲ）ゲートであり、その出力端子
９から内部クロックｄｉ取り出丁ものとなっている。な
お、上記各インバータ６、パワーダウン信号発生回路γ
およびノアゲート８は相補盤ＭＯＳ）ランジスタＶＣよ
るＣＭＯＳ集積回路から構成されるものであジ、これら
インバータ６、パワーダウン信号発生回路７．ノアゲー
ト８により消費電力低減回路全構成している。
次に上記実施例構成の動作について第２図に示すタイミ
ングチャート全参照して説明する。第１図において、マ
イクロプロセッサのステータスを示す外部信号ｂｌ’−
ｂｓがすべて’ Ｈ”とな９（第２図（ｂ）参照）、然
るのちに第２図（ｃ）に示す内部制御信号Ｃが１Ｌ″と
なると、この◆Ｌ“の制御信号Ｃはインバータ６で反転
してパワーダウン信号発生回路７に入力される。すると
、この回路Ｔより出力さ扛るパワーダウン信号ＰＤ Ｆ
ｉ論理条件が一致して” Ｈ”となり、その◆Ｈ″の出
力がノアゲート８に入力される。これにより、ノアゲー
ト８は、第２図（ａ）に示す外部クロックａが入力され
る一定周期の波形とは無関係に出力が’ Ｌ ”となる
。これによって、その出力端子９工９の内部りロックｄ
は、第２図（ｄ）に示すように＊ Ｌ ｐに固定され、
消費電力低減モードに設定される。次に、第２図（ｂ）
に示す外部信号す、−ｂａが上記以外の状態にな４！：
ｌ（’Ｌ″）、力・つ第２図（ｃ） Ｋ示す内部制御信
号Ｃが％Ｈ″ になると、パワーダウン信号発生回路７
から出力されるパワーダウン信号ＰＤはただちに％ Ｌ
１１におちるので、ノアゲート８の出力となる内部ク
ロックｄは、第２図（ｄ）に示すように、外部クロック
ａの反転出力が現われる。そのため、上記消費電力低減
モードが解除され、通常の動作モードに復帰することに
なる。
ングチャート全参照して説明する。第１図において、マ
イクロプロセッサのステータスを示す外部信号ｂｌ’−
ｂｓがすべて’ Ｈ”とな９（第２図（ｂ）参照）、然
るのちに第２図（ｃ）に示す内部制御信号Ｃが１Ｌ″と
なると、この◆Ｌ“の制御信号Ｃはインバータ６で反転
してパワーダウン信号発生回路７に入力される。すると
、この回路Ｔより出力さ扛るパワーダウン信号ＰＤ Ｆ
ｉ論理条件が一致して” Ｈ”となり、その◆Ｈ″の出
力がノアゲート８に入力される。これにより、ノアゲー
ト８は、第２図（ａ）に示す外部クロックａが入力され
る一定周期の波形とは無関係に出力が’ Ｌ ”となる
。これによって、その出力端子９工９の内部りロックｄ
は、第２図（ｄ）に示すように＊ Ｌ ｐに固定され、
消費電力低減モードに設定される。次に、第２図（ｂ）
に示す外部信号す、−ｂａが上記以外の状態にな４！：
ｌ（’Ｌ″）、力・つ第２図（ｃ） Ｋ示す内部制御信
号Ｃが％Ｈ″ になると、パワーダウン信号発生回路７
から出力されるパワーダウン信号ＰＤはただちに％ Ｌ
１１におちるので、ノアゲート８の出力となる内部ク
ロックｄは、第２図（ｄ）に示すように、外部クロック
ａの反転出力が現われる。そのため、上記消費電力低減
モードが解除され、通常の動作モードに復帰することに
なる。
このように、上記実施例によれば、複数の外部信号ｂｌ
−ｂ３の特定の組合せの状態においてこれら外部信号と
内部制御信号Ｃとの入力条件が一致したときにパワーダ
ウン信号発生回路Ｉの出力によって消費電力低減モード
に設定することにより、ノアゲート８の出力である内部
クロックｄが一時的に固定されるので、負荷容量の充放
電による消費電流が減少する。これによって、数ゲート
の論理回路全付加するだけで消費電力の低減が実現でき
る。
−ｂ３の特定の組合せの状態においてこれら外部信号と
内部制御信号Ｃとの入力条件が一致したときにパワーダ
ウン信号発生回路Ｉの出力によって消費電力低減モード
に設定することにより、ノアゲート８の出力である内部
クロックｄが一時的に固定されるので、負荷容量の充放
電による消費電流が減少する。これによって、数ゲート
の論理回路全付加するだけで消費電力の低減が実現でき
る。
なお、上記実施例では消費電力低減回路全インバータ６
、アンドゲート７およびノアゲート８から構成した場合
について示したが、その他の論理回路であってもよく、
上記実施例と同様の効果全奏する。
、アンドゲート７およびノアゲート８から構成した場合
について示したが、その他の論理回路であってもよく、
上記実施例と同様の効果全奏する。
［発明の効果〕
以上のように、この発明によれば、相補ＷＭＯＳトラン
ジスタによる回路構成音とるとともに、システムクロッ
クの内部クロック全一時的に止めるよう（で構成したの
で、消費電力の低減が実現できる効果がめる。
ジスタによる回路構成音とるとともに、システムクロッ
クの内部クロック全一時的に止めるよう（で構成したの
で、消費電力の低減が実現できる効果がめる。
第１図はこの発明の一実施例による半導体集積回路装置
を示す回路構成図、第２図は上記丈施例装置の動作全説
明するためのタイミングチャートでめる。 １・・・・内部制御信号入力端子、２〜４・・・・外部
信号入力端子、５・・・・外部クロック入力端子、６・
・・・インノ（−タ、７・・・・〕くワーダウン信号発
生回路、８・−・・ノアゲート９・・・・内部クロック
出力端子。
を示す回路構成図、第２図は上記丈施例装置の動作全説
明するためのタイミングチャートでめる。 １・・・・内部制御信号入力端子、２〜４・・・・外部
信号入力端子、５・・・・外部クロック入力端子、６・
・・・インノ（−タ、７・・・・〕くワーダウン信号発
生回路、８・−・・ノアゲート９・・・・内部クロック
出力端子。
Claims (3)
- （１）消費電力を低減できるスイッチ手段を有し、かつ
上記スイッチ手段を制御するための信号を発生する信号
発生手段を有する半導体集積回路装置であつて、該半導
体集積回路装置の信号発生手段に印加される複数の外部
信号入力の特定の組合せ状態によつて、上記半導体集積
回路装置の内部制御信号との相関により消費電力低減モ
ードに設定され、上記半導体集積回路装置の信号発生手
段に印加される外部信号入力の上記以外の組合せ状態に
おいて上記消費電力低減モードが自動的に解除され通常
の動作モードに復帰するようにしたことを特徴とする半
導体集積回路装置。 - （２）半導体集積回路装置の信号発生手段は、複数の外
部信号入力の各種組合せに応じた制御信号出力を発生す
ることを特徴とする特許請求の範囲第１項記載の半導体
集積回路装置。 - （３）半導体集積回路装置は相補型ＭＯＳトランジスタ
による回路構成からなり、信号発生手段に印加される複
数の外部信号入力の特定の組合せの状態において、これ
ら外部信号入力と内部制御信号入力との論理条件が一致
したときにスイッチ手段より出力される内部クロックを
固定することにより消費電力低減モードに設定し、上記
外部信号入力以外の組合せの状態において自動的に上記
内部クロックを動作させて通常の動作モードに復帰する
ことを特徴とする特許請求の範囲第１項または第２項記
載の半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105629A JPS61262827A (ja) | 1985-05-15 | 1985-05-15 | 半導体集積回路装置 |
| KR1019860000690A KR900005234B1 (ko) | 1985-05-15 | 1986-02-01 | 반도체 집적회로장치 |
| US06/861,849 US4737666A (en) | 1985-05-15 | 1986-05-12 | Integrated circuit semiconductor device with reduced power dissipation in a power-down mode |
| GB8611595A GB2177524B (en) | 1985-05-15 | 1986-05-13 | A semiconductor integrated circuit device |
| DE19863616225 DE3616225A1 (de) | 1985-05-15 | 1986-05-14 | Integrierte halbleiterschaltungseinheit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105629A JPS61262827A (ja) | 1985-05-15 | 1985-05-15 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61262827A true JPS61262827A (ja) | 1986-11-20 |
Family
ID=14412764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60105629A Pending JPS61262827A (ja) | 1985-05-15 | 1985-05-15 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4737666A (ja) |
| JP (1) | JPS61262827A (ja) |
| KR (1) | KR900005234B1 (ja) |
| DE (1) | DE3616225A1 (ja) |
| GB (1) | GB2177524B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456113B2 (en) | 2000-04-24 | 2002-09-24 | Nec Corporation | Scan flip-flop circuit having scan logic output terminal dedicated to scan test |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2838967B2 (ja) * | 1993-12-17 | 1998-12-16 | 日本電気株式会社 | 同期型半導体装置用パワーカット回路 |
| US5450027A (en) * | 1994-04-08 | 1995-09-12 | At&T Corp. | Low-power-dissipation CMOS circuits |
| US5901322A (en) * | 1995-06-22 | 1999-05-04 | National Semiconductor Corporation | Method and apparatus for dynamic control of clocks in a multiple clock processor, particularly for a data cache |
| US5907562A (en) * | 1996-07-31 | 1999-05-25 | Nokia Mobile Phones Limited | Testable integrated circuit with reduced power dissipation |
| US6324679B1 (en) | 1997-06-03 | 2001-11-27 | Nec Usa, Inc. | Register transfer level power optimization with emphasis on glitch analysis and reduction |
| US6845131B1 (en) | 2000-10-03 | 2005-01-18 | Spectrum Signal Processing Inc. | Differential signaling power management |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4042841A (en) * | 1974-09-20 | 1977-08-16 | Rca Corporation | Selectively powered flip-flop |
| US4381552A (en) * | 1978-12-08 | 1983-04-26 | Motorola Inc. | Stanby mode controller utilizing microprocessor |
| US4316247A (en) * | 1979-10-30 | 1982-02-16 | Texas Instruments, Inc. | Low power consumption data processing system |
| JPS5667964A (en) * | 1979-11-08 | 1981-06-08 | Nec Corp | Integrated circuit |
| FR2525416A1 (fr) * | 1982-04-20 | 1983-10-21 | Efcis | Compteur avec sauvegarde non volatile de son contenu |
| JPS5933549A (ja) * | 1982-08-19 | 1984-02-23 | Toshiba Corp | Ｃｍｏｓ形１チツプマイクロプロセツサ |
| US4545030A (en) * | 1982-09-28 | 1985-10-01 | The John Hopkins University | Synchronous clock stopper for microprocessor |
| JPS5957525A (ja) * | 1982-09-28 | 1984-04-03 | Fujitsu Ltd | Ｃｍｉｓ回路装置 |
| JPS5975721A (ja) * | 1982-10-25 | 1984-04-28 | Toshiba Corp | 信号入力回路およびその制御方法 |
| DE3242952A1 (de) * | 1982-11-20 | 1984-05-24 | SWF-Spezialfabrik für Autozubehör Gustav Rau GmbH, 7120 Bietigheim-Bissingen | Rechner, insbesondere bordrechner fuer kraftfahrzeuge |
| US4698748A (en) * | 1983-10-07 | 1987-10-06 | Essex Group, Inc. | Power-conserving control system for turning-off the power and the clocking for data transactions upon certain system inactivity |
| US4627085A (en) * | 1984-06-29 | 1986-12-02 | Applied Micro Circuits Corporation | Flip-flop control circuit |
-
1985
- 1985-05-15 JP JP60105629A patent/JPS61262827A/ja active Pending
-
1986
- 1986-02-01 KR KR1019860000690A patent/KR900005234B1/ko not_active IP Right Cessation
- 1986-05-12 US US06/861,849 patent/US4737666A/en not_active Expired - Lifetime
- 1986-05-13 GB GB8611595A patent/GB2177524B/en not_active Expired
- 1986-05-14 DE DE19863616225 patent/DE3616225A1/de not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456113B2 (en) | 2000-04-24 | 2002-09-24 | Nec Corporation | Scan flip-flop circuit having scan logic output terminal dedicated to scan test |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2177524A (en) | 1987-01-21 |
| US4737666A (en) | 1988-04-12 |
| DE3616225A1 (de) | 1986-11-20 |
| GB2177524B (en) | 1989-07-05 |
| KR860009551A (ko) | 1986-12-23 |
| KR900005234B1 (ko) | 1990-07-21 |
| GB8611595D0 (en) | 1986-06-18 |
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