JP2705085B2 - デコーダのテスト回路 - Google Patents
デコーダのテスト回路Info
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- JP2705085B2 JP2705085B2 JP63072281A JP7228188A JP2705085B2 JP 2705085 B2 JP2705085 B2 JP 2705085B2 JP 63072281 A JP63072281 A JP 63072281A JP 7228188 A JP7228188 A JP 7228188A JP 2705085 B2 JP2705085 B2 JP 2705085B2
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- JP
- Japan
- Prior art keywords
- decoder
- circuit
- output
- level
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデコーダのテスト回路、特に、MOS−LSIのデ
コーダのテスト回路に関する。
コーダのテスト回路に関する。
近年、LSIの大規模化に伴ない、種々のテスト回路がL
SIに組み込まれる機会が多くなった。マイクロプロセッ
サにおいては、内部ROMの掃きだしモード，キャリー・
ルックアヘッドのテスト回路等は必須のものとなりつつ
ある。
SIに組み込まれる機会が多くなった。マイクロプロセッ
サにおいては、内部ROMの掃きだしモード，キャリー・
ルックアヘッドのテスト回路等は必須のものとなりつつ
ある。
このためのテスト回路は、できるかぎり少ない素子数
で実現する必要がある。
で実現する必要がある。
次に従来のデコーダのテスト回路について図面を参照
して詳細に説明する。
して詳細に説明する。
第５図は従来のデコーダのテスト回路の一例を示すブ
ロック図である。
ロック図である。
第５図に示すデコーダのテスト回路は、デコーダ41
と、テスト回路42と、デコーダ入力I,I2・・・・INと、
デコーダ出力O1,O2・・・ONと、テスト出力Ｓとを含ん
で構成される。
と、テスト回路42と、デコーダ入力I,I2・・・・INと、
デコーダ出力O1,O2・・・ONと、テスト出力Ｓとを含ん
で構成される。
第６図は第５図に示すテスト回路42の詳細を示す回路
図である。
図である。
デコーダ41の出力が２出力以上選択された場合、テス
ト出力Ｓは０になり、デコーダ41が誤動作していること
を示す。またデコーダ41のすべての出力が0,つまり何も
選択しない場合もテスト出力Ｓは０となり故障検出がで
きる。
ト出力Ｓは０になり、デコーダ41が誤動作していること
を示す。またデコーダ41のすべての出力が0,つまり何も
選択しない場合もテスト出力Ｓは０となり故障検出がで
きる。
この回路の所要素子数は、CMOSの場合でデコーダ41の
出力数をｎとすると、 インバータ部・トランジスタ数 2n×２ アンド部・トランジスタ数 2n×2n×２ オア部・トランジスタ数 2n×２ 合計 2n+2（１＋2n-1）個 のようになる。
出力数をｎとすると、 インバータ部・トランジスタ数 2n×２ アンド部・トランジスタ数 2n×2n×２ オア部・トランジスタ数 2n×２ 合計 2n+2（１＋2n-1）個 のようになる。
上述した従来のデコーダのテスト回路は、デコーダの
出力数の増大にともなって、多数のトランジスタが必要
になるという欠点があった。
出力数の増大にともなって、多数のトランジスタが必要
になるという欠点があった。
本発明のデコーダのテスト回路は、マイクロプロセッ
サの内部ROM等のデコーダのテスト回路において、デー
コーダの出力をレシオのNOR回路の入力に対応させ、前
記レシオのNOR回路の出力に第１のしきい値を有する第
１のセンスアンプと第２のしきい値を有する第２のセン
スアンプとを接続し、前記第１のしきい値をデコーダの
出力が１本だけ選択されている場合の前記レシオのNOR
回路の出力電圧である第１のレベルとデコーダの出力が
複数本選択されている場合の前記レシオのNOR回路の出
力電圧である第２のレベルとの間に設定し、前記第２の
しきい値をVDDと前記第１のレベルとの間に設定する。
サの内部ROM等のデコーダのテスト回路において、デー
コーダの出力をレシオのNOR回路の入力に対応させ、前
記レシオのNOR回路の出力に第１のしきい値を有する第
１のセンスアンプと第２のしきい値を有する第２のセン
スアンプとを接続し、前記第１のしきい値をデコーダの
出力が１本だけ選択されている場合の前記レシオのNOR
回路の出力電圧である第１のレベルとデコーダの出力が
複数本選択されている場合の前記レシオのNOR回路の出
力電圧である第２のレベルとの間に設定し、前記第２の
しきい値をVDDと前記第１のレベルとの間に設定する。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示すブロック図であ
る。
る。
第１図に示すデコーダのテスト回路は、レシオのNOR
回路11と、センス・アンプ12とを含んで構成される。
回路11と、センス・アンプ12とを含んで構成される。
第２図は第１図に示すレシオのNOR回路11をCMOSで実
現した回路図、第３図はレシオのNOR回路11の出力電圧
を示すグラフである。
現した回路図、第３図はレシオのNOR回路11の出力電圧
を示すグラフである。
テスト指令信号は、テストモードのときLOWレベ
ル，それ以外のときはHIGHレベルを入力しておく。これ
によって不用な電流の消費をおさえることができる。
ル，それ以外のときはHIGHレベルを入力しておく。これ
によって不用な電流の消費をおさえることができる。
デコーダの出力信号はＮチャンネル・トランジスタ2
2,23,24に供給される。
2,23,24に供給される。
センス・アンプ26,27は各々しきい値が異なる。
デコーダの出力が１本だけ選択されている場合、レシ
オのNOR回路11の出力電圧25は、Ｐチャンネル・トラン
ジスタ21と、Ｎチャンネル・トランジスタ22,23,24のう
ちの一つのトランジスタのON抵抗の比によって決まる。
オのNOR回路11の出力電圧25は、Ｐチャンネル・トラン
ジスタ21と、Ｎチャンネル・トランジスタ22,23,24のう
ちの一つのトランジスタのON抵抗の比によって決まる。
このときの出力電圧25の値は、レベル31で示される。
デコーダの出力が複数本選択された場合は、Ｎチャン
ネル・トランジスタ22,23,24のうち複数のトランジスタ
がON状態になるため、出力電圧25の値は、レベル32で示
されるように低下する。
ネル・トランジスタ22,23,24のうち複数のトランジスタ
がON状態になるため、出力電圧25の値は、レベル32で示
されるように低下する。
センス・アンプ26のしきい値をレベル31とレベル32の
間に設定すれば、デコーダの誤動作が検出できる。
間に設定すれば、デコーダの誤動作が検出できる。
ただし、デコーダ出力信号O1〜ONがすべてLOWである
と、出力電圧25はHIGHレベル（レベル33）のままとな
り、正常動作の場合との区別がつかないので、しきい値
がVDDとレベル31との間に設定されたセンス・アンプ27
により、この故障を検知する。
と、出力電圧25はHIGHレベル（レベル33）のままとな
り、正常動作の場合との区別がつかないので、しきい値
がVDDとレベル31との間に設定されたセンス・アンプ27
により、この故障を検知する。
第４図は本発明の第２の実施例を示す回路図である。
インバータ67は第３図におけるレベル33を検知するも
のである。
のである。
テストモード時、Ｐチャンネル・トランジスタ61はON
状態で、Ｎチャンネル・トランジスタ62,63,64がすべて
OFFの状態では、出力電圧65のレベルはほぼ電源電圧に
なるので、インバータ67のしきい値が若干高め（電源電
圧寄り）であれば、センス・アンプでなくても、この状
態を検出できる。
状態で、Ｎチャンネル・トランジスタ62,63,64がすべて
OFFの状態では、出力電圧65のレベルはほぼ電源電圧に
なるので、インバータ67のしきい値が若干高め（電源電
圧寄り）であれば、センス・アンプでなくても、この状
態を検出できる。
センス・アンプ66とインバータ67との論理積をAND回
路68でとることにより、テスト出力Ｓに、故障時1,正常
時０の論理値が得られる。
路68でとることにより、テスト出力Ｓに、故障時1,正常
時０の論理値が得られる。
本発明のデコーダのテスト回路は、しきい値の異なる
センス・アンプを用いることにより、使用トランジスタ
数を大幅に削減できるという効果がある。
センス・アンプを用いることにより、使用トランジスタ
数を大幅に削減できるという効果がある。
第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図に示すレシオのNOR回路の回路図、第３図は
レシオのNOR回路を出力レベルを説明するグラフ、第４
図は本発明の第２の実施例を示す回路図、第５図は従来
の一例を示すブロック図、第６図は第５図に示すテスト
回路の回路図である。 11……レシオのNOR回路、21……Ｐチャンネル・トラン
ジスタ、22,23,24……Ｎチャンネル・トランジスタ、2
6,27……センス・アンプ。
図は第１図に示すレシオのNOR回路の回路図、第３図は
レシオのNOR回路を出力レベルを説明するグラフ、第４
図は本発明の第２の実施例を示す回路図、第５図は従来
の一例を示すブロック図、第６図は第５図に示すテスト
回路の回路図である。 11……レシオのNOR回路、21……Ｐチャンネル・トラン
ジスタ、22,23,24……Ｎチャンネル・トランジスタ、2
6,27……センス・アンプ。
Claims (1)
- 【請求項１】マイクロプロセッサの内部ROM等のデコー
ダのテスト回路において、デーコーダの出力をレシオの
NOR回路の入力に対応させ、前記レシオのNOR回路の出力
に第１のしきい値を有する第１のセンスアンプと第２の
しきい値を有する第２のセンスアンプとを接続し、前記
第１のしきい値をデコーダの出力が１本だけ選択されて
いる場合の前記レシオのNOR回路の出力電圧である第１
のレベルとデコーダの出力が複数本選択されている場合
の前記レシオのNOR回路の出力電圧である第２のレベル
との間に設定し、前記第２のしきい値をVDDと前記第１
のレベルとの間に設定することを特徴とするデコーダの
テスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072281A JP2705085B2 (ja) | 1988-03-25 | 1988-03-25 | デコーダのテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072281A JP2705085B2 (ja) | 1988-03-25 | 1988-03-25 | デコーダのテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01245623A JPH01245623A (ja) | 1989-09-29 |
| JP2705085B2 true JP2705085B2 (ja) | 1998-01-26 |
Family
ID=13484743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63072281A Expired - Lifetime JP2705085B2 (ja) | 1988-03-25 | 1988-03-25 | デコーダのテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2705085B2 (ja) |
-
1988
- 1988-03-25 JP JP63072281A patent/JP2705085B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01245623A (ja) | 1989-09-29 |
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