JPH0581056B2 - - Google Patents
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- JPH0581056B2 JPH0581056B2 JP60130205A JP13020585A JPH0581056B2 JP H0581056 B2 JPH0581056 B2 JP H0581056B2 JP 60130205 A JP60130205 A JP 60130205A JP 13020585 A JP13020585 A JP 13020585A JP H0581056 B2 JPH0581056 B2 JP H0581056B2
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- Japan
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- circuit
- potential
- power supply
- semiconductor integrated
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- 238000012360 testing method Methods 0.000 claims abstract description 25
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 230000005540 biological transmission Effects 0.000 claims abstract description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 230000005856 abnormality Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
- G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Electronic Switches (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Logic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えばマイクロプロセツサ・メモ
リLSI等の論理LSIに係る半導体集積回路に関す
るものである。
リLSI等の論理LSIに係る半導体集積回路に関す
るものである。
近年、半導体集積回路は高集積化が進み、１チ
ツプの中に非常に多くの機能が組み込まれ、複雑
化してきている。一般にこれらの半導体集積回路
は多機能ゆえに多くの入出力端子を必要とするも
のである。また、複雑化はその内部の観測性及び
制御性を低下させるため、通常の入出力端子だけ
では半導体集積回路の動作テストを困難にしてい
るものであつた。従つて、動作テストを容易にす
るために内部状態を観測し制御するためのテスト
専用入出力端子を増設するとともに、動作テスト
を補助する回路を半導体集積回路内に設けること
が必要となる。しかるに、テスト専用入出力端子
の増設は、価格や実現性の面で多くの問題を有し
ているため、半導体集積回路の内部状態を通常動
作モードとテストモードの２つのモードに分けて
制御する方法が提案されている。
ツプの中に非常に多くの機能が組み込まれ、複雑
化してきている。一般にこれらの半導体集積回路
は多機能ゆえに多くの入出力端子を必要とするも
のである。また、複雑化はその内部の観測性及び
制御性を低下させるため、通常の入出力端子だけ
では半導体集積回路の動作テストを困難にしてい
るものであつた。従つて、動作テストを容易にす
るために内部状態を観測し制御するためのテスト
専用入出力端子を増設するとともに、動作テスト
を補助する回路を半導体集積回路内に設けること
が必要となる。しかるに、テスト専用入出力端子
の増設は、価格や実現性の面で多くの問題を有し
ているため、半導体集積回路の内部状態を通常動
作モードとテストモードの２つのモードに分けて
制御する方法が提案されている。
第３図は上記の様な観点から提案されている、
例えば特開昭68−207648号公報に示される半導体
集積回路のテストモード設定回路である。図にお
いて１は通常動作を行なう回路からの出力信号
線、２はこの出力信号線と出力パッド３との間に
接続された出力反転バツフア、４はこの出力反転
バツフアからの出力を所定時間tp遅延させる遅延
回路、５はこの遅延回路からの出力が一方の入力
端に入力されるオア回路、６は上記出力信号線の
信号が入力端Ｄに入力され、オア回路５の出力が
クロツク入力端ckに入力され、リセツト信号線
８のリセツト信号がリセツト線Ｒに入力され、出
力端Ｑからテストモード信号線７及び上記オア回
路５の他方の入力にＱ出力を出力するＤ型フリツ
プフロツプ回路（以下、Ｆ／Ｆと略称する。）で
ある。
例えば特開昭68−207648号公報に示される半導体
集積回路のテストモード設定回路である。図にお
いて１は通常動作を行なう回路からの出力信号
線、２はこの出力信号線と出力パッド３との間に
接続された出力反転バツフア、４はこの出力反転
バツフアからの出力を所定時間tp遅延させる遅延
回路、５はこの遅延回路からの出力が一方の入力
端に入力されるオア回路、６は上記出力信号線の
信号が入力端Ｄに入力され、オア回路５の出力が
クロツク入力端ckに入力され、リセツト信号線
８のリセツト信号がリセツト線Ｒに入力され、出
力端Ｑからテストモード信号線７及び上記オア回
路５の他方の入力にＱ出力を出力するＤ型フリツ
プフロツプ回路（以下、Ｆ／Ｆと略称する。）で
ある。
次に、この様に構成されたテストモード設定回
路の動作について説明する。まず、通常動作モー
ドにおいて、Ｆ／Ｆ６のＱ出力端からは論理
“０”が出力されており、出力信号線１に現われ
る通常動作を行なう回路からの出力信号は、反転
バツフア２により出力パツド４に伝達されるもの
である。一方、反転バツフア２からの出力は遅延
回路４及びオア回路５を介してＦ／Ｆ６のクロツ
ク入力端ckに入力され、論理“０”から“１”
に変化した時にＦ／Ｆ６が入力端Ｄに入力された
論理を出力端Ｑに保持させるようにするが、出力
信号線１における出力信号は所定時間tp以前に論
理“０”に変化しているものであるから、出力端
Ｑからは常に論理“０”が出力されているもので
ある。
路の動作について説明する。まず、通常動作モー
ドにおいて、Ｆ／Ｆ６のＱ出力端からは論理
“０”が出力されており、出力信号線１に現われ
る通常動作を行なう回路からの出力信号は、反転
バツフア２により出力パツド４に伝達されるもの
である。一方、反転バツフア２からの出力は遅延
回路４及びオア回路５を介してＦ／Ｆ６のクロツ
ク入力端ckに入力され、論理“０”から“１”
に変化した時にＦ／Ｆ６が入力端Ｄに入力された
論理を出力端Ｑに保持させるようにするが、出力
信号線１における出力信号は所定時間tp以前に論
理“０”に変化しているものであるから、出力端
Ｑからは常に論理“０”が出力されているもので
ある。
また、テストモードにおいては、出力信号線１
における出力信号が論理“１”である時に、強制
的に出力パッド３に論理“１”を入力する。する
と、クロツク入力端ckには論理“０”から“１”
に変化する信号が入力されるため、出力信号の論
理“１”を保持してＱ出力端から出力することに
なる。このＱ出力端に現われた論理“１”の信号
はテストモード信号線７を介して通常動作を行な
う回路にテスト信号として入力されるものであ
る。また、Ｑ出力端に現われた論理“１”の信号
はオア回路５を介してクロツク入力端ckに入力
されるため、常にＱ出力端には論理“１”が現わ
れるものである。そして、テストモードから通常
動作モードに復帰させるには、システムリセツト
をかけ、リセツト信号線８からリセツト信号を
Ｆ／Ｆ６のリセツト端子Ｒに印加させれば良いも
のである。
における出力信号が論理“１”である時に、強制
的に出力パッド３に論理“１”を入力する。する
と、クロツク入力端ckには論理“０”から“１”
に変化する信号が入力されるため、出力信号の論
理“１”を保持してＱ出力端から出力することに
なる。このＱ出力端に現われた論理“１”の信号
はテストモード信号線７を介して通常動作を行な
う回路にテスト信号として入力されるものであ
る。また、Ｑ出力端に現われた論理“１”の信号
はオア回路５を介してクロツク入力端ckに入力
されるため、常にＱ出力端には論理“１”が現わ
れるものである。そして、テストモードから通常
動作モードに復帰させるには、システムリセツト
をかけ、リセツト信号線８からリセツト信号を
Ｆ／Ｆ６のリセツト端子Ｒに印加させれば良いも
のである。
しかるに、この様に構成されたテストモード設
定回路においては、テストモードにする際、出力
信号線１における出力信号が論理“１”になつて
いる時に行なわねばならず、タイミングが難し
く、また、一度テストモードに入つてしまうと、
半導体集積回路全てをリセツトしなければなら
ず、通常動作を行なう回路を一時的に止めてテス
トすることは不可能であつた。
定回路においては、テストモードにする際、出力
信号線１における出力信号が論理“１”になつて
いる時に行なわねばならず、タイミングが難し
く、また、一度テストモードに入つてしまうと、
半導体集積回路全てをリセツトしなければなら
ず、通常動作を行なう回路を一時的に止めてテス
トすることは不可能であつた。
この発明は上記した点に鑑みてなされたもので
あり、端子数を増やすことなく、通常動作を行な
う回路を制御できる半導体集積回路を得ることを
目的とするものである。
あり、端子数を増やすことなく、通常動作を行な
う回路を制御できる半導体集積回路を得ることを
目的とするものである。
この発明に係る半導体集積回路は、第１の回路
を主として構成するMOSトランジスタより高い
しきい値電圧を有したMOSトランジスタを主な
る構成要素とし、電源電位点に第１電位が供給さ
れている時は動作せず、この第１電位より高い第
２電位が供給されると動作可能となる第２の回路
と、この第２の回路が動作すると第１の回路へ信
号を送る伝送回路とを設けたものである。
を主として構成するMOSトランジスタより高い
しきい値電圧を有したMOSトランジスタを主な
る構成要素とし、電源電位点に第１電位が供給さ
れている時は動作せず、この第１電位より高い第
２電位が供給されると動作可能となる第２の回路
と、この第２の回路が動作すると第１の回路へ信
号を送る伝送回路とを設けたものである。
この発明においては、第２の回路が、電源電位
点に第１電位が供給されている時は何ら動作せ
ず、第１の回路に影響を及ぼさず、電源電位点に
第２電位が供給されると動作し、伝送回路が信号
を第１の回路に送り、第１の回路が第１電位で動
作しているモードとは異なるモードにて動作させ
るようにするものである。
点に第１電位が供給されている時は何ら動作せ
ず、第１の回路に影響を及ぼさず、電源電位点に
第２電位が供給されると動作し、伝送回路が信号
を第１の回路に送り、第１の回路が第１電位で動
作しているモードとは異なるモードにて動作させ
るようにするものである。
以下にこの発明の一実施例を第１図に基づいて
説明すると、図において９は通常電位である第１
電位（この実施例において5v）とテストモード
時の電位である第２電位（この実施例においては
8v）が供給される電源電位点、１０はこの電源
電位点から電力が供給されて通常動作を行なう第
１の回路で第１のしきい値電圧（この実施例にお
いては1v程度）を有したMOSトランジスタを主
なる構成要素として構成されている論理回路等で
あり、電源電位点９に第１及び第２電位が供給さ
れていると動作可能となるものである。１１は上
記電源電位点９に第１電位が供給されているとき
は動作せず、第２電位が供給されると動作可能と
なる第２の回路で、上記電源電位点９に負荷素子
１３を介してドレイン電極が接続されるとともに
接地電位点にソース電極が接続され、ゲート電極
が上記電源電位点９に接続されるMOSトランジ
スタ１２を有したものであり、このMOSトラン
ジスタ１２のしきい値電圧は第１の回路における
MOSトランジスタのしきい値電圧より高い（こ
の実施例においては6v程度）ものである。１４
はこの第２の回路が動作すると上記第１の回路１
０へテストモード信号を送る伝送回路で、入力端
が上記MOSトランジスタ１２のドレイン電極に
接続され、電源電位点９から電力が供給される反
転バツフアで構成され、この反転バツフアは第１
電位で動作可能のしきい値電圧（この実施例にお
いては1v程度）を有したMOSトランジスタで構
成されるインバータであり、バツフアとしてのし
きい値電圧が2v程度となつているものである。
１５は上記伝送回路１４の入力端と接地電位点と
の間に接続される雑音除去用コンデンサである。
説明すると、図において９は通常電位である第１
電位（この実施例において5v）とテストモード
時の電位である第２電位（この実施例においては
8v）が供給される電源電位点、１０はこの電源
電位点から電力が供給されて通常動作を行なう第
１の回路で第１のしきい値電圧（この実施例にお
いては1v程度）を有したMOSトランジスタを主
なる構成要素として構成されている論理回路等で
あり、電源電位点９に第１及び第２電位が供給さ
れていると動作可能となるものである。１１は上
記電源電位点９に第１電位が供給されているとき
は動作せず、第２電位が供給されると動作可能と
なる第２の回路で、上記電源電位点９に負荷素子
１３を介してドレイン電極が接続されるとともに
接地電位点にソース電極が接続され、ゲート電極
が上記電源電位点９に接続されるMOSトランジ
スタ１２を有したものであり、このMOSトラン
ジスタ１２のしきい値電圧は第１の回路における
MOSトランジスタのしきい値電圧より高い（こ
の実施例においては6v程度）ものである。１４
はこの第２の回路が動作すると上記第１の回路１
０へテストモード信号を送る伝送回路で、入力端
が上記MOSトランジスタ１２のドレイン電極に
接続され、電源電位点９から電力が供給される反
転バツフアで構成され、この反転バツフアは第１
電位で動作可能のしきい値電圧（この実施例にお
いては1v程度）を有したMOSトランジスタで構
成されるインバータであり、バツフアとしてのし
きい値電圧が2v程度となつているものである。
１５は上記伝送回路１４の入力端と接地電位点と
の間に接続される雑音除去用コンデンサである。
次に、この様に構成された半導体集積回路の動
作について説明する。
作について説明する。
まず、通常動作モードにおいては、第２図に示
すように電源電位点９には第１電位が供給される
ため、第２の回路１１は動作していない。つまり
MOSトランジスタ１２のゲート・ソース間の電
圧はしきい値電圧より低いため非導通状態になつ
ている。その結果、ノードａには第２図に示すよ
うに電源電位点９の第１電位が現われる。この第
１電位は反転バツフア１４により反転されてノー
ドｂは第２図に示すように接地電位点の電位、つ
まり0v、になる。
すように電源電位点９には第１電位が供給される
ため、第２の回路１１は動作していない。つまり
MOSトランジスタ１２のゲート・ソース間の電
圧はしきい値電圧より低いため非導通状態になつ
ている。その結果、ノードａには第２図に示すよ
うに電源電位点９の第１電位が現われる。この第
１電位は反転バツフア１４により反転されてノー
ドｂは第２図に示すように接地電位点の電位、つ
まり0v、になる。
従つて、第１の回路１０には何ら影響を及ぼさ
ないため、第１の回路１０は電源電位点９から第
１電位を受けて通常動作することになる。
ないため、第１の回路１０は電源電位点９から第
１電位を受けて通常動作することになる。
また、テストモードにおいては、第２図に示す
ように電源電位点９に第２電位を供給する。する
と、第２の回路１１は動作可能状態、つまり、
MOSトランジスタ１２のゲート・ソース間の電
圧がそのしきい値電圧より高くなるため、導通状
態になる。その結果、ノードａには第２図に示す
ように接地電位点の電位0vまで下げられ、反転
バツフア１４により反転されて、ノードｂには第
２図に示すように電源電位点９の第２電位が現わ
れることになる。このノードｂに現われた第２電
位がテスト信号として第１の回路１０に入力さ
れ、第１の回路１０はテストモードにて動作され
ることになる。そして、電源電位点９の電位を第
１電位に復帰させると、第２の回路１１は動作せ
ず、つまり、MOSトランジスタ１２が非導通状
態となつて第２図に示すようにノードｂが0vと
なるため、第１の回路１０は通常動作状態に復帰
されることになる。
ように電源電位点９に第２電位を供給する。する
と、第２の回路１１は動作可能状態、つまり、
MOSトランジスタ１２のゲート・ソース間の電
圧がそのしきい値電圧より高くなるため、導通状
態になる。その結果、ノードａには第２図に示す
ように接地電位点の電位0vまで下げられ、反転
バツフア１４により反転されて、ノードｂには第
２図に示すように電源電位点９の第２電位が現わ
れることになる。このノードｂに現われた第２電
位がテスト信号として第１の回路１０に入力さ
れ、第１の回路１０はテストモードにて動作され
ることになる。そして、電源電位点９の電位を第
１電位に復帰させると、第２の回路１１は動作せ
ず、つまり、MOSトランジスタ１２が非導通状
態となつて第２図に示すようにノードｂが0vと
なるため、第１の回路１０は通常動作状態に復帰
されることになる。
従つて、この実施例においての端子数を増やす
ことなく、単に第１の回路を主として構成する
MOSトランジスタより高いしきい値電圧を有し
たMOSトランジスタを主なる構成要素とし、電
源電位点９に供給する電位を第１電位あるいは第
２電位とすることにより、第１の回路１０を通常
動作モードあるいはテストモードにて動作させる
ことができるものである。
ことなく、単に第１の回路を主として構成する
MOSトランジスタより高いしきい値電圧を有し
たMOSトランジスタを主なる構成要素とし、電
源電位点９に供給する電位を第１電位あるいは第
２電位とすることにより、第１の回路１０を通常
動作モードあるいはテストモードにて動作させる
ことができるものである。
なお、上記実施例においては、第２の回路１１
をテストモード信号発生回路として用いたものと
したが、電源電位点９に異常電圧が印加されたと
き例えば第１の回路１０を不護するために用いら
れる異常信号を発生するための電源電位異常信号
発生回路として用いても良いものである。
をテストモード信号発生回路として用いたものと
したが、電源電位点９に異常電圧が印加されたと
き例えば第１の回路１０を不護するために用いら
れる異常信号を発生するための電源電位異常信号
発生回路として用いても良いものである。
この発明は、以上に述べたように電源電位点に
第１電位が供給されるている時は動作せず、この
第１電位より高い第２電位が供給されると動作可
能となる第２の回路を設けるとともにこの第２の
回路が動作すると第１の回路へ信号を送る伝送回
路を設けたものとしたので、極めて簡単な回路を
付加するのみで、端子数を増やすことなく、電源
電位点に供給される電位が変わることにより第１
の回路を通常動作モードとは異なるモードにて動
作するようにできるという効果を有するものであ
る。
第１電位が供給されるている時は動作せず、この
第１電位より高い第２電位が供給されると動作可
能となる第２の回路を設けるとともにこの第２の
回路が動作すると第１の回路へ信号を送る伝送回
路を設けたものとしたので、極めて簡単な回路を
付加するのみで、端子数を増やすことなく、電源
電位点に供給される電位が変わることにより第１
の回路を通常動作モードとは異なるモードにて動
作するようにできるという効果を有するものであ
る。
第１図はこの発明の一実施例を示す構成図、第
２図は第１図のものの各部における電位を示すタ
イミング図、第３図は従来のテストモード設定回
路を示す構成図である。 図において９は電源電位点、１０は第１の回
路、１１は第２の回路、１２はMOSトランジス
タ、１３は負荷素子、１４は伝送回路である。
２図は第１図のものの各部における電位を示すタ
イミング図、第３図は従来のテストモード設定回
路を示す構成図である。 図において９は電源電位点、１０は第１の回
路、１１は第２の回路、１２はMOSトランジス
タ、１３は負荷素子、１４は伝送回路である。
Claims (1)
- 【特許請求の範囲】 １ 第１電位及びこの第１電位より高い電位の第
２電位が供給される電源電位点、上記第１及び第
２電位で動作可能の第１のしきい値電圧を有した
MOSトランジスタを主なる構成要素として構成
され、上記電源電位点に上記第１及び第２電位が
供給されると動作可能となる第１の回路、上記第
１電位では動作せず第２電位で動作可能の上記第
１のしきい値電圧より高い第２のしきい値電圧を
有したMOSトランジスタを主なる構成要素とし
て構成され、上記電源電位点に上記第１電位が供
給されているときは動作せず、上記第２電位が供
給されると動作可能となる第２の回路、この第２
の回路が動作すると上記第１の回路へ信号を送る
伝送回路を備えた半導体集積回路。 ２ 第２の回路は、電源電位点に負荷素子を介し
てドレイン電極が接続されるとともに接地電位点
にソース電極が接続され、ゲート電極が電源電位
点に接続されるMOSトランジスタを有したもの
であることを特徴とする特許請求の範囲第１項記
載の半導体集積回路。 ３ 伝送回路は、第２の回路のMOSトランジス
タのドレン電極に入力端が接続される反転バツフ
アを有したものであることを特徴とする特許請求
の範囲第１項ないし第２項のいずれかに記載の半
導体集積回路。 ４ 第２の回路はテストモード信号発生回路であ
ることを特徴とする特許請求の範囲第１項〜第３
項のいずれかに記載の半導体集積回路。 ５ 第２の回路は電源電位異常信号発生回路であ
ることを特徴とする特許請求の範囲第１項〜第３
項のいずれかに記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60130205A JPS61287315A (ja) | 1985-06-13 | 1985-06-13 | 半導体集積回路 |
| US06/871,548 US4706157A (en) | 1985-06-13 | 1986-06-06 | Semiconductor intergrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60130205A JPS61287315A (ja) | 1985-06-13 | 1985-06-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61287315A JPS61287315A (ja) | 1986-12-17 |
| JPH0581056B2 true JPH0581056B2 (ja) | 1993-11-11 |
Family
ID=15028604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60130205A Granted JPS61287315A (ja) | 1985-06-13 | 1985-06-13 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4706157A (ja) |
| JP (1) | JPS61287315A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4970454A (en) * | 1986-12-09 | 1990-11-13 | Texas Instruments Incorporated | Packaged semiconductor device with test circuits for determining fabrication parameters |
| US4918385A (en) * | 1987-05-18 | 1990-04-17 | Hewlett-Packard Company | Method and process for testing the reliability of integrated circuit (IC) chips and novel IC circuitry for accomplishing same |
| JPH01202025A (ja) * | 1988-02-08 | 1989-08-15 | Mitsubishi Electric Corp | モード切替回路 |
| WO1990015338A1 (en) * | 1989-06-10 | 1990-12-13 | Robert Bosch Gmbh | Reference-voltage supply circuit |
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