JPS58207648A - 集積回路のテストモ−ド設定回路 - Google Patents
集積回路のテストモ−ド設定回路Info
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- JPS58207648A JPS58207648A JP57090582A JP9058282A JPS58207648A JP S58207648 A JPS58207648 A JP S58207648A JP 57090582 A JP57090582 A JP 57090582A JP 9058282 A JP9058282 A JP 9058282A JP S58207648 A JPS58207648 A JP S58207648A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Power Engineering (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は集積回路内に設けられ、集積回路の内部回路を
テストモードに設定制御するための集積回路のテストモ
ード設定回路に関する。
テストモードに設定制御するための集積回路のテストモ
ード設定回路に関する。
集積回路は年々４Ｐ、積度が進み、１チツプ内のシステ
ムが多機能化、複雑化してきている。そのため、集積回
路製造後の製品テストに際して集積回路外部に出ている
入力ピン、出力ピンからのみ集積回路内部の動作をテス
トすることが出射となり、との動作テストを簡略化する
ためのテスト回路を集積回路内部に組み込むことが不可
欠となっている。従来、この場合、テスト回路を使用し
々い通常モードからテスト回路を使用するテストモード
への切換、すなわちテストモード設定を行なうために専
用の入力ビンを必要としている。しかし、集積回路の入
出力ビンは一般に不足気味であるのに、さらに上記のよ
うなテストモード設定専用の入力ビンを必要とすること
は、多ビンのパッケーゾの使用を余儀なくされ、製品の
コストが高くなる。また、上述のようなテストモード設
定専用の入力ビンは、乗積回路の製造時における回路動
作試駆にのみ使用され、集積回路内のシステムで実際に
利用されることはなく、集積回路の実使用時には全く無
駄である。
ムが多機能化、複雑化してきている。そのため、集積回
路製造後の製品テストに際して集積回路外部に出ている
入力ピン、出力ピンからのみ集積回路内部の動作をテス
トすることが出射となり、との動作テストを簡略化する
ためのテスト回路を集積回路内部に組み込むことが不可
欠となっている。従来、この場合、テスト回路を使用し
々い通常モードからテスト回路を使用するテストモード
への切換、すなわちテストモード設定を行なうために専
用の入力ビンを必要としている。しかし、集積回路の入
出力ビンは一般に不足気味であるのに、さらに上記のよ
うなテストモード設定専用の入力ビンを必要とすること
は、多ビンのパッケーゾの使用を余儀なくされ、製品の
コストが高くなる。また、上述のようなテストモード設
定専用の入力ビンは、乗積回路の製造時における回路動
作試駆にのみ使用され、集積回路内のシステムで実際に
利用されることはなく、集積回路の実使用時には全く無
駄である。
なお、帥述したように集積回路内のシステムが多機能化
するにしたがってシステムそのものが多くの入出力用の
ピンを必要とし、また価格とか信頼性の面から入出力ビ
ン数に制限のある現在では前述のテスト回路が排除され
がちであるが、この場合には動作テストの複雑化は必然
である＠ 〔発明の目的〕 本発明は上記の事情に鑑みてなされたもので、テストモ
ード設定専用の入出力ピンを設けなくても集積回路内の
テスト回路のテストモード設定が可能であり、集積回路
の製品コストを低減し得ると共にテストが簡単で、テス
トＰｇｒ狭時間が知かくて済む集積回路のテストモード
設定回路を提供するものである・ 〔発明の概賛〕 すなわち、本発明の集積回路のテストモード設定回路は
、集積回路の内部回路からの出力信号を反転して出力パ
ッドを通じて集積回路出力ピンに出力する出力インバー
トバッファと、この出力インバートバッファの入力信号
が第１の論理レベルのときに、集積回路外部から前記出
力ピンを通じて出力ｔ’？ッドヘ第２の論理レベルから
第１の論理レベルに変化するテストモード設定用強制パ
ルス入力が印加されたか否かを検出し、この強制Ａ／ル
ス入力の検出時に前記内部回路をテストモードに設定す
るだめのテストモード設定用信号を出力するテストモー
ド設定入力検出回路とを設けたものである。
するにしたがってシステムそのものが多くの入出力用の
ピンを必要とし、また価格とか信頼性の面から入出力ビ
ン数に制限のある現在では前述のテスト回路が排除され
がちであるが、この場合には動作テストの複雑化は必然
である＠ 〔発明の目的〕 本発明は上記の事情に鑑みてなされたもので、テストモ
ード設定専用の入出力ピンを設けなくても集積回路内の
テスト回路のテストモード設定が可能であり、集積回路
の製品コストを低減し得ると共にテストが簡単で、テス
トＰｇｒ狭時間が知かくて済む集積回路のテストモード
設定回路を提供するものである・ 〔発明の概賛〕 すなわち、本発明の集積回路のテストモード設定回路は
、集積回路の内部回路からの出力信号を反転して出力パ
ッドを通じて集積回路出力ピンに出力する出力インバー
トバッファと、この出力インバートバッファの入力信号
が第１の論理レベルのときに、集積回路外部から前記出
力ピンを通じて出力ｔ’？ッドヘ第２の論理レベルから
第１の論理レベルに変化するテストモード設定用強制パ
ルス入力が印加されたか否かを検出し、この強制Ａ／ル
ス入力の検出時に前記内部回路をテストモードに設定す
るだめのテストモード設定用信号を出力するテストモー
ド設定入力検出回路とを設けたものである。
したがって、テストモード設定専用の入力ビンを設けな
くても内部回路のだめの出力ピンをテストモード設定の
だめの入力ビンとして兼用することが可能であり、集積
回路の製品コストの低減が可能であり、またテストモー
ド設定用出力信号により集積回路内部のテスト回路を動
作させることによって内部回路のテストが簡単でおり、
テスト所費時間が短かくて揖む。
くても内部回路のだめの出力ピンをテストモード設定の
だめの入力ビンとして兼用することが可能であり、集積
回路の製品コストの低減が可能であり、またテストモー
ド設定用出力信号により集積回路内部のテスト回路を動
作させることによって内部回路のテストが簡単でおり、
テスト所費時間が短かくて揖む。
以下１図面を参照して本発明の一実施例を詳細に説明す
る・第１図に示すテストモード設定回路は集積回路内に
設けられておシ、１は集積回路内部のシステム回路（図
示せず）からの出力信号線であって、出力インバートバ
ッファ２０入力端およびＤ型フリッグフロップ回路（以
下ド／Ｆと略称する）３のデータ入力端りに接続されて
いる。上記バッファ２の出力端は、出力パッド４を通じ
て集積回路外部ビン（図示せず）に接続され、また遅延
回路５を通じて２人カオア回路６の一方の入力端に接続
されている。
る・第１図に示すテストモード設定回路は集積回路内に
設けられておシ、１は集積回路内部のシステム回路（図
示せず）からの出力信号線であって、出力インバートバ
ッファ２０入力端およびＤ型フリッグフロップ回路（以
下ド／Ｆと略称する）３のデータ入力端りに接続されて
いる。上記バッファ２の出力端は、出力パッド４を通じ
て集積回路外部ビン（図示せず）に接続され、また遅延
回路５を通じて２人カオア回路６の一方の入力端に接続
されている。
とのオア回路６の出力信号線８は前記Ｆ／Ｆ”３のクロ
ック入力端ＣＫに接続され、このＦ’／Ｆ、９のＱｌ力
端信号線７は前８己オア回路６σ）他方入力端に接続さ
れると共に、集積回路内部のテスト回路（図示せず）に
接続されている。なお、９はシステムリセット信号線で
ある。
ック入力端ＣＫに接続され、このＦ’／Ｆ、９のＱｌ力
端信号線７は前８己オア回路６σ）他方入力端に接続さ
れると共に、集積回路内部のテスト回路（図示せず）に
接続されている。なお、９はシステムリセット信号線で
ある。
次に、上記テストモード設定回路の動作を第２図、第３
図を参照して説明する。先ず、集積回路の通常動作モー
ド時には、第２図に示すようにＦ／Ｆ、９のＱ出力端信
号線７は１０″論理レベルでおり、テスト回路は動作せ
ず、システム回路は通常動作を行なっている。そして、
システム回路からの出力・信号線１の出力信号が用力イ
ンバートパッファ２、出力パッド４を経て外部串カビン
に出力する。この場合、Ｆ／Ｆ３はデー１’入力カ’１
″ルベル→′０ルベルニナッてから出力インバートバッ
ファ２、遅延回路５、オア回路６による遅延時間ｔ、後
にクロック入力端が゛０＃レベルから″１″レベルに立
ち上がる。すなわち、Ｆ／Ｆ３のクロック入力が立ち上
がるときにはデータ入力は″０＃レベルであるため、Ｆ
／ ｌＩ”３のＱ出力端は１０″ルベルのままで１″
になることはなく、通常動作モードが維持される。
図を参照して説明する。先ず、集積回路の通常動作モー
ド時には、第２図に示すようにＦ／Ｆ、９のＱ出力端信
号線７は１０″論理レベルでおり、テスト回路は動作せ
ず、システム回路は通常動作を行なっている。そして、
システム回路からの出力・信号線１の出力信号が用力イ
ンバートパッファ２、出力パッド４を経て外部串カビン
に出力する。この場合、Ｆ／Ｆ３はデー１’入力カ’１
″ルベル→′０ルベルニナッてから出力インバートバッ
ファ２、遅延回路５、オア回路６による遅延時間ｔ、後
にクロック入力端が゛０＃レベルから″１″レベルに立
ち上がる。すなわち、Ｆ／Ｆ３のクロック入力が立ち上
がるときにはデータ入力は″０＃レベルであるため、Ｆ
／ ｌＩ”３のＱ出力端は１０″ルベルのままで１″
になることはなく、通常動作モードが維持される。
これに対して、テストに除しては第３図に示すように、
先ず前記出カッや、ド４に接続されている出力ビンが″
０＃レベル状態となるように、つまねシステム回路の出
力信号線１が１１”レベル状態となるように、たとえば
集積回路の入力信号を所定状態に固定し、この状態で第
３図中点線で示すよりな１１”レベルのテストモード設
定用の強制パルスを集積回路外部の前記出力ピンに印加
する。この場合には、Ｆ／Ｆ３のデータ入力が″１”レ
ベル状態の壕まで強制パルスの立ち上がりから遅延回路
５、オア回路６による遅延時間後にクロック入力が立ち
上がるので、Ｆ／Ｆ３のＱ出力端は＠１＃レベルにセッ
トされる。これによって、テスト回路に動作指令入力が
与えられ、システム回路はテストモードに設定されてそ
の回路動作試験が行なわれるようになる。壕だ、１記Ｑ
出力端の″″１″１″レベルてオア回路６はｙ−トが閉
じられるので５Ｆ／ＦＪのクロック入力は１１″レベル
を保持する。このようなテストモードは、システム回路
、ト信号線９からのシステムリセット信号によってＦ／
Ｆ３がリセットされるまで維持される。
先ず前記出カッや、ド４に接続されている出力ビンが″
０＃レベル状態となるように、つまねシステム回路の出
力信号線１が１１”レベル状態となるように、たとえば
集積回路の入力信号を所定状態に固定し、この状態で第
３図中点線で示すよりな１１”レベルのテストモード設
定用の強制パルスを集積回路外部の前記出力ピンに印加
する。この場合には、Ｆ／Ｆ３のデータ入力が″１”レ
ベル状態の壕まで強制パルスの立ち上がりから遅延回路
５、オア回路６による遅延時間後にクロック入力が立ち
上がるので、Ｆ／Ｆ３のＱ出力端は＠１＃レベルにセッ
トされる。これによって、テスト回路に動作指令入力が
与えられ、システム回路はテストモードに設定されてそ
の回路動作試験が行なわれるようになる。壕だ、１記Ｑ
出力端の″″１″１″レベルてオア回路６はｙ−トが閉
じられるので５Ｆ／ＦＪのクロック入力は１１″レベル
を保持する。このようなテストモードは、システム回路
、ト信号線９からのシステムリセット信号によってＦ／
Ｆ３がリセットされるまで維持される。
なお、前記遅延回路５は、Ｆ／Ｆ３のデータ入力が１１
”→１０＃に変化してからクロック入力が“０＃→″″
ｌ“に変化するまでの間の時間ｔｐを、Ｆ／Ｆ３のセッ
トアツプ時間（通常２０ｎ８程度）以上とするために設
けられたものであシ、たとえば第４図に示すように構成
される。
”→１０＃に変化してからクロック入力が“０＃→″″
ｌ“に変化するまでの間の時間ｔｐを、Ｆ／Ｆ３のセッ
トアツプ時間（通常２０ｎ８程度）以上とするために設
けられたものであシ、たとえば第４図に示すように構成
される。
すなわち、２段のインバータ１０．１２が直列接続され
、その中間接続点と接地端との間に容量１１が接続され
ており、遅延時間は８柑１１に比例する。ただし、遅延
回路５がなくても上記争件（ｔ、〉セットアツプ°時間
）を満たすことができるなら５を省略できる。
、その中間接続点と接地端との間に容量１１が接続され
ており、遅延時間は８柑１１に比例する。ただし、遅延
回路５がなくても上記争件（ｔ、〉セットアツプ°時間
）を満たすことができるなら５を省略できる。
すなわち、上述したような集積回路の通常の使用状態で
は、集積回路の出力ビンは次段の論理回路への信号を出
力するのみでオシ、逆にこの次段の回路から集積回路の
出力ビンに信号が入力されることはあり得ないのでおる
が、上記実施例ではこのあり得ない１・態を強制的に発
生させる（つまり出力ビンに外部から強制ノヤルスを印
加する）ことによってテストモードに切り換えるように
している。したがって、システム回路のための出力ビン
とテストモード設定のだめの入力ピンが１個の入出力ピ
ンで兼用されるようになシ、テストそ一ド設定専用の入
出力ピンを設ける必要はない。
は、集積回路の出力ビンは次段の論理回路への信号を出
力するのみでオシ、逆にこの次段の回路から集積回路の
出力ビンに信号が入力されることはあり得ないのでおる
が、上記実施例ではこのあり得ない１・態を強制的に発
生させる（つまり出力ビンに外部から強制ノヤルスを印
加する）ことによってテストモードに切り換えるように
している。したがって、システム回路のための出力ビン
とテストモード設定のだめの入力ピンが１個の入出力ピ
ンで兼用されるようになシ、テストそ一ド設定専用の入
出力ピンを設ける必要はない。
第５図は本発明の他の実施例を示すもので、１はシステ
ム回路（図示せず）の出力信号線、２はｈカインパート
パ、ファ、４は出力パッド、１５は上記バッファ２の人
力と出力とがそれぞれ入力する排他的オア回路、１６は
その出力信号線、１７は上記オア回路１５の出力が入力
し、この入力に短かいパルスが含まれている場合にそれ
を除去する短パルス除去回路、１８はナンド回路１９お
よび２０からなるＲ −Ｓ Ｆ／Ｆ２１のセット入力線
であって、そのＱ出力端信号線２２はテスト回路（図示
せず）に接続されており、２３はシステムリセット信号
線である。
ム回路（図示せず）の出力信号線、２はｈカインパート
パ、ファ、４は出力パッド、１５は上記バッファ２の人
力と出力とがそれぞれ入力する排他的オア回路、１６は
その出力信号線、１７は上記オア回路１５の出力が入力
し、この入力に短かいパルスが含まれている場合にそれ
を除去する短パルス除去回路、１８はナンド回路１９お
よび２０からなるＲ −Ｓ Ｆ／Ｆ２１のセット入力線
であって、そのＱ出力端信号線２２はテスト回路（図示
せず）に接続されており、２３はシステムリセット信号
線である。
而して、通常動作モード（前記Ｆ／Ｆ ２１のＱ出力端
が１０”）における動作は第６図に示すようになる・す
なわち、出力信号線１の信号と出力パッド４の信号とは
論理レベルが相異なるため、とれらを入力とする排他的
オア回路１５の出力は″１″となる。但し、この場合、
出力信号線１の信号に比べて出力・譬ツド４の信号は出
力インバートバッファ２を通るので若干遅れており、上
記排他的オア回１８Ｉ５の出力にはひけ状の短／９ルス
が含まれる。しかし、この短パルスは短パルス除去回路
１７により除去され、短ノ９ルス除去回路１７の出力に
は上記排他的オア回路１５の″１″出力が現われる。こ
のため、Ｆ／Ｆ ２１はセットされることなく、そのＱ
ｌｌ力行′０”のままである。これに対して、テストモ
ードの設定に際しては、第７図に示すように出力パッド
４の信号が一定状独になるように固定し、この状態で出
力パッド４の信号とは逆の極性の強制パルスを所定時間
以上（前記蝮）４／ルス除去回路１７により除去されな
いパルス幅）にわたって出力ピン（図示せず）に印加す
る。
が１０”）における動作は第６図に示すようになる・す
なわち、出力信号線１の信号と出力パッド４の信号とは
論理レベルが相異なるため、とれらを入力とする排他的
オア回路１５の出力は″１″となる。但し、この場合、
出力信号線１の信号に比べて出力・譬ツド４の信号は出
力インバートバッファ２を通るので若干遅れており、上
記排他的オア回１８Ｉ５の出力にはひけ状の短／９ルス
が含まれる。しかし、この短パルスは短パルス除去回路
１７により除去され、短ノ９ルス除去回路１７の出力に
は上記排他的オア回路１５の″１″出力が現われる。こ
のため、Ｆ／Ｆ ２１はセットされることなく、そのＱ
ｌｌ力行′０”のままである。これに対して、テストモ
ードの設定に際しては、第７図に示すように出力パッド
４の信号が一定状独になるように固定し、この状態で出
力パッド４の信号とは逆の極性の強制パルスを所定時間
以上（前記蝮）４／ルス除去回路１７により除去されな
いパルス幅）にわたって出力ピン（図示せず）に印加す
る。
この場合には、排他的オア回路１５の２人力は同極性に
なるため、その出力は“０″レベルになり、短ノ９ルス
除去回路１７の出力も１０″となシ、Ｆ／Ｆ２１はセッ
トされてＱ出力端が１＃とな如、テスト回路に動作指令
入力が与えられてシステム回路はテスト−ｅ−げに設定
される。
なるため、その出力は“０″レベルになり、短ノ９ルス
除去回路１７の出力も１０″となシ、Ｆ／Ｆ２１はセッ
トされてＱ出力端が１＃とな如、テスト回路に動作指令
入力が与えられてシステム回路はテスト−ｅ−げに設定
される。
このテストモードは、システムリセット信号線２３から
“０”レベルのリセット信号が与えられてＦ’／Ｆ、２
Ｊがリセットされるまで、おるいは回路１区源が遮断さ
れるまで維持される。
“０”レベルのリセット信号が与えられてＦ’／Ｆ、２
Ｊがリセットされるまで、おるいは回路１区源が遮断さ
れるまで維持される。
すなわち、第５図の実施例によっても前述した槁１図の
実施例と同様の効果が得られる。
実施例と同様の効果が得られる。
なお、上記各実施例は、集積回路の１個の出力ピンに対
応して１個のテストモード設定回路を設けたが、ｎ個の
出力ピンにそれぞれ対応して上述したようなテストモー
ド設定回路を設け、各テストモード設定回路の出力信号
をデコードするようにすれば、ｎ個の出力ピンからのｎ
個の制御入力の組み合わせによる２ｎ−１通９のテスト
モード設定が可能となシ、この２”−１通シのテストモ
ードで集積回路のテストが夾行円曲と々る。
応して１個のテストモード設定回路を設けたが、ｎ個の
出力ピンにそれぞれ対応して上述したようなテストモー
ド設定回路を設け、各テストモード設定回路の出力信号
をデコードするようにすれば、ｎ個の出力ピンからのｎ
個の制御入力の組み合わせによる２ｎ−１通９のテスト
モード設定が可能となシ、この２”−１通シのテストモ
ードで集積回路のテストが夾行円曲と々る。
上述したように本発明の集積回路のテストモード設定回
路によれば、テストモード設定専用の入出力ピンを設け
なくても集積回路内のテスト回路のテストモード設定が
可能となり、集積回路の製品コストを低減でき、そのテ
ストが簡単でテスト所要時間が短かくて済む利点がある
。
路によれば、テストモード設定専用の入出力ピンを設け
なくても集積回路内のテスト回路のテストモード設定が
可能となり、集積回路の製品コストを低減でき、そのテ
ストが簡単でテスト所要時間が短かくて済む利点がある
。
第１図は本発明に係る集積回路のテストモード設定回路
の一実施例を示す構成説明図、第２図および縞３図はそ
れぞれ第１図の通常動作モードおよびテストモードにお
ける動作説明のために示すタイミング図、第４図は第１
図の遅延回路を取シ出してその一例を示す構成説明図、
第５図は本発明の他の実施例を示す構成胱明図、第６図
および第７図はそれぞれ第５図の通常動作モードおよび
テストモードにお１１する動作説明のために示すタイミ
ング図である。 １・・・出力信号線、２・・・出力イン・々−ト・マッ
ファ、３・・・Ｄ型Ｆ／Ｆ、４・・・出力パッド、５・
・・遅延回路、６・・・オア回路、１５・・・排他的オ
ア回路、１７・・・短パルス除去回路、２１・・・Ｒ−
Ｓ Ｆ７／Ｆ、２３・・・システムリセット信号線Ｏ
の一実施例を示す構成説明図、第２図および縞３図はそ
れぞれ第１図の通常動作モードおよびテストモードにお
ける動作説明のために示すタイミング図、第４図は第１
図の遅延回路を取シ出してその一例を示す構成説明図、
第５図は本発明の他の実施例を示す構成胱明図、第６図
および第７図はそれぞれ第５図の通常動作モードおよび
テストモードにお１１する動作説明のために示すタイミ
ング図である。 １・・・出力信号線、２・・・出力イン・々−ト・マッ
ファ、３・・・Ｄ型Ｆ／Ｆ、４・・・出力パッド、５・
・・遅延回路、６・・・オア回路、１５・・・排他的オ
ア回路、１７・・・短パルス除去回路、２１・・・Ｒ−
Ｓ Ｆ７／Ｆ、２３・・・システムリセット信号線Ｏ
Claims (3)
- （１）集積回路の内部回路からの出力信号を反転して出
カッ４ツドを通じて集積回路出力ピンに出力する出力イ
ン・９−トパッファと、この出力インバートバッファの
入力信号が第１の論理レベルのときに集積回路外部から
前記出力ピンを通じて出力パッドへ第２の論理レベルか
ら前記第１の論理レベルに変化するテストモード設定用
強制ｉ４ルス入力が印加されたか否かを検出し、この強
制ノ４ルス入力の検出時に前記内部回路をテストモード
に設定するためのテストモード設定用信号を出力するテ
ストモード設定入力検出回路とを具備することを特徴と
する集積回路のテストモード設定回路。 - （２） 前記テストモード設定入力検出回路は、前記
出力インバートバッファの入力信号がデータ入力端に導
かれるＤ型フリ、ノフロッノ回路と、前記出力パッドの
信号が導かれこれを所定時間遅延する遅延回路と、この
遅延回路の出力信号および前記り型フリツノ７０ッグ回
路のテストモード設定用出力信号をオア処理して上記り
型フリップフロ、ｆ回路のクロ、り入力端に導くオア回
路とを具備することを特徴とする特許請求の範囲第１項
記載の集積回路のテストモード設定回路。 - （３） 前記テストモード設定入力検出回路は、前記
出力インバートバッファの入力信号と出カバ、ドの信号
とが導かれる排他的オア回路と、この排他的オア回路の
出力信号が導かれこの入力に含まれる所定幅以下の短ノ
クルスを除去する短Ａ／ルス除去回路と、この短／ヤル
ス除去回路の出力信号がセット入力端に導かれシステム
リセ、ト信号がリセット入力端に導かれるＲ−Ｓフリッ
グフロップ回路とを具備することを特徴とする特許請求
の範囲第１項記載の集積回路のテストモード設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090582A JPS58207648A (ja) | 1982-05-28 | 1982-05-28 | 集積回路のテストモ−ド設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090582A JPS58207648A (ja) | 1982-05-28 | 1982-05-28 | 集積回路のテストモ−ド設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58207648A true JPS58207648A (ja) | 1983-12-03 |
| JPS638612B2 JPS638612B2 (ja) | 1988-02-23 |
Family
ID=14002430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57090582A Granted JPS58207648A (ja) | 1982-05-28 | 1982-05-28 | 集積回路のテストモ−ド設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58207648A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61287315A (ja) * | 1985-06-13 | 1986-12-17 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS62116271A (ja) * | 1985-11-15 | 1987-05-27 | Fujitsu Ltd | テスト回路 |
| WO1998031085A1 (fr) * | 1997-01-13 | 1998-07-16 | Rohm Co., Ltd. | Dispositif de controle muni d'une fonction d'exploitation forcee et dispositif de circuits integres a semiconducteurs |
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