JP3286486B2 - 表示装置の駆動回路 - Google Patents
表示装置の駆動回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、液晶パネル等を表示駆
動するのに好適な表示装置の駆動回路に関する。
動するのに好適な表示装置の駆動回路に関する。
【０００２】
【従来の技術】図４は従来の表示装置の駆動回路を示す
図である。尚、後述する液晶パネルを除く構成は集積化
されているものとする。図４において、（１）はロード
信号ＬＯＡＤが印加される端子、（２）はクロック信号
ＣＬＫが印加される端子である。ここで、ロード信号Ｌ
ＯＡＤ及びクロック信号ＣＬＫの両者の関係は、図５に
示す様に、互いに同期していると共にロード信号ＬＯＡ
Ｄが発生する（ハイレベルとなる）期間だけクロック信
号ＣＬＫが発生しない構成となる様に外部から制御され
ている。（３）はカウンタであり、クロック信号ＣＬＫ
がＮＡＮＤゲート（４）を介してゲートクロック信号Ｇ
ＣＫとしてＣ（クロック）端子に印加され、ゲートクロ
ック信号ＧＣＫの立ち上がりを計数するものである。
（５）はカウンタ（３）の計数内容を基に後述するラッ
チクロック信号を発生するデコーダである。ここで、カ
ウンタ（３）及びデコーダ（５）の具体回路例について
図６を用いて説明する。
図である。尚、後述する液晶パネルを除く構成は集積化
されているものとする。図４において、（１）はロード
信号ＬＯＡＤが印加される端子、（２）はクロック信号
ＣＬＫが印加される端子である。ここで、ロード信号Ｌ
ＯＡＤ及びクロック信号ＣＬＫの両者の関係は、図５に
示す様に、互いに同期していると共にロード信号ＬＯＡ
Ｄが発生する（ハイレベルとなる）期間だけクロック信
号ＣＬＫが発生しない構成となる様に外部から制御され
ている。（３）はカウンタであり、クロック信号ＣＬＫ
がＮＡＮＤゲート（４）を介してゲートクロック信号Ｇ
ＣＫとしてＣ（クロック）端子に印加され、ゲートクロ
ック信号ＧＣＫの立ち上がりを計数するものである。
（５）はカウンタ（３）の計数内容を基に後述するラッ
チクロック信号を発生するデコーダである。ここで、カ
ウンタ（３）及びデコーダ（５）の具体回路例について
図６を用いて説明する。
【０００３】図６において、（６）（７）（８）はカウ
ンタ（３）を構成するＤフリップフロップであり、本例
では３個のカスケード接続構成となっている。前記Ｄフ
リップフロップ（６）〜（８）は各々それ自体のＤ（デ
ータ入力）端子及び＊Ｑ（反転出力）端子が接続された
状態となっており、また、初段の前記Ｄフリップフロッ
プ（６）のＣ（クロック）端子にはＮＡＮＤゲート
（４）を介してゲートクロック信号ＧＣＫが印加され、
互いに隣接する前記Ｄフリップフロップ（６）〜（８）
の＊Ｑ端子及びＣ端子は接続された状態となっている。
更に前記Ｄフリップフロップ（６）〜（８）のＲ（リセ
ット）端子には後述するリセット信号ＲＳＴがインバー
タ（９）を介して印加される。上記の如く接続すること
により、前記各Ｄフリップフロップ（６）〜（８）のＱ
（出力）端子からは３ビットの値ａ〜ｃが出力される。
尚、ａは最下位ビット，ｃは最上位ビットを示す。クロ
ック信号ＣＬＫと前記Ｄフリップフロップ（６）〜
（８）の出力ａ〜ｃの関係は図７のタイムチャートに示
す通りである。４個のラッチクロック信号ＬＣ１〜ＬＣ
４を出力する場合、Ｄフリップフロップ（６）〜（８）
のＱ端子出力ａ〜ｃの状態を見なければならない。具体
的には、Ｄフリップフロップ（６）〜（８）がリセット
された後にゲートクロック信号ＧＣＫが発生する時刻ｔ
０以前においては、ａ、ｂ及びｃが全て論理「０」（ロ
ーレベル）になる為、この間に論理「１」出力を継続さ
せるＡＮＤゲート（１０）の入力は、Ｄフリップフロッ
プ（６）〜（８）の＊Ｑ端子と接続される。同様に、時
刻ｔ０〜ｔ１までの１周期分のクロック信号ＣＬＫの発
生期間においては、ａが論理「１」且つｂ及びｃが論理
「０」になる為、この間に論理「１」出力を継続させる
ＡＮＤゲート（１１）の入力は、Ｄフリップフロップ
（６）のＱ端子及びＤフリップフロップ（７）（８）の
＊Ｑ端子と接続される。同様に、時刻ｔ１〜ｔ２までの
１周期分のクロック信号ＣＬＫの発生期間においては、
ｂが論理「１」且つａ及びｃが論理「０」になる為、こ
の間に論理「１」出力を継続させるＡＮＤゲート（１
２）の入力は、Ｄフリップフロップ（７）のＱ端子及び
Ｄフリップフロップ（６）（８）の＊Ｑ端子と接続され
る。同様に、時刻ｔ２〜ｔ３までの１周期分のクロック
信号ＣＬＫの発生期間においては、ａ及びｂが論理
「１」且つｃが論理「０」になる為、この期間に論理
「１」出力を継続させるＡＮＤゲート（１３）の入力
は、Ｄフリップフロップ（６）（７）のＱ端子及びＤフ
リップフロップ（８）の＊Ｑ端子と接続される。また、
ＡＮＤゲート（１４）（１５）（１６）（１７）の一方
の入力は各々ＡＮＤゲート（１０）（１１）（１２）
（１３）の出力と接続され、他方の入力にはクロック信
号ＣＬＫが共通印加されている。即ち、ＡＮＤゲート
（１４）〜（１７）からは、図５及び図７に示す様に、
クロック信号ＣＬＫのハイレベル期間に１個ずつ発生す
るラッチクロック信号ＬＣ１〜ＬＣ４が得られる。
ンタ（３）を構成するＤフリップフロップであり、本例
では３個のカスケード接続構成となっている。前記Ｄフ
リップフロップ（６）〜（８）は各々それ自体のＤ（デ
ータ入力）端子及び＊Ｑ（反転出力）端子が接続された
状態となっており、また、初段の前記Ｄフリップフロッ
プ（６）のＣ（クロック）端子にはＮＡＮＤゲート
（４）を介してゲートクロック信号ＧＣＫが印加され、
互いに隣接する前記Ｄフリップフロップ（６）〜（８）
の＊Ｑ端子及びＣ端子は接続された状態となっている。
更に前記Ｄフリップフロップ（６）〜（８）のＲ（リセ
ット）端子には後述するリセット信号ＲＳＴがインバー
タ（９）を介して印加される。上記の如く接続すること
により、前記各Ｄフリップフロップ（６）〜（８）のＱ
（出力）端子からは３ビットの値ａ〜ｃが出力される。
尚、ａは最下位ビット，ｃは最上位ビットを示す。クロ
ック信号ＣＬＫと前記Ｄフリップフロップ（６）〜
（８）の出力ａ〜ｃの関係は図７のタイムチャートに示
す通りである。４個のラッチクロック信号ＬＣ１〜ＬＣ
４を出力する場合、Ｄフリップフロップ（６）〜（８）
のＱ端子出力ａ〜ｃの状態を見なければならない。具体
的には、Ｄフリップフロップ（６）〜（８）がリセット
された後にゲートクロック信号ＧＣＫが発生する時刻ｔ
０以前においては、ａ、ｂ及びｃが全て論理「０」（ロ
ーレベル）になる為、この間に論理「１」出力を継続さ
せるＡＮＤゲート（１０）の入力は、Ｄフリップフロッ
プ（６）〜（８）の＊Ｑ端子と接続される。同様に、時
刻ｔ０〜ｔ１までの１周期分のクロック信号ＣＬＫの発
生期間においては、ａが論理「１」且つｂ及びｃが論理
「０」になる為、この間に論理「１」出力を継続させる
ＡＮＤゲート（１１）の入力は、Ｄフリップフロップ
（６）のＱ端子及びＤフリップフロップ（７）（８）の
＊Ｑ端子と接続される。同様に、時刻ｔ１〜ｔ２までの
１周期分のクロック信号ＣＬＫの発生期間においては、
ｂが論理「１」且つａ及びｃが論理「０」になる為、こ
の間に論理「１」出力を継続させるＡＮＤゲート（１
２）の入力は、Ｄフリップフロップ（７）のＱ端子及び
Ｄフリップフロップ（６）（８）の＊Ｑ端子と接続され
る。同様に、時刻ｔ２〜ｔ３までの１周期分のクロック
信号ＣＬＫの発生期間においては、ａ及びｂが論理
「１」且つｃが論理「０」になる為、この期間に論理
「１」出力を継続させるＡＮＤゲート（１３）の入力
は、Ｄフリップフロップ（６）（７）のＱ端子及びＤフ
リップフロップ（８）の＊Ｑ端子と接続される。また、
ＡＮＤゲート（１４）（１５）（１６）（１７）の一方
の入力は各々ＡＮＤゲート（１０）（１１）（１２）
（１３）の出力と接続され、他方の入力にはクロック信
号ＣＬＫが共通印加されている。即ち、ＡＮＤゲート
（１４）〜（１７）からは、図５及び図７に示す様に、
クロック信号ＣＬＫのハイレベル期間に１個ずつ発生す
るラッチクロック信号ＬＣ１〜ＬＣ４が得られる。
【０００４】また、時刻ｔ３以降のクロック信号ＣＬＫ
の１周期では、ｃが論理「１」且つａ及びｂが論理
「０」になる為、この期間に論理「１」を継続出力する
ＡＮＤゲート（４１）の入力は、Ｄフリップフロップ
（８）のＱ端子及びＤフリップフロップ（６）（７）の
＊Ｑ端子と接続される。ＡＮＤゲート（４１）の出力は
インバータ（３１）を介してＮＡＮＤゲート（４）の他
方の入力端子に印加される様になっており、Ｄフリップ
フロップ（６）へのゲートクロック信号ＧＣＫの入力期
間を限定する。
の１周期では、ｃが論理「１」且つａ及びｂが論理
「０」になる為、この期間に論理「１」を継続出力する
ＡＮＤゲート（４１）の入力は、Ｄフリップフロップ
（８）のＱ端子及びＤフリップフロップ（６）（７）の
＊Ｑ端子と接続される。ＡＮＤゲート（４１）の出力は
インバータ（３１）を介してＮＡＮＤゲート（４）の他
方の入力端子に印加される様になっており、Ｄフリップ
フロップ（６）へのゲートクロック信号ＧＣＫの入力期
間を限定する。
【０００５】再び図４に戻り、（１８）はカウンタ
（３）をリセットするリセット信号ＲＳＴを発生するリ
セット回路である。該リセット回路（１８）はロード信
号ＬＯＡＤの立ち下がりを基にリセット信号ＲＳＴを発
生するものである。ここで、リセット回路（１８）の具
体回路例について図８を用いて説明する。図８におい
て、（１９）はＤフリップフロップであり、Ｄ端子は電
源Ｖｄｄ（例えば５ボルト）と接続され、Ｃ端子にはロ
ード信号ＬＯＡＤが反転印加される。またＤフリップフ
ロップ（１９）のＱ端子からリセット信号ＲＳＴを発生
する構成であるが、このＱ端子には遅延回路（２０）が
接続されている。該遅延回路（２０）は、偶数個のイン
バータ（２１）〜（２４）を直列接続すると共に該イン
バータ（２１）〜（２４）の各直列接続点と接地との間
にコンデンサ（２５）（２６）（２７）を接続した構成
である。そして、遅延回路（２０）の出力はインバータ
（２８）を介して信号ＤＥとしてＤフリップフロップ
（１９）のＲ端子に反転印加されている。上記構成から
得られる動作波形は図９に示す通りである。このリセッ
ト信号ＲＳＴのハイレベル期間は、図５に示す様に、ロ
ード信号ＬＯＡＤの立ち下がりから最初のクロック信号
ＣＬＫの立ち上がりまでの期間Ｔ未満でなければならな
い。
（３）をリセットするリセット信号ＲＳＴを発生するリ
セット回路である。該リセット回路（１８）はロード信
号ＬＯＡＤの立ち下がりを基にリセット信号ＲＳＴを発
生するものである。ここで、リセット回路（１８）の具
体回路例について図８を用いて説明する。図８におい
て、（１９）はＤフリップフロップであり、Ｄ端子は電
源Ｖｄｄ（例えば５ボルト）と接続され、Ｃ端子にはロ
ード信号ＬＯＡＤが反転印加される。またＤフリップフ
ロップ（１９）のＱ端子からリセット信号ＲＳＴを発生
する構成であるが、このＱ端子には遅延回路（２０）が
接続されている。該遅延回路（２０）は、偶数個のイン
バータ（２１）〜（２４）を直列接続すると共に該イン
バータ（２１）〜（２４）の各直列接続点と接地との間
にコンデンサ（２５）（２６）（２７）を接続した構成
である。そして、遅延回路（２０）の出力はインバータ
（２８）を介して信号ＤＥとしてＤフリップフロップ
（１９）のＲ端子に反転印加されている。上記構成から
得られる動作波形は図９に示す通りである。このリセッ
ト信号ＲＳＴのハイレベル期間は、図５に示す様に、ロ
ード信号ＬＯＡＤの立ち下がりから最初のクロック信号
ＣＬＫの立ち上がりまでの期間Ｔ未満でなければならな
い。
【０００６】再び図４に戻り、（２９−１）（２９−
２）〜（２９−４）は各々Ｎビット構成のラッチ回路で
あり、Ｎビットの表示データＤＡＴＡがパラレルに印加
されるＮビット分の端子（３０）と各ラッチ回路（２９
−１）（２９−２）〜（２９−４）のＬ（ラッチ入力）
端子とが共通接続され、各Ｃ端子にはラッチクロック信
号ＬＣ１，ＬＣ２〜ＬＣ４が印加される。つまり、リセ
ット後の最初のクロック信号ＣＬＫの立ち上がりに同期
して最初のＮビットの表示データＤＡＴＡが端子（３
０）に印加されると、ラッチクロック信号ＬＣ１がハイ
レベルとなることから、このＮビットの表示データはラ
ッチ回路（２９−１）にラッチされる。次のクロック信
号ＣＬＫの立ち上がりに同期して次のＮビットの表示デ
ータＤＡＴＡが端子（３０）に印加されると、ラッチク
ロックＬＣ２がハイレベルとなることから、このＮビッ
トの表示データＤＡＴＡはラッチ回路（２９−２）にラ
ッチされる。同様にして、最終段のラッチ回路（２９−
４）にもＮビットの表示データＤＡＴＡがラッチされ
る。これより４Ｎビットの表示データがラッチ回路（２
９−１）（２９−２）〜（２９−４）にラッチされたこ
とになる。尚、ラッチに必要とされる最後のラッチクロ
ック信号ＬＣ４を発生する際にハイレベルとなる図６の
ＡＮＤゲート（１３）の出力はインバータ（３１）を介
してＡＮＤゲート（４）の他方の入力端子に印加されて
おり、ラッチクロック信号ＬＣ１〜ＬＣ４が発生した後
は、カウンタ（３）のＣ端子へのクロック信号ＣＬＫの
入力を禁止しており、カウンタ（３）の不必要な計数動
作を禁止して消費電力の削減を行っている。それ故に、
カウンタ（３）を構成するＤフリップフロップ（６）〜
（９）のＱ端子出力であるａ〜ｄは、図７に示す様に、
クロック信号ＣＬＫの５周期目からは不変となる。（３
２）は４Ｎビット構成のラッチ回路であり、ロード信号
ＬＯＡＤの立ち下がりに同期してラッチ回路（２９−
１）（２９−２）〜（２９−４）に値をパラレルにラッ
チするものである。（３３）は駆動回路であり、ラッチ
回路（３２）にラッチされた値に基づき、液晶パネル
（３４）を「１」又は「０」の表示データに応じてドッ
ト表示する為の駆動信号を出力するものである。
２）〜（２９−４）は各々Ｎビット構成のラッチ回路で
あり、Ｎビットの表示データＤＡＴＡがパラレルに印加
されるＮビット分の端子（３０）と各ラッチ回路（２９
−１）（２９−２）〜（２９−４）のＬ（ラッチ入力）
端子とが共通接続され、各Ｃ端子にはラッチクロック信
号ＬＣ１，ＬＣ２〜ＬＣ４が印加される。つまり、リセ
ット後の最初のクロック信号ＣＬＫの立ち上がりに同期
して最初のＮビットの表示データＤＡＴＡが端子（３
０）に印加されると、ラッチクロック信号ＬＣ１がハイ
レベルとなることから、このＮビットの表示データはラ
ッチ回路（２９−１）にラッチされる。次のクロック信
号ＣＬＫの立ち上がりに同期して次のＮビットの表示デ
ータＤＡＴＡが端子（３０）に印加されると、ラッチク
ロックＬＣ２がハイレベルとなることから、このＮビッ
トの表示データＤＡＴＡはラッチ回路（２９−２）にラ
ッチされる。同様にして、最終段のラッチ回路（２９−
４）にもＮビットの表示データＤＡＴＡがラッチされ
る。これより４Ｎビットの表示データがラッチ回路（２
９−１）（２９−２）〜（２９−４）にラッチされたこ
とになる。尚、ラッチに必要とされる最後のラッチクロ
ック信号ＬＣ４を発生する際にハイレベルとなる図６の
ＡＮＤゲート（１３）の出力はインバータ（３１）を介
してＡＮＤゲート（４）の他方の入力端子に印加されて
おり、ラッチクロック信号ＬＣ１〜ＬＣ４が発生した後
は、カウンタ（３）のＣ端子へのクロック信号ＣＬＫの
入力を禁止しており、カウンタ（３）の不必要な計数動
作を禁止して消費電力の削減を行っている。それ故に、
カウンタ（３）を構成するＤフリップフロップ（６）〜
（９）のＱ端子出力であるａ〜ｄは、図７に示す様に、
クロック信号ＣＬＫの５周期目からは不変となる。（３
２）は４Ｎビット構成のラッチ回路であり、ロード信号
ＬＯＡＤの立ち下がりに同期してラッチ回路（２９−
１）（２９−２）〜（２９−４）に値をパラレルにラッ
チするものである。（３３）は駆動回路であり、ラッチ
回路（３２）にラッチされた値に基づき、液晶パネル
（３４）を「１」又は「０」の表示データに応じてドッ
ト表示する為の駆動信号を出力するものである。
【０００７】
【発明が解決しようとする課題】以上の如く構成された
表示装置の駆動回路において、上記した様に、リセット
回路（１８）から出力されるリセット信号ＲＳＴは、ロ
ード信号ＬＯＡＤの立ち下がりからその後発生する最初
のクロック信号ＣＬＫの立ち上がりまでの期間Ｔ（クロ
ック信号ＣＬＫの半周期）の間に所定時間だけハイレベ
ルとなって発生しなければならない。このリセット信号
ＲＳＴのハイレベル期間はリセット回路（１８）内部の
遅延回路（２０）の遅延時間によって決定されるもので
ある。例えば、クロック信号ＣＬＫの周波数が２．５Ｍ
Ｈｚであると、前記期間Ｔは２００ｎｓｅｃとなり、リ
セット信号ＲＳＴのハイレベル期間が５０ｎｓｅｃ程度
となる様に遅延回路（２０）の遅延時間を設定すれば、
遅延回路（２０）の特性のばらつきを考慮しても、カウ
ンタ（３）を最初のクロック信号ＣＬＫが印加される以
前に確実にリセットできることになる。
表示装置の駆動回路において、上記した様に、リセット
回路（１８）から出力されるリセット信号ＲＳＴは、ロ
ード信号ＬＯＡＤの立ち下がりからその後発生する最初
のクロック信号ＣＬＫの立ち上がりまでの期間Ｔ（クロ
ック信号ＣＬＫの半周期）の間に所定時間だけハイレベ
ルとなって発生しなければならない。このリセット信号
ＲＳＴのハイレベル期間はリセット回路（１８）内部の
遅延回路（２０）の遅延時間によって決定されるもので
ある。例えば、クロック信号ＣＬＫの周波数が２．５Ｍ
Ｈｚであると、前記期間Ｔは２００ｎｓｅｃとなり、リ
セット信号ＲＳＴのハイレベル期間が５０ｎｓｅｃ程度
となる様に遅延回路（２０）の遅延時間を設定すれば、
遅延回路（２０）の特性のばらつきを考慮しても、カウ
ンタ（３）を最初のクロック信号ＣＬＫが印加される以
前に確実にリセットできることになる。
【０００８】ところで、液晶パネル（３４）の高速表示
等の要求に伴い、ラッチ回路（３２）のラッチ動作を速
める為に、クロック信号ＣＬＫが更に高速化すると、前
記期間Ｔは当然短くなってしまう。例えば、クロック信
号ＣＬＫの周波数がが２０ＭＨｚ程度まで上昇すると、
前記期間Ｔは２５ｎｓｅｃとなってしまう。すると、こ
の２５ｎｓｅｃより短いハイレベル期間を有するリセッ
ト信号ＲＳＴを発生しなければならない。ところが、こ
こで問題が生じる。即ち、リセット信号ＲＳＴのハイレ
ベル期間が上記の如く短いと、このリセット信号ＲＳＴ
のハイレベル期間はＤフリップフロップ（１９）のＱ端
子に接続された集積回路内部のメタル或いはポリシリコ
ン等の配線に含まれる寄生容量によって積分されてしま
い、カウンタ（３）をリセットすることができない。す
ると、ロード信号ＬＯＡＤが発生した後の４周期のクロ
ック信号ＣＬＫに同期してラッチクロック信号ＬＣ１〜
ＬＣ４が発生しなくなり、正常な表示データＤＡＴＡが
ラッチ回路（３２）にラッチされなくなり、液晶パネル
（３４）に誤表示を行う恐れがある。こうした問題を事
前に防止する為に、リセット信号ＲＳＴの幅はあまり短
くできず、つまりクロック信号ＣＬＫの周波数を高くで
きず、図４の回路は液晶パネル（３４）の高速表示には
不向きである問題があった。
等の要求に伴い、ラッチ回路（３２）のラッチ動作を速
める為に、クロック信号ＣＬＫが更に高速化すると、前
記期間Ｔは当然短くなってしまう。例えば、クロック信
号ＣＬＫの周波数がが２０ＭＨｚ程度まで上昇すると、
前記期間Ｔは２５ｎｓｅｃとなってしまう。すると、こ
の２５ｎｓｅｃより短いハイレベル期間を有するリセッ
ト信号ＲＳＴを発生しなければならない。ところが、こ
こで問題が生じる。即ち、リセット信号ＲＳＴのハイレ
ベル期間が上記の如く短いと、このリセット信号ＲＳＴ
のハイレベル期間はＤフリップフロップ（１９）のＱ端
子に接続された集積回路内部のメタル或いはポリシリコ
ン等の配線に含まれる寄生容量によって積分されてしま
い、カウンタ（３）をリセットすることができない。す
ると、ロード信号ＬＯＡＤが発生した後の４周期のクロ
ック信号ＣＬＫに同期してラッチクロック信号ＬＣ１〜
ＬＣ４が発生しなくなり、正常な表示データＤＡＴＡが
ラッチ回路（３２）にラッチされなくなり、液晶パネル
（３４）に誤表示を行う恐れがある。こうした問題を事
前に防止する為に、リセット信号ＲＳＴの幅はあまり短
くできず、つまりクロック信号ＣＬＫの周波数を高くで
きず、図４の回路は液晶パネル（３４）の高速表示には
不向きである問題があった。
【０００９】そこで、本発明は、クロック信号を高速化
しても、液晶パネル等の表示装置に確実に表示を行うこ
とのできる表示装置の駆動回路を提供することを目的と
する。
しても、液晶パネル等の表示装置に確実に表示を行うこ
とのできる表示装置の駆動回路を提供することを目的と
する。
【００１０】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、ロード信号の発生時のみクロック信号の発生を禁
止する様に構成した表示装置の駆動回路において、前記
クロック信号を計数するカウンタと、前記ロード信号及
び前記クロック信号に基づいて、前記ロード信号が発生
してから最初の前記クロック信号が発生するまでの１周
期の間、前記カウンタをリセットする為のリセット信号
を発生するリセット回路と、前記カウンタの計数信号を
基に、最初の前記クロック信号の後から順次発生する前
記クロック信号に同期してラッチクロック信号を順次発
生するデコーダと、最初の前記クロック信号に同期して
前記表示装置の為のＮビットの表示データをラッチする
第１のラッチ回路と、前記ラッチクロック信号に同期し
てその後のＮビットの表示データを順次ラッチする複数
のラッチ部、及び、最初の前記ラッチクロック信号に同
期して前記複数のラッチ部の初段がＮビットの表示デー
タをラッチすると同時に前記第１のラッチ回路の値をラ
ッチするラッチ部を有する第２のラッチ回路と、前記ロ
ード信号に同期して前記全ラッチ部がＮビットの表示デ
ータをラッチした状態にある前記第２のラッチ回路の値
をラッチする第３のラッチ回路と、前記第３のラッチ回
路の値を基に表示装置に表示を行う為の信号処理を行う
駆動回路と、を備えた点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、ロード信号の発生時のみクロック信号の発生を禁
止する様に構成した表示装置の駆動回路において、前記
クロック信号を計数するカウンタと、前記ロード信号及
び前記クロック信号に基づいて、前記ロード信号が発生
してから最初の前記クロック信号が発生するまでの１周
期の間、前記カウンタをリセットする為のリセット信号
を発生するリセット回路と、前記カウンタの計数信号を
基に、最初の前記クロック信号の後から順次発生する前
記クロック信号に同期してラッチクロック信号を順次発
生するデコーダと、最初の前記クロック信号に同期して
前記表示装置の為のＮビットの表示データをラッチする
第１のラッチ回路と、前記ラッチクロック信号に同期し
てその後のＮビットの表示データを順次ラッチする複数
のラッチ部、及び、最初の前記ラッチクロック信号に同
期して前記複数のラッチ部の初段がＮビットの表示デー
タをラッチすると同時に前記第１のラッチ回路の値をラ
ッチするラッチ部を有する第２のラッチ回路と、前記ロ
ード信号に同期して前記全ラッチ部がＮビットの表示デ
ータをラッチした状態にある前記第２のラッチ回路の値
をラッチする第３のラッチ回路と、前記第３のラッチ回
路の値を基に表示装置に表示を行う為の信号処理を行う
駆動回路と、を備えた点である。
【００１１】
【作用】本発明によれば、ロード信号が発生してから最
初のクロック信号が発生するまでの１周期の期間だけリ
セット回路によりカウンタをリセットできる。カウンタ
がリセットされている間、最初のクロック信号に同期し
てＮビットの表示データが第１のラッチ回路にラッチさ
れる。カウンタのリセット解除後、次のクロック信号に
同期して第１のラッチ回路の値及び次に入力されてくる
Ｎビットの表示データが同時に第２のラッチ回路を構成
する各ラッチ部にラッチされる。従って、リセット時間
を従来に比べて十分に長くとることができ、クロック信
号の高速化を可能とできる。
初のクロック信号が発生するまでの１周期の期間だけリ
セット回路によりカウンタをリセットできる。カウンタ
がリセットされている間、最初のクロック信号に同期し
てＮビットの表示データが第１のラッチ回路にラッチさ
れる。カウンタのリセット解除後、次のクロック信号に
同期して第１のラッチ回路の値及び次に入力されてくる
Ｎビットの表示データが同時に第２のラッチ回路を構成
する各ラッチ部にラッチされる。従って、リセット時間
を従来に比べて十分に長くとることができ、クロック信
号の高速化を可能とできる。
【００１２】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明の表示装置の駆動回路を示す図であ
る。尚、図４と同様に、液晶パネルを除く構成は集積化
されているものとし、図１の中で図４の構成と同一のも
のについては同一番号を記し、その説明を省略するもの
とする。
る。図１は本発明の表示装置の駆動回路を示す図であ
る。尚、図４と同様に、液晶パネルを除く構成は集積化
されているものとし、図１の中で図４の構成と同一のも
のについては同一番号を記し、その説明を省略するもの
とする。
【００１３】図１において、ラッチ回路（２９−１）
（２９−２）〜（２９−４）は第２のラッチ回路に相当
し、ラッチ回路（３２）は第３のラッチ回路に相当して
いる。また、デコーダ（３５）は、従来ロード信号ＬＯ
ＡＤの発生後の最初のクロック信号ＣＬＫの発生に同期
して発生していたラッチクロック信号ＬＣ１のみを発生
しない様に内部配線が施されている。即ち、デコーダ
（３５）は２周期目のクロック信号ＣＬＫに同期して順
次ラッチクロック信号ＬＣ１’〜ＬＣ３’を発生する構
成となっている。また、（３６）は第１のラッチ回路で
あり、ロード信号ＬＯＡＤの発生後に端子（３０）に初
めて印加されたＮビットの表示データが、ロード信号Ｌ
ＯＡＤの発生後の最初のクロック信号ＣＬＫに同期して
ラッチされる。また、前記第２のラッチ回路において、
ラッチ回路（２９−１）は第１のラッチ回路（３６）の
値をラッチするものであり、ラッチ回路（２９−２）は
その後端子（３０）に印加されるＮビットの表示データ
をラッチするものである。ここで、ラッチ回路（２９−
１）（２９−２）のＣ端子にはＡＮＤゲート（１５）か
ら出力されたラッチクロック信号ＬＣ１’が共通印加さ
れており、即ち、カウンタ（３）のリセット解除後に、
ラッチ回路（２９−１）への第１のラッチ回路（３６）
の値のラッチ動作及びラッチ回路（２９−２）へのその
後のＮビットの表示データのラッチ動作は同時に行われ
る。
（２９−２）〜（２９−４）は第２のラッチ回路に相当
し、ラッチ回路（３２）は第３のラッチ回路に相当して
いる。また、デコーダ（３５）は、従来ロード信号ＬＯ
ＡＤの発生後の最初のクロック信号ＣＬＫの発生に同期
して発生していたラッチクロック信号ＬＣ１のみを発生
しない様に内部配線が施されている。即ち、デコーダ
（３５）は２周期目のクロック信号ＣＬＫに同期して順
次ラッチクロック信号ＬＣ１’〜ＬＣ３’を発生する構
成となっている。また、（３６）は第１のラッチ回路で
あり、ロード信号ＬＯＡＤの発生後に端子（３０）に初
めて印加されたＮビットの表示データが、ロード信号Ｌ
ＯＡＤの発生後の最初のクロック信号ＣＬＫに同期して
ラッチされる。また、前記第２のラッチ回路において、
ラッチ回路（２９−１）は第１のラッチ回路（３６）の
値をラッチするものであり、ラッチ回路（２９−２）は
その後端子（３０）に印加されるＮビットの表示データ
をラッチするものである。ここで、ラッチ回路（２９−
１）（２９−２）のＣ端子にはＡＮＤゲート（１５）か
ら出力されたラッチクロック信号ＬＣ１’が共通印加さ
れており、即ち、カウンタ（３）のリセット解除後に、
ラッチ回路（２９−１）への第１のラッチ回路（３６）
の値のラッチ動作及びラッチ回路（２９−２）へのその
後のＮビットの表示データのラッチ動作は同時に行われ
る。
【００１４】また、（３７）はリセット回路であり、ロ
ード信号ＬＯＡＤ及びクロック信号ＣＬＫを基に、カウ
ンタ（３）のためのリセット信号ＲＳＴを発生するもの
であり、図４の従来回路における遅延回路（２０）を用
いたリセット回路（１８）とは構成が異なる。以下、図
１のリセット回路（３７）の具体回路例について図２を
用いて説明する。
ード信号ＬＯＡＤ及びクロック信号ＣＬＫを基に、カウ
ンタ（３）のためのリセット信号ＲＳＴを発生するもの
であり、図４の従来回路における遅延回路（２０）を用
いたリセット回路（１８）とは構成が異なる。以下、図
１のリセット回路（３７）の具体回路例について図２を
用いて説明する。
【００１５】図２において、（３８）はＤフリップフロ
ップであり、そのＤ端子にはインバータ（３９）を介し
てロード信号ＬＯＡＤが印加され、Ｒ端子にはインバー
タ（３９）を介したロード信号ＬＯＡＤが反転印加され
る。更にＣ端子にはクロック信号ＣＬＫが反転印加され
る。インバータ（３９）の出力即ちロード信号ＬＯＡＤ
の反転をａとすると、信号ａ及びＤフリップフロップ
（３８）の＊Ｑ端子出力がＡＮＤゲート（４０）に印加
され、その論理積がリセット信号ＲＳＴとして出力され
る。以下、図２のリセット回路（３７）の動作を図３の
タイムチャートを用いて説明する。まず、ロード信号Ｌ
ＯＡＤが所定期間ハイレベルになると、インバータ（３
９）の出力ａが同期間だけローレベルとなり、これより
Ｄフリップフロップ（３８）はリセットされて＊Ｑ端子
出力はハイレベルとなる。尚、この時、集積回路外部か
らのシステム制御によりクロック信号ＣＬＫは発生して
いない。その後、最初のクロック信号ＣＬＫが発生する
と、該クロック信号ＣＬＫの立ち下がりに同期して＊Ｑ
端子出力はローレベルに立ち下がる。そして、信号ａと
＊Ｑ端子出力との論理積がＡＮＤゲート（４０）で演算
される為、リセット信号ＲＳＴはロード信号ＬＯＡＤの
立ち下がりから最初のクロック信号ＣＬＫの立ち下がり
までの１周期だけハイレベルとなり、この期間だけカウ
ンタ（３）はリセットされることになる。
ップであり、そのＤ端子にはインバータ（３９）を介し
てロード信号ＬＯＡＤが印加され、Ｒ端子にはインバー
タ（３９）を介したロード信号ＬＯＡＤが反転印加され
る。更にＣ端子にはクロック信号ＣＬＫが反転印加され
る。インバータ（３９）の出力即ちロード信号ＬＯＡＤ
の反転をａとすると、信号ａ及びＤフリップフロップ
（３８）の＊Ｑ端子出力がＡＮＤゲート（４０）に印加
され、その論理積がリセット信号ＲＳＴとして出力され
る。以下、図２のリセット回路（３７）の動作を図３の
タイムチャートを用いて説明する。まず、ロード信号Ｌ
ＯＡＤが所定期間ハイレベルになると、インバータ（３
９）の出力ａが同期間だけローレベルとなり、これより
Ｄフリップフロップ（３８）はリセットされて＊Ｑ端子
出力はハイレベルとなる。尚、この時、集積回路外部か
らのシステム制御によりクロック信号ＣＬＫは発生して
いない。その後、最初のクロック信号ＣＬＫが発生する
と、該クロック信号ＣＬＫの立ち下がりに同期して＊Ｑ
端子出力はローレベルに立ち下がる。そして、信号ａと
＊Ｑ端子出力との論理積がＡＮＤゲート（４０）で演算
される為、リセット信号ＲＳＴはロード信号ＬＯＡＤの
立ち下がりから最初のクロック信号ＣＬＫの立ち下がり
までの１周期だけハイレベルとなり、この期間だけカウ
ンタ（３）はリセットされることになる。
【００１６】再び図１に戻り、図１の動作について説明
する。まず、ロード信号ＬＯＡＤの立ち下がりから最初
のクロック信号ＣＬＫの立ち下がりまでの１周期だけカ
ウンタ（３）がリセットされている間、カウンタ（３）
は計数動作を禁止されており、ラッチ回路（３６）が最
初のＮビットの表示データＤＡＴＡを最初のクロック信
号ＣＬＫに同期してラッチする。その後、カウンタ
（３）はリセット解除され、クロック信号ＣＬＫを計数
し始める。カウンタ（３）が１個目のクロック信号ＣＬ
Ｋを計数した時、デコーダ（３５）及びＡＮＤゲート
（１５）を介してラッチクロック信号ＬＣ１’が発生
し、これにより、ラッチ回路（３６）にラッチされた最
初のＮビットの表示データ及び次に端子（３０）に印加
されたＮビットの表示データは各々、ラッチクロック信
号ＬＣ１’に同期してラッチ回路（２９−１）（２９−
２）に同時にラッチされる。こうして全ラッチ回路（２
９−１）（２９−２）〜（２９−４）にＮビットの表示
データがラッチされると、ラッチクロック信号ＬＣ３’
を作成する為にＡＮＤゲート（１７）に印加されるデコ
ーダ（３５）のハイレベル出力がインバータ（３１）を
介してＮＡＮＤゲート（４）に印加され、カウンタ
（３）はクロック信号ＣＬＫの入力を禁止されて計数動
作を停止する。そして、再びロード信号ＬＯＡＤが発生
すると、その立ち下がりに同期してラッチ回路（２９−
１）（２９−２）〜（２９−４）の全ラッチ内容はラッ
チ回路（３２）に一括してパラレルにラッチされる。こ
うしてラッチ回路（３２）にラッチされた４Ｎビットの
表示データに基づき駆動回路（３３）が動作し、液晶パ
ネル（３４）にドット表示が行われることになる。後
は、上記した動作が繰り返され、表示動作が繰り返され
ることになる。
する。まず、ロード信号ＬＯＡＤの立ち下がりから最初
のクロック信号ＣＬＫの立ち下がりまでの１周期だけカ
ウンタ（３）がリセットされている間、カウンタ（３）
は計数動作を禁止されており、ラッチ回路（３６）が最
初のＮビットの表示データＤＡＴＡを最初のクロック信
号ＣＬＫに同期してラッチする。その後、カウンタ
（３）はリセット解除され、クロック信号ＣＬＫを計数
し始める。カウンタ（３）が１個目のクロック信号ＣＬ
Ｋを計数した時、デコーダ（３５）及びＡＮＤゲート
（１５）を介してラッチクロック信号ＬＣ１’が発生
し、これにより、ラッチ回路（３６）にラッチされた最
初のＮビットの表示データ及び次に端子（３０）に印加
されたＮビットの表示データは各々、ラッチクロック信
号ＬＣ１’に同期してラッチ回路（２９−１）（２９−
２）に同時にラッチされる。こうして全ラッチ回路（２
９−１）（２９−２）〜（２９−４）にＮビットの表示
データがラッチされると、ラッチクロック信号ＬＣ３’
を作成する為にＡＮＤゲート（１７）に印加されるデコ
ーダ（３５）のハイレベル出力がインバータ（３１）を
介してＮＡＮＤゲート（４）に印加され、カウンタ
（３）はクロック信号ＣＬＫの入力を禁止されて計数動
作を停止する。そして、再びロード信号ＬＯＡＤが発生
すると、その立ち下がりに同期してラッチ回路（２９−
１）（２９−２）〜（２９−４）の全ラッチ内容はラッ
チ回路（３２）に一括してパラレルにラッチされる。こ
うしてラッチ回路（３２）にラッチされた４Ｎビットの
表示データに基づき駆動回路（３３）が動作し、液晶パ
ネル（３４）にドット表示が行われることになる。後
は、上記した動作が繰り返され、表示動作が繰り返され
ることになる。
【００１７】以上より、カウンタ（３）のリセット時間
が、従来のクロック信号ＣＬＫの半周期の２倍の時間と
なり、クロック信号ＣＬＫの高速化に十分対応できるこ
とになる。また、クロック信号ＣＬＫに同期したリセッ
ト信号ＲＳＴを発生する為、リセット信号ＲＳＴはロー
ド信号ＬＯＡＤが発生してから最初のクロック信号ＣＬ
Ｋが発生するまでの１周期だけばらつくことなく確実に
発生し、カウンタ（３）を確実にリセットでき後段の誤
動作を確実に防止できる。
が、従来のクロック信号ＣＬＫの半周期の２倍の時間と
なり、クロック信号ＣＬＫの高速化に十分対応できるこ
とになる。また、クロック信号ＣＬＫに同期したリセッ
ト信号ＲＳＴを発生する為、リセット信号ＲＳＴはロー
ド信号ＬＯＡＤが発生してから最初のクロック信号ＣＬ
Ｋが発生するまでの１周期だけばらつくことなく確実に
発生し、カウンタ（３）を確実にリセットでき後段の誤
動作を確実に防止できる。
【００１８】
【発明の効果】本発明によれば、カウンタのリセット時
間が、従来のクロック信号の半周期の２倍の時間とな
り、クロック信号の高速化に十分対応できることにな
る。また、クロック信号に同期したリセット信号を発生
する為、リセット信号はロード信号が発生してから最初
のクロック信号が発生するまでの１周期だけばらつくこ
となく確実に発生し、カウンタを確実にリセットでき後
段の誤動作を確実に防止できる利点が得られる。
間が、従来のクロック信号の半周期の２倍の時間とな
り、クロック信号の高速化に十分対応できることにな
る。また、クロック信号に同期したリセット信号を発生
する為、リセット信号はロード信号が発生してから最初
のクロック信号が発生するまでの１周期だけばらつくこ
となく確実に発生し、カウンタを確実にリセットでき後
段の誤動作を確実に防止できる利点が得られる。
【図１】本発明の表示装置の駆動回路を示す図である。
【図２】本発明に使用されるリセット回路を示す図であ
る。
る。
【図３】本発明に使用されるリセット回路の動作を示す
タイムチャートである。
タイムチャートである。
【図４】従来の表示装置の駆動回路を示す図である。
【図５】従来回路の動作を示すタイムチャートである。
【図６】従来回路の一部具体回路を示す図である。
【図７】図６の具体回路の動作を示すタイムチャートで
ある。
ある。
【図８】従来回路のリセット回路の具体回路を示す図で
ある。
ある。
【図９】図８の具体回路の動作を示すタイムチャートで
ある。
ある。
（３） カウンタ （２９−１）（２９−２）〜（２９−４） 第２のラッ
チ回路 （３２） 第３のラッチ回路 （３３） 駆動回路 （３５） デコーダ （３６） 第１のラッチ回路 （３７） リセット回路
チ回路 （３２） 第３のラッチ回路 （３３） 駆動回路 （３５） デコーダ （３６） 第１のラッチ回路 （３７） リセット回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/133 545 G09G 3/20 G09G 3/36
Claims (2)
- 【請求項１】 ロード信号の発生時のみクロック信号の
発生を禁止する様に構成した表示装置の駆動回路におい
て、 前記クロック信号を計数するカウンタと、 前記ロード信号及び前記クロック信号に基づいて、前記
ロード信号が発生してから最初の前記クロック信号が発
生するまでの１周期の間、前記カウンタをリセットする
為のリセット信号を発生するリセット回路と、 前記カウンタの計数信号を基に、最初の前記クロック信
号の後から順次発生する前記クロック信号に同期してラ
ッチクロック信号を順次発生するデコーダと、 最初の前記クロック信号に同期して前記表示装置の為の
Ｎビットの表示データをラッチする第１のラッチ回路
と、 前記ラッチクロック信号に同期してその後のＮビットの
表示データを順次ラッチする複数のラッチ部、及び、最
初の前記ラッチクロック信号に同期して前記複数のラッ
チ部の初段がＮビットの表示データをラッチすると同時
に前記第１のラッチ回路の値をラッチするラッチ部を有
する第２のラッチ回路と、 前記ロード信号に同期して前記全ラッチ部がＮビットの
表示データをラッチした状態にある前記第２のラッチ回
路の値をラッチする第３のラッチ回路と、 前記第３のラッチ回路の値を基に表示装置に表示を行う
為の信号処理を行う駆動回路と、 を備えたことを特徴とする表示装置の駆動回路。 - 【請求項２】 前記第２のラッチ回路を構成する最終段
のラッチ部に印加される前記ラッチクロック信号を基
に、前記カウンタの計数動作を禁止する禁止回路を設け
たことを特徴とする請求項１記載の表示装置の駆動回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00770295A JP3286486B2 (ja) | 1995-01-20 | 1995-01-20 | 表示装置の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00770295A JP3286486B2 (ja) | 1995-01-20 | 1995-01-20 | 表示装置の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08201766A JPH08201766A (ja) | 1996-08-09 |
| JP3286486B2 true JP3286486B2 (ja) | 2002-05-27 |
Family
ID=11673093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00770295A Expired - Fee Related JP3286486B2 (ja) | 1995-01-20 | 1995-01-20 | 表示装置の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3286486B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001159877A (ja) | 1999-09-20 | 2001-06-12 | Sharp Corp | マトリクス型画像表示装置 |
| JP2021087057A (ja) * | 2019-11-26 | 2021-06-03 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | パルス生成回路及び表示装置 |
-
1995
- 1995-01-20 JP JP00770295A patent/JP3286486B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08201766A (ja) | 1996-08-09 |
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