JP2021087057A - パルス生成回路及び表示装置 - Google Patents

Abstract

【課題】回路規模の増大を抑制しつつ、複数のデジタルパルスの活性化期間が重ならないようにするパルス生成回路及び表示装置を提供することができる。【解決手段】実施形態に係るパルス生成回路１０は、クロック信号ＣＬＫの入力により駆動する順序回路を含み、順序回路の駆動により複数の出力信号ｄｅｃ（１）〜ｄｅｃ（ｎ）を出力する同期回路ＳＹＣと、同期回路ＳＹＣから出力された複数の出力信号ｄｅｃ（１）〜ｄｅｃ（ｎ）をゲーティングして複数のパルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）を生成するゲーティング手段ＧＡＴ１と、を備え、ゲーティング手段ＧＡＴ１は、クロック信号ＣＬＫのＨ状態期間に、各パルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）を不活性状態にする。【選択図】図１

Description

本発明は、パルス生成回路及び表示装置に関する。

近年、微小なＬＥＤ（以下、マイクロＬＥＤと称する。）を２次元マトリクス状に実装した表示装置の開発が盛んになってきている。これは、液晶素子を用いた表示装置よりも高コントラストであり、ＯＬＥＤを用いた表示装置よりも劣化が少ない、等の利点を期待できるからである。

マイクロＬＥＤを用いた表示装置（以下、マイクロＬＥＤディスプレイと称する。）においても、アクティブマトリクス化が種々の利点をもたらすことは、他の表示装置と同様である。ただし、マイクロＬＥＤディスプレイの場合には、発光素子とアクティブ素子との一体化技術が発展途上である。現在、特に、大型ディスプレイの場合には、アクティブ素子を微小なＩＣ（以下、マイクロＩＣと称する。）として作製し、ディスプレイとなる基板上に、マイクロＬＥＤと同様に２次元マトリクス状に配列実装する、という方式も開発されている。

このようなマイクロＩＣを実現するにあたっては、チップサイズ最小化が必須であり、通常、入出力信号（Ｉ／Ｏ）数の低減等の回路規模の削減が図られている。例えば、発光素子の駆動に必要な制御信号のうちスイッチのオン／オフを制御するようなデジタルパルスに関しては、駆動シーケンスに対応したカウンタ（ステートマシン）をIC内部に用意し、クロックとリセット入力だけで必要な全てのステートを生成、識別し、この情報からデコーダを通して該パルスを外部入力に拠らず内部生成することで、マイクロICのI/O数を削減することが考えられる。

このようなデジタルパルスは通常複数必要であり、かつ、互いにパルスの有効な期間がオーバーラップしないよう設計されることも多い。例えば、２次元アクティブマトリクスディスプレイにおいて、映像信号を線順次で書き込むには、特定ラインを活性化するための選択スイッチが各画素に必要である。しかしながら、データ線を共有している画素間での誤書き込みを防ぐために、選択スイッチを制御する複数の走査パルス信号において、各パルス信号の活性化期間が重ならないように、各パルス信号の間隔を空ける等の制約を設けることがある。なお、このような制約は、走査パルス信号に限らず、あらゆる種類のデジタルパルス信号に及ぶ可能性を有している。

特開２０１０−０９３３６５号公報

ここで、種々の各パルス信号の活性化期間が重ならないようにするため、各パルス信号の間隔を空けるように制御する新たなパルス信号を入出力することが考えられる。しかしながら、その場合には、新たなパルス信号のための入出力信号（Ｉ／Ｏ）数も多くなる。よって、回路規模の増大を抑制することができない。

本発明は、このような問題を解決するためになされたものであり、回路規模の増大を抑制しつつ、複数のデジタルパルス信号の活性化期間が重ならないようにすることができるパルス生成回路及び表示装置を提供する。

本発明にかかるパルス生成回路は、クロック信号の入力により駆動する順序回路を含み、前記順序回路の駆動により複数の出力信号を出力する同期回路と、前記同期回路から出力された前記複数の出力信号をゲーティングして複数のパルス信号を生成するゲーティング手段と、を備え、前記ゲーティング手段は、前記クロック信号のＨ状態期間に、各前記パルス信号を不活性状態にする。

また、各前記パルス信号は、前記ゲーティング手段によって、前記クロック信号のいずれかのＬ状態期間に活性化される。

さらに、前記同期回路は、前記順序回路として、前記クロック信号が入力されるステートマシンと、前記ステートマシンから出力されたステート信号に基づいて、前記複数の出力信号を出力するデコーダと、を含む。

前記ゲーティング手段は、前記クロック信号の反転信号を出力するインバータと、前記デコーダから出力された各前記出力信号と、前記インバータから出力された各前記反転信号と、の論理積を各前記パルス信号として出力する複数のＡＮＤゲートと、を含む。

また、前記ゲーティング手段は、前記デコーダから出力された各前記出力信号の反転信号を出力するインバータと、各前記インバータから出力された前記反転信号と、前記クロック信号との否定論理和を各前記パルス信号として出力する複数のＮＯＲゲートと、を含む。

さらに、前記ステートマシンは、カウンタ、レジスタ、フリップフロップ、ラッチのうちの少なくとも１つを含む。

前記デコーダは、組合せ回路を含む。

また、前記デコーダは、順序回路をさらに含む。

さらに、前記クロック信号のデューティー比、または、前記クロック信号の活性化の立ち上がりから次の立ち上がりまでの期間を示す周期を変えることにより、１つの前記パルス信号の活性化期間を他の前記パルス信号の活性化期間と異ならせる。

本発明にかかる表示装置は、上記記載のパルス生成回路と、前記パルス信号に基づいて発光素子の発光を制御する画素回路と、を含む複数のマイクロＩＣが表示面にマトリックス状に配置されている。

本発明により、回路規模の増大を抑制しつつ、複数のデジタルパルスの活性化期間が重ならないようにするパルス生成回路及び表示装置を提供することができる。

実施形態１に係るパルス生成回路の構成を例示したブロック図である。 実施形態１に係るパルス生成回路の動作を例示したタイミング図であり、横軸は、時間を示し、縦軸は、各信号を示す。 実施形態１の変形例に係るパルス生成回路の構成を例示したブロック図である。 比較例に係るパルス生成回路の動作を例示したタイミング図であり、横軸は、時間を示し、縦軸は、各信号を示す。 実施形態２に係るパルス生成回路の構成を例示したブロック図である。 実施形態２に係るパルス生成回路の動作を例示したタイミング図であり、横軸は、時間を示し、縦軸は、各信号を示す。 実施形態２の変形例に係るパルス生成回路の構成を例示したブロック図である。 実施形態３に係る表示装置に用いられるマイクロＩＣを例示したブロック図である。 実施形態３に係る表示装置を例示した構成図である。

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

（実施形態１）
実施形態１に係るパルス生成回路を説明する。まず、本実施形態に係るパルス生成回路の構成を説明する。その後、パルス生成回路の動作を説明する。

＜パルス生成回路の構成＞
図１は、実施形態１に係るパルス生成回路の構成を例示したブロック図である。図１に示すように、本実施形態のパルス生成回路１０は、おおまかに言えば、同期回路ＳＹＣ１と、ゲーティング手段ＧＡＴ１とを備えている。同期回路ＳＹＣ１は、クロック信号ＣＬＫの入力により駆動する順序回路を含む。そして、同期回路ＳＹＣ１は、順序回路の駆動により複数（例えば、ｎ個）の出力信号ｄｅｃ（１）〜ｄｅｃ（ｎ）を出力する。一方、ゲーティング手段ＧＡＴ１は、同期回路ＳＹＣ１から出力された複数の出力信号ｄｅｃ（１）〜ｄｅｃ（ｎ）をゲーティングして複数のパルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）を生成する。

図１に示すように、同期回路ＳＹＣ１は、例えば、順序回路として、クロック信号ＣＬＫ及びリセット信号ＲＳＴが入力されるステートマシン１１を含む。また、同期回路ＳＹＣ１は、ステートマシン１１から出力されたステート信号ｓｔａｔｅに基づいて、複数の出力信号ｄｅｃ（１）〜ｄｅｃ（ｎ）を出力するデコーダ１２を含む。ゲーティング手段ＧＡＴ１は、例えば、インバータ１３及び複数のＡＮＤゲート１４（１）〜１４（ｎ）を含む。複数のＡＮＤゲート１４（１）〜１４（ｎ）を総称する場合には、ＡＮＤゲート１４と呼び、特定のＡＮＤゲート１４ｍ及び１４ｎを意味する場合には、ＡＮＤゲート１４ｍまたはＡＮＤゲート１４ｎと称する。以下で、各構成を具体的に説明する。

＜ステートマシン＞
ステートマシン１１は、クロック信号ＣＬＫ及びリセット信号ＲＳＴが入力されるように、例えば、これらの信号を出力するタイミングコントローラ等に接続されている。なお、ステートマシン１１には、クロック信号ＣＬＫ及びリセット信号ＲＳＴ以外の信号が入力されてもよい。ステートマシン１１は、入力されたクロック信号ＣＬＫ及びリセット信号ＲＳＴに基づいてステート信号ｓｔａｔｅを出力する。例えば、ステートマシン１１は、ステート信号ｓｔａｔｅをデコーダ１２に出力する。

ステートマシン１１は、内部に、順序回路として、例えば、カウンタを含む。ステートマシン１１は、順序回路として、例えば、Ｄフリップフロップ群を含んでもよい。なお、ステートマシン１１は、順序回路として、カウンタ、フリップフロップ、レジスタ、ラッチのうちの少なくとも１つを含んでもよい。ステートマシン１１は、クロック信号ＣＬＫに同期して状態を遷移させたステート信号ｓｔａｔｅを出力する。すなわち、ステート信号ｓｔａｔｅは、クロック信号ＣＬＫに同期して、活性化状態から不活性化状態へ変化するか、または、不活性化状態から活性状態に変化する。

＜デコーダ＞
デコーダ１２は、ステートマシン１１から出力されたステート信号ｓｔａｔｅが入力される。デコーダ１２は、入力されたステート信号ｓｔａｔｅに基づいて所定の複数の出力信号ｄｅｃ（１）〜ｄｅｃ（ｎ）を出力する。図では、２つの出力信号ｄｅｃＭ及びｄｅｃＮを示しているが、デコーダ１２が出力する出力信号ｄｅｃＭ及びｄｅｃＮは、２つに限らない。デコーダ１２が出力する出力信号数は、例えば、駆動させる画素回路の構成に依存する。

デコーダ１２は、基本的には、組み合わせ回路で構成される。しかしながら、デコーダ１２は、組み合わせ回路を含み、さらに、順序回路を含んでもよい。デコーダ１２が順序回路を含む場合には、同期回路化するために、ステートマシン１１に用いられるクロック信号ＣＬＫと同じクロック信号ＣＬＫで、当該順序回路を駆動する。

＜インバータ＞
インバータ１３は、クロック信号ＣＬＫが入力されるように、例えば、ステートマシン１１と同様のタイミングコントローラ等に接続されている。インバータ１３は、入力されたクロック信号ＣＬＫの反転信号を出力する。インバータ１３は、反転信号を各ＡＮＤゲート１４ｍ及び１４ｎに出力する。

＜ＡＮＤゲート＞
ＡＮＤゲート１４は、複数の出力信号ｄｅｃ（１）〜ｄｅｃ（ｎ）に対応して、複数設けられている。図では、複数のＡＮＤゲート１４を、複数の出力信号ｄｅｃ（１）〜ｄｅｃ（ｎ）のうち、出力信号ｄｅｃＭ及びｄｅｃＮに対応させて、ＡＮＤゲート１４ｍ及び１４ｎと示す。なお、ＡＮＤゲート１４は、２つに限らず、出力信号ｄｅｃ（１）〜ｄｅｃ（ｎ）の個数に応じて変えてもよい。

各ＡＮＤ１４（１）〜１４（ｎ）は、デコーダ１２から出力された各出力信号ｄｅｃ（１）〜ｄｅｃ（ｎ）と、インバータ１３から出力されたクロックＣＬＫの反転信号と、の論理積を、各パルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）として出力する。図では、２つのパルス信号ｐｕｌｓｅＭ及びｐｕｌｓｅＮを示しているが、パルス信号ｐｕｌｓｅＭ及びｐｕｌｓｅＮは２つに限らず、ＡＮＤゲート１４の個数に応じて変えてもよい。

ＡＮＤゲート１４は、デコーダ１２の出力をゲーティングする役割を担う。例えば、各パルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）は、ゲーティング手段ＧＡＴ１によって、クロック信号ＣＬＫのいずれかのＬ状態期間に活性化される。例えば、各パルス信号ｐｕｌｓｅＭ及びｐｕｌｓｅＮは、ゲーティング手段ＧＡＴ１によって、クロック信号ＣＬＫの周期の後半に活性化される。

ゲーティング手段ＧＡＴ１は、クロック信号ＣＬＫの立ち上がりから次の立ち下がりまでの期間、各パルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）を不活性状態にする。例えば、ゲーティング手段ＧＡＴ１は、クロック信号ＣＬＫの周期の前半に、各パルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）を不活性化させるように設定されている。これにより、デコーダ１２から出力される出力信号ｄｅｃ（１）〜ｄｅｃ（ｎ）は、クロック信号ＣＬＫの立ち上がりから、遅れるように、パルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）として出力される。すなわち、パルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）は、クロック信号ＣＬＫの立ち上がりから、遅れるように、活性化状態に遷移する。以下で、各信号のタイミングを、パルス生成回路１０の動作として説明する。

＜パルス生成回路の動作＞
次に、パルス生成回路１０の動作を説明する。図２は、実施形態１に係るパルス生成回路の動作を例示したタイミング図であり、横軸は、時間を示し、縦軸は、各信号を示す。

図２に示すように、ステートマシン１１に入力されるリセット信号ＲＳＴ及びクロック信号ＣＬＫは、所定のタイミングでＨ状態及びＬ状態に遷移する。図２において、時間Ｔ１＜時間Ｔ２＜時間Ｔ３＜時間Ｔ４＜時間Ｔ５＜時間Ｔ６＜時間Ｔ７＜時間Ｔ８＜時間Ｔ９＜時間Ｔ１０＜時間Ｔ１１である。時間Ｔ２、時間Ｔ４、時間Ｔ６、時間Ｔ８及び時間Ｔ１０は、クロック信号ＣＬＫの立ち上がりに対応する。本実施形態のパルス生成回路１０は、このようなクロック信号ＣＬＫの立ち上がりに同期して、ステート信号ｓｔａｔｅが状態遷移する例を示している。

例えば、リセット信号ＲＳＴは、図に示す範囲において、時間Ｔ１まで、Ｈ状態である。これにより、リセット信号ＲＳＴは、ステートマシン１１を初期状態にする。例えば、リセット信号ＲＳＴは、カウンタを０にする。リセット信号ＲＳＴは、時間Ｔ１において、Ｌ状態に遷移する。リセット信号ＲＳＴは、時間Ｔ１以降、図に示す範囲において、Ｌ状態のままである。

クロック信号ＣＬＫは、図に示す範囲において、時間Ｔ２まで、Ｌ状態である。クロック信号ＣＬＫは、時間Ｔ２において、Ｈ状態に遷移する。そして、時間Ｔ３において、Ｌ状態に遷移する。また、クロック信号ＣＬＫは、時間Ｔ４において、Ｈ状態に遷移する。そして、時間Ｔ５において、Ｌ状態に遷移する。さらに、クロック信号ＣＬＫは、時間Ｔ６において、Ｈ状態に遷移する。そして、時間Ｔ７において、Ｌ状態に遷移する。クロック信号ＣＬＫは、時間Ｔ８において、Ｈ状態に遷移する。そして、時間Ｔ９において、Ｌ状態に遷移する。また、クロック信号ＣＬＫは、時間Ｔ１０において、Ｈ状態に遷移する。そして、時間Ｔ１１において、Ｌ状態に遷移する。

クロック信号ＣＬＫの周期は、クロック信号ＣＬＫの活性化の立ち上がりから次の立ち上がりまでの期間である。すなわち、クロック信号ＣＬＫの周期は、時間Ｔ２〜Ｔ４までの期間、時間Ｔ４〜Ｔ６までの期間、時間Ｔ６〜Ｔ８までの期間、時間Ｔ８〜Ｔ１０までの期間をいう。また、クロック信号ＣＬＫのデューティー（Ｄｕｔｙ）比は、クロック信号ＣＬＫのＨ状態の期間とＬ状態の期間との比をいう。例えば、時間Ｔ２〜Ｔ３までの期間に対する時間Ｔ３〜Ｔ４までの期間の比、時間Ｔ４〜Ｔ５までの期間に対する時間Ｔ５〜Ｔ６までの期間の比、時間Ｔ６〜Ｔ７までの期間に対する時間Ｔ７〜Ｔ８までの期間の比、時間Ｔ８〜Ｔ９までの期間に対する時間Ｔ９〜Ｔ１０までの期間の比をいう。

時間Ｔ５〜Ｔ６の期間及び時間Ｔ６〜Ｔ７の期間は、時間Ｔ２〜Ｔ３の期間、時間Ｔ３〜Ｔ４の期間、時間Ｔ４〜Ｔ５の期間、時間Ｔ７〜Ｔ８の期間、時間Ｔ８〜Ｔ９の期間、時間Ｔ９〜Ｔ１０の期間、時間Ｔ１０〜Ｔ１１の期間よりも長くなっている。すなわち、クロック信号ＣＬＫの時間Ｔ５〜Ｔ６のＬ状態の期間及び時間Ｔ６〜Ｔ７のＨ状態の期間は、他の期間よりも長い。

本実施形態では、クロック信号ＣＬＫの周期及びデューティー比は、可変である。例えば、タイミングコントローラにより、ステートマシン１１に入力されるクロック信号ＣＬＫの周期及びデューティー比を変化させてもよい。または、あらかじめ、タイミングコントローラに最適な周期及びデューティー比を設定してもよい。クロック信号ＣＬＫの周期及びデューティー比を変えることにより、１つのパルス信号の活性化期間を他のパルス信号の活性化期間と異ならせることができる。例えば、パルス信号ｐｕｓｌｅＭの活性化期間をパルス信号ｐｕｌｓｅＮの活性化期間と異ならせることができる。

パルス生成回路１０から出力されたパルス信号を、画素回路のスイッチに用いる場合に、スイッチごとに開状態及び閉状態の期間、並びに、開状態と閉状態の間隔を変化させたい場合がある。本実施形態では、クロック信号ＣＬＫの周期及びデューティー比を変えることができるので、画素回路のスイッチの開状態及び閉状態の期間、並びに、開状態と閉状態の間隔を自由に設定することができる。

ステートマシン１１は、入力されたクロック信号ＣＬＫに基づいてステート信号ｓｔａｔｅを出力する。すなわち、クロック信号ＣＬＫの立ち上がりに同期して、状態遷移する。

ステートマシン１１がカウンタで構成される場合の動作の一例は以下の通りである。時間Ｔ２まで、カウンタは、０である。カウンタは、クロック信号ＣＬＫの立ち上がりに同期して、時間Ｔ２において、１へ遷移する。また、カウンタは、クロック信号ＣＬＫの立ち上がりに同期して、時間Ｔ４において、２へ遷移する。さらに、カウンタは、クロック信号ＣＬＫの立ち上がりに同期して、時間Ｔ６において、３へ遷移する。このように、カウンタは、クロック信号ＣＬＫの立ち上がりに同期して、例えば、１ずつ増加させる。

デコーダ１２は、ステート信号ｓｔａｔｅに応じて、出力信号ｄｅｃ（１）〜ｄｅｃ（ｎ）を出力する。例えば、デコーダ１２は、時間Ｔ４において、カウンタが２の場合のステート信号ｓｔａｔｅに基づいて、出力信号ｄｅｃＭを出力する。すなわち、図に示す２つ目のクロック信号ＣＬＫの立ち上がりで、デコーダ１２は、出力信号ｄｅｃＭを活性化させ、出力信号ｄｅｃＭをＨ状態に遷移させる。そして、時間Ｔ６において、デコーダ１２は、出力信号ｄｅｃＭを不活性化させ、出力信号ｄｅｃＭをＬ状態に遷移させる。

また、デコーダ１２は、例えば、時間Ｔ６において、カウンタが３の場合のステート信号ｓｔａｔｅに基づいて、出力信号ｄｅｃＮを出力する。すなわち、図に示す３つ目のクロック信号ＣＬＫの立ち上がりで、デコーダ１２は、出力信号ｄｅｃＮを活性化させ、出力信号ｄｅｃＮをＨ状態に遷移させる。時間Ｔ８において、デコーダ１２は、出力信号ｄｅｃＮを不活性化させ、出力信号ｄｅｃＮをＬ状態に遷移させる。

本実施形態のパルス生成回路１０は、クロック信号ＣＬＫの立ち上がりに同期して、ステート信号ｓｔａｔｅが状態遷移する例を示している。よって、ゲーティング手段ＧＡＴ１は、ゲーティングにクロック信号ＣＬＫの反転信号を用いる。例えば、ゲーティング手段ＧＡＴ１は、各出力信号ｄｅｃ（１）〜ｄｅｃ（ｎ）と、クロック信号ＣＬＫの反転信号と、の論理積を出力する複数のＡＮＤゲート１４（１）〜１４（ｎ）を用いる。

ＡＮＤゲート１４ｍは、デコーダ１２から出力された出力信号ｄｅｃＭと、インバータから出力されたクロックＣＬＫの反転信号と、の論理積をパルス信号ｐｕｌｓｅＭとして出力する。ＡＮＤゲート１４ｎは、デコーダ１２から出力された出力信号ｄｅｃＮと、インバータから出力されたクロックＣＬＫの反転信号と、の論理積をパルス信号ｐｕｌｓｅＮとして出力する。

この場合に、インバータ１３及びＡＮＤゲート１４ｍを含むゲーティング手段ＧＡＴ１は、クロック信号ＣＬＫの時間Ｔ４における立ち上がりから次の立ち下がりまでの期間、パルス信号ｐｕｌｓｅＭを不活性状態にする。具体的には、ゲーティング手段ＧＡＴ１は、時間Ｔ４〜Ｔ５の期間、パルス信号ｐｕｌｓｅＭを不活性状態にする。このように、ゲーティング手段ＧＡＴ１は、クロック信号ＣＬＫの周期の前半に、パルス信号ｐｕｌｓｅＭを不活性化させる。そして、パルス信号ｐｕｌｓｅＭは、ゲーティング手段ＧＡＴ１によって、クロック信号ＣＬＫのいずれかのＬ状態期間に活性化される。具体的には、パルス信号ｐｕｌｓｅＭは、時間Ｔ５〜Ｔ６の期間に活性化される。このように、パルス信号ｐｕｌｓｅＭは、クロック信号ＣＬＫの周期の後半に活性化される。

また、インバータ１３及びＡＮＤゲート１４ｎを含むゲーティング手段ＧＡＴ１は、クロック信号ＣＬＫの時間Ｔ６における立ち上がりから次の立ち下がりまでの期間、パルス信号ｐｕｌｓｅＮを不活性状態にする。具体的には、ゲーティング手段ＧＡＴ１は、時間Ｔ６〜Ｔ７の期間、パルス信号ｐｕｌｓｅＮを不活性状態にする。このように、ゲーティング手段ＧＡＴ１は、クロック信号ＣＬＫの周期の前半に、パルス信号ｐｕｌｓｅＮを不活性化させる。そして、パルス信号ｐｕｌｓｅＮは、ゲーティング手段ＧＡＴ１によって、クロック信号ＣＬＫのいずれかのＬ状態期間に活性化される。具体的には、パルス信号ｐｕｌｓｅＮは、時間Ｔ７〜Ｔ８の期間に活性化される。このように、パルス信号ｐｕｌｓｅＮは、クロック信号ＣＬＫの周期の後半に活性化される。

なお、ゲーティング手段ＧＡＴ１は、図１において例示したＡＮＤゲート１４及びインバータ１３に限定されない。図３は、実施形態１の変形例に係るパルス生成回路の構成を例示したブロック図である。図３に示すように、変形例に係るパルス生成回路１０ａのゲーティング手段ＧＡＴ２は、デコーダ１２から出力された各出力信号ｄｅｃ（１）〜ｄｅｃ（ｎ）の反転信号を生成する複数のインバータ１５（各インバータをインバータ１５（１）〜１５（ｎ）と称する。）と、インバータ１５から出力された各反転信号と、クロック信号ＣＬＫとの否定論理和を各パルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）として出力する複数のＮＯＲゲート１６（各ＮＯＲゲートをＮＯＲゲート１６（１）〜１６（ｎ）と称する。）と、を含んでもよい。

この場合でも、ゲーティング手段ＧＡＴ２は、クロック信号ＣＬＫの立ち上がりから次の立ち下がりまでの期間、各パルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）を不活性状態にする。そして、各パルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）は、ゲーティング手段ＧＡＴ２によって、クロック信号ＣＬＫのいずれかのＬ状態期間に活性化される。

さらに、ゲーティング手段ＧＡＴ１またはＧＡＴ２を、正論理／負論理、ド・モルガンの法則等に従って、適宜変更することが可能である。また、本実施形態では、ステートマシン１１は、クロック信号ＣＬＫの立ち上がりに同期して、ステート信号ｓｔａｔｅの状態が遷移するとしたが、クロック信号ＣＬＫの立ち下がりに同期して、ステート信号ｓｔａｔｅの状態が遷移するようにしてもよい。

次に、本実施形態の効果を説明する。
本実施形態のパルス生成回路１０及び１０ａは、複数の出力信号ｄｅｃ（１）〜ｄｅｃ（ｎ）を出力する同期回路ＳＹＣ１と、出力信号ｄｅｃ（１）〜ｄｅｃ（ｎ）をゲーティングして複数のパルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）を生成するゲーティング手段ＧＡＴ１及びＧＡＴ２と、を備える。よって、例えば、発光素子の発光を制御するスイッチのオン／オフを制御するようなパルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）を、パルス生成回路１０及び１０ａの内部で生成することができる。その場合に、クロック信号ＣＬＫ及びリセット信号ＲＳＴの入力のみによって、パルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）を出力することができる。これにより、外部入力に拠らずにパルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）を内部生成することができるので、回路規模の増大を抑制することができる。

また、本実施形態のゲーティング手段ＧＡＴ１及びＧＡＴ２は、クロック信号ＣＬＫの立ち上がりから次の立ち下がりまでの期間、各パルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）を不活性状態にする。例えば、クロック信号ＣＬＫの前半に、各パルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）を不活性状態にする。よって、時間軸に関して分離する必要がある複数のパルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）を、重ならないようにすることができる。

具体的には、パルス信号ｐｕｌｓｅＭと、パルス信号ｐｕｌｓｅＮとを分離する必要がある場合に、パルス信号ｐｕｌｓｅＭの活性化期間と、パルス信号ｐｕｌｓｅＮの活性化期間との間に、時間Ｔ６〜Ｔ７の間隔を空けることができる。よって、パルス信号ｐｕｌｓｅＭが、例えば、スイッチＳＷＭを開く制御信号であり、パルス信号ｐｕｌｓｅＮが、例えば、スイッチＳＷＮを開く制御信号である場合に、スイッチＳＷＭが完全に閉じてから、スイッチＳＷＮを開くようにすることができる。

なお、本実施形態では、ステートマシン１１におけるカウント２で、パルス信号ｐｕｌｓｅＭを出力し、カウント３でパルス信号ｐｕｌｓｅＮを出力するようにしている。そして、パルス信号ｐｕｌｓｅＭと、パルス信号ｐｕｌｓｅＮとが重ならないよう、間隔を空くようにゲーティングしている。

このような構成に対して、ステートマシン１１におけるカウント２で、パルス信号ｐｕｌｓｅＭを出力し、カウント３で、両方のパルス信号ｐｕｌｓｅＭ及びｐｕｌｓｅＮの出力を停止し、カウント４で、パルス信号ｐｕｌｓｅＮを出力するようにしても、パルス信号ｐｕｌｓｅＭと、パルス信号ｐｕｌｓｅＮとが重ならないよう、間隔を空くようにすることができるかもしれない。しかしながら、その場合には、本実施形態の２倍以上のカウントが必要となり、回路規模の増大を抑制することができない。

さらに、クロック信号ＣＬＫの立ち上がりから次の立ち下がりまでの期間、各パルス信号を不活性状態にすることで、ハザードの発生を防ぐことができる。ハザードの発生を、比較例のタイミング図を参照して説明する。

図４は、比較例に係るパルス生成回路の動作を例示したタイミング図であり、横軸は、時間を示し、縦軸は、各信号を示す。比較例のパルス生成回路は、例えば、特許文献１のパルス生成回路である。比較例のパルス生成回路では、デジタルデータＩＮ１〜ＩＮ６を出力するためのサンプリングクロック信号ＣＫＳと同期した同一周波数のクロック信号ＣＫ１を、論理演算に利用して、入力データのゲーティングを施している。すなわち、クロック信号ＣＫ１がＨ状態／Ｌ状態いずれかのときにデータを強制的にＨ状態／Ｌ状態いずれかの値にして、ＯＵＴ１Ａ〜ＯＵＴ１Ｃ、または、ＯＵＴ１Ｄ〜ＯＵＴ１Ｆを出力している。比較例では、クロック信号ＣＫ１の周期の前半でデータを取り込むために、ひし形で示されるようなハザードが発生し、ハザードがデータに取り込まれる恐れがある。なお、比較例では、別位相のクロック信号を別途用意することで、ハザードの誤取り込みを回避している。しかしながら、この方法では、別位相のクロック信号を用意するなど、回路規模の増大を抑制することができない。

これに対して、本実施形態では、クロック信号ＣＬＫの立ち上がりから次の立ち下がりまでの期間、各パルス信号を不活性状態にすることで、別系統のクロックを用意することなく、ハザードの発生を原理的に排除している。

このように、本実施形態では、順序回路を駆動するクロック信号ＣＬＫを用いて、各出力信号ｄｅｃ（１）〜ｄｅｃ（ｎ）をゲーティングし、パルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）の活性化期間を重ならないようにしている。ゲーティングは、出力信号ｄｅｃ（１）〜ｄｅｃ（ｎ）とクロック信号ＣＬＫの反転信号との論理積（あるいはそれと等価な論理）を用いている。換言すると、クロック信号ＣＬＫに対して、レベルセンシティブにすることで、パルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）の活性化期間を重ならないようにする。よって、ハザードの発生を抑制することができる。

ここで、レベルセンシティブとは、クロック信号ＣＬＫがＬ状態（場合によってはＨ状態）の時だけ、パルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）を出力するようにすることである。すなわち、クロック信号ＣＬＫの立ち上がり、または、立ち下がりを用いてパルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）を生成するエッジセンシティブでないことである。

なお、クロック信号ＣＬＫの後半に、各パルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）を不活性状態にすることも考えられるが、その場合には、ハザードがパルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）に含まれる場合があり、誤作動する恐れがある。よって、本実施形態では、クロック信号ＣＬＫの立ち上がりから次の立ち下がりまでの期間、すなわち、クロック信号ＣＬＫの前半に、各パルス信号ｐｕｌｓｅＭ及びｐｕｌｓｅＮを不活性状態にしている。

（実施形態２）
次に、実施形態２に係るパルス生成回路を説明する。前述の実施形態１のパルス生成回路１０は、クロック信号ＣＬＫの立ち上がりから次の立ち下がりまでの期間、すなわち、クロック信号ＣＬＫのＨ状態期間に、各パルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）を不活性状態にしたが、本実施形態のパルス生成回路は、クロック信号ＣＬＫの立ち下がりから次の立ち上がりまでの期間、すなわち、クロック信号ＣＬＫのＬ状態期間に、各パルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）を不活性状態にする。

＜パルス生成回路の構成＞
図５は、実施形態２に係るパルス生成回路の構成を例示したブロック図である。図５に示すように、本実施形態のパルス生成回路１０ｂは、同期回路ＳＹＣ１と、ゲーティング手段ＧＡＴ３とを備えている。同期回路ＳＹＣ１は、実施形態１と同様に、クロック信号ＣＬＫの入力により駆動する順序回路を含む。そして、同期回路ＳＹＣ１は、順序回路の駆動により複数（例えば、ｎ個）の出力信号ｄｅｃ（１）〜ｄｅｃ（ｎ）を出力する。一方、ゲーティング手段ＧＡＴ３は、同期回路ＳＹＣ１から出力された複数の出力信号ｄｅｃ（１）〜ｄｅｃ（ｎ）をゲーティングして複数のパルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）を生成する。

図５に示すように、同期回路ＳＹＣ１は、例えば、実施形態１の同期回路ＳＹＣ１と同様に、順序回路として、クロック信号ＣＬＫ及びリセット信号ＲＳＴが入力されるステートマシン１１を含む。また、同期回路ＳＹＣ１は、ステートマシン１１から出力されたステート信号ｓｔａｔｅに基づいて、複数の出力信号ｄｅｃ（１）〜ｄｅｃ（ｎ）を出力するデコーダ１２を含む。

ゲーティング手段ＧＡＴ３は、実施形態１のゲーティング手段ＧＡＴ１と異なり、インバータ１３を含んでいない。ゲーティング手段ＧＡＴ３は、複数のＡＮＤゲート１４（１）〜１４（ｎ）を含む。

パルス生成回路１０ｂにおけるステートマシン１１、デコーダ１２及びＡＮＤゲート１４の機能は、実施形態１と同様である。

＜パルス生成回路の動作＞
次に、パルス生成回路１０ｂの動作を説明する。図６は、実施形態２に係るパルス生成回路の動作を例示したタイミング図であり、横軸は、時間を示し、縦軸は、各信号を示している。

図６に示すように、ステートマシン１１に入力されるリセット信号ＲＳＴ及びクロック信号ＣＬＫは、所定のタイミングでＨ状態及びＬ状態に遷移する。図６において、時間Ｔ２１＜時間Ｔ２２＜時間Ｔ２３＜時間Ｔ２４＜時間Ｔ２５＜時間Ｔ２６＜時間Ｔ２７＜時間Ｔ２８＜時間Ｔ２９＜時間Ｔ３０＜時間Ｔ３１である。時間Ｔ２２、時間Ｔ２４、時間Ｔ２６、時間Ｔ２８及び時間Ｔ３０は、クロック信号ＣＬＫの立ち下がりに対応する。本実施形態のパルス生成回路７０は、このようなクロック信号ＣＬＫの立ち下がりに同期して、ステート信号ｓｔａｔｅが状態遷移する例を示している。

例えば、リセット信号ＲＳＴは、図に示す範囲において、時間Ｔ２１まで、Ｈ状態である。リセット信号ＲＳＴは、時間Ｔ２１において、Ｌ状態に遷移する。リセット信号ＲＳＴは、時間Ｔ２１以降、図に示す範囲において、Ｌ状態のままである。

クロック信号ＣＬＫは、図に示す範囲において、時間Ｔ２２まで、Ｈ状態である。クロック信号ＣＬＫは、時間Ｔ２２において、Ｌ状態に遷移する。そして、時間Ｔ２３において、Ｈ状態に遷移する。また、クロック信号ＣＬＫは、時間Ｔ２４において、Ｌ状態に遷移する。そして、時間Ｔ２５において、Ｈ状態に遷移する。さらに、クロック信号ＣＬＫは、時間Ｔ２６において、Ｌ状態に遷移する。そして、時間Ｔ２７において、Ｈ状態に遷移する。クロック信号ＣＬＫは、時間Ｔ２８において、Ｌ状態に遷移する。そして、時間Ｔ２９において、Ｈ状態に遷移する。また、クロック信号ＣＬＫは、時間Ｔ３０において、Ｌ状態に遷移する。そして、時間Ｔ３１において、Ｈ状態に遷移する。

クロック信号ＣＬＫの周期は、クロック信号ＣＬＫの立ち下がりから次の立ち下がりまでの期間である。クロック信号ＣＬＫのデューティー比は、実施形態１と同様に、クロック信号ＣＬＫのＨ状態の期間とＬ状態の期間との比をいう。本実施形態でも、クロック信号ＣＬＫの周期及びデューティー比は、可変である。

ステートマシン１１は、入力されたクロック信号ＣＬＫに基づいて、ステート信号ｓｔａｔｅを出力する。すなわち、クロック信号ＣＬＫの立ち下がりに同期して、状態遷移する。

デコーダ１２は、ステート信号ｓｔａｔｅに応じて、出力信号ｄｅｃ（１）〜ｄｅｃ（ｎ）を出力する。例えば、デコーダ１２は、時間Ｔ２４において、ステート信号ｓｔａｔｅに基づいて、出力信号ｄｅｃＭを出力する。そして、時間Ｔ２６において、デコーダ１２は、出力信号ｄｅｃＭを不活性化させ、出力信号ｄｅｃＭをＬ状態に遷移させる。

また、デコーダ１２は、例えば、時間Ｔ２６において、ステート信号ｓｔａｔｅに基づいて、出力信号ｄｅｃＮを出力する。時間Ｔ２８において、デコーダ１２は、出力信号ｄｅｃＮを不活性化させ、出力信号ｄｅｃＮをＬ状態に遷移させる。

本実施形態のパルス生成回路１０ｂは、クロック信号ＣＬＫの立ち下がりに同期して、ステート信号ｓｔａｔｅが状態遷移するので、ゲーティング手段ＧＡＴ３は、ゲーティングにクロック信号ＣＬＫを用いる。例えば、ゲーティング手段ＧＡＴ３は、各出力信号ｄｅｃ（１）〜ｄｅｃ（ｎ）と、クロック信号ＣＬＫと、の論理積を出力する複数のＡＮＤゲート１４（１）〜１４（ｎ）を用いる。

ＡＮＤゲート１４ｍは、デコーダ１２から出力された出力信号ｄｅｃＭと、クロック信号ＣＬＫと、の論理積をパルス信号ｐｕｌｓｅＭとして出力する。ＡＮＤゲート１４ｎは、デコーダ１２から出力された出力信号ｄｅｃＮと、クロック信号ＣＬＫと、の論理積をパルス信号ｐｕｌｓｅＮとして出力する。

この場合に、ＡＮＤゲート１４ｍを含むゲーティング手段ＧＡＴ３は、クロック信号ＣＬＫの時間Ｔ２４における立ち下がりから次の立ち上がりまでの期間、パルス信号ｐｕｌｓｅＭを不活性状態にする。具体的には、ゲーティング手段ＧＡＴ３は、時間Ｔ２４〜Ｔ２５の期間、パルス信号ｐｕｌｓｅＭを不活性状態にする。このように、ゲーティング手段ＧＡＴ３は、クロック信号ＣＬＫの周期の前半に、パルス信号ｐｕｌｓｅＭを不活性化させる。そして、パルス信号ｐｕｌｓｅＭは、ゲーティング手段ＧＡＴ３によって、クロック信号ＣＬＫのいずれかのＨ状態期間に活性化される。具体的には、パルス信号ｐｕｌｓｅＭは、時間Ｔ２５〜Ｔ２６の期間に活性化される。このように、パルス信号ｐｕｌｓｅＭは、クロック信号ＣＬＫの周期の後半に活性化される。

また、ＡＮＤゲート１４ｎを含むゲーティング手段ＧＡＴ３は、クロック信号ＣＬＫの時間Ｔ２６における立ち下がりから次の立ち上がりまでの期間、パルス信号ｐｕｌｓｅＮを不活性状態にする。具体的には、ゲーティング手段ＧＡＴ３は、時間Ｔ２６〜Ｔ２７の期間、パルス信号ｐｕｌｓｅＮを不活性状態にする。このように、ゲーティング手段ＧＡＴ３は、クロック信号ＣＬＫの周期の前半に、パルス信号ｐｕｌｓｅＮを不活性化させる。そして、パルス信号ｐｕｌｓｅＮは、ゲーティング手段ＧＡＴ３によって、クロック信号ＣＬＫのいずれかのＨ状態期間に活性化される。具体的には、パルス信号ｐｕｌｓｅＮは、時間Ｔ２７〜Ｔ２８の期間に活性化される。このように、パルス信号ｐｕｌｓｅＮは、クロック信号ＣＬＫの周期の後半に活性化される。

なお、ゲーティング手段ＧＡＴ３は、図５において例示したＡＮＤゲート１４に限定されない。図７は、実施形態２の変形例に係るパルス生成回路の構成を例示したブロック図である。図７に示すように、変形例に係るパルス生成回路１０ｃのゲーティング手段ＧＡＴ４は、クロック信号ＣＬＫの反転信号を出力するインバータ１３と、デコーダ１２から出力された各出力信号ｄｅｃ（１）〜ｄｅｃ（ｎ）の反転信号を生成する複数のインバータ１５と、インバータ１３から出力された反転信号と、インバータ１５から出力された各反転信号との否定論理和を各パルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）として出力する複数のＮＯＲゲート１６と、を含んでもよい。

この場合でも、ゲーティング手段ＧＡＴ４は、クロック信号ＣＬＫの立ち下がりから次の立ち上がりまでの期間、各パルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）を不活性状態にする。そして、各パルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）は、ゲーティング手段ＧＡＴ４によって、クロック信号ＣＬＫのいずれかのＨ状態期間に活性化される。

さらに、ゲーティング手段ＧＡＴ３またはＧＡＴ４を、正論理／負論理、ド・モルガンの法則等に従って、適宜変更することが可能であることは、実施形態１と同様である。

本実施形態のパルス生成回路１０ｂ及び１０ｃにおいても、パルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）を、外部入力に拠らずに、パルス生成回路１０ｂ及び１０ｃの内部で生成することができる。これにより、回路規模の増大を抑制することができる。

また、本実施形態のゲーティング手段ＧＡＴ３及びＧＡＴ４は、クロック信号ＣＬＫの立ち下がりから次の立ち上がりまでの期間においても、各パルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）を不活性状態にすることができる。よって、パルス生成回路１０ｂ及び１０ｃは、クロック信号ＣＬＫのＬ状態期間に各パルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）を不活性化することができ、回路構成の自由度を向上させることができる。

（実施形態３）
次に、実施形態３に係る表示装置を説明する。まず、表示装置に用いられるマイクロＩＣを説明する。その後、マイクロＩＣを用いた表示装置を説明する。

＜マイクロＩＣ＞
図８は、実施形態２に係る表示装置に用いられるマイクロＩＣを例示したブロック図である。図８に示すように、マイクロＩＣ４０は、パルス生成回路１０及び画素回路２０を含む。パルス生成回路１０は、実施形態１で説明したとおりである。

画素回路２０は、パルス生成回路１０が生成したパルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）に基づいて発光素子３０の発光を制御する。画素回路２０は、複数のスイッチを有している。パルス生成回路１０で生成されたパルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）は、画素回路２０の複数のスイッチのオン／オフを制御する。

図では、パルス生成回路１０：画素回路２０：発光素子３０の個数を、１：１：１で示している。しかしながら、これらの比は、１：１：１に限らない。すなわち、１つのパルス生成回路１０で、複数の画素回路２０及び複数の発光素子３０を駆動するように構成されてもよいし、複数のパルス生成回路１０で、１つまたは複数の画素回路２０及び１つまたは複数の発光素子３０を駆動するように構成されてもよい。パルス生成回路１０を駆動するリセット信号ＲＳＴ及びクロック信号ＣＬＫは、外部のタイミングコントローラ５０で生成される。

クロック信号ＣＬＫは、前述のとおり、その周期やデューティー比を動的に変更できるものである。ここで言う「動的」とは、表示装置の駆動における１フレーム期間内に種々の周期・デューティー比を混在させるという意味である。したがって、駆動タイミングの調整が必要なければ、クロック信号ＣＬＫは、タイミングコントローラ５０内でハードコード、すなわち、フィックス（ｆｉｘ）した回路で実現されていてもよいし、後々タイミング調整可能なような変更手段を備えていてもよい。

タイミングコントローラ５０には、ソースクロック信号、垂直同期信号ＶＳＹＮＣ、映像信号ソースが入力される。タイミングコントローラ５０は、ソースクロック信号と垂直同期信号ＶＳＹＮＣに基づいて、クロック信号ＣＬＫとリセット信号ＲＳＴをマイクロＩＣ４０に出力することで、マイクロＩＣ４０及び発光素子３０を含む画素を走査する。タイミングコントローラ５０は、映像信号ソースをデータドライバ６０に出力する。データドライバ６０は、選択された画素の画素回路２０に映像信号を出力する。

＜表示装置＞
次に、表示装置１００を説明する。図９は、実施形態３に係る表示装置を例示した構成図である。図９に示すように、表示装置１００は、複数のマイクロＩＣ４０、複数の発光素子３０を備えている。表示装置１００は、さらに、スキャンドライバ及びタイミングコントローラ５０、データドライバ６０を備えてもよい。表示装置１００において、複数のマイクロＩＣ４０及び発光素子３０は、表示面にマトリックス状に配置されている。例えば、複数のマイクロＩＣ４０及び発光素子３０は、表示面をＸＹ面とするＸＹＺ直交座標軸系を用いた場合に、Ｘ軸方向及びＹ軸方向に並んでマトリックス状に配置されている。

スキャンドライバ及びタイミングコントローラ５０には、複数の走査線５１が接続されている。各走査線５１は、Ｘ軸方向に並んだ複数のマイクロＩＣ４０に接続されている。スキャンドライバ・タイミングコントローラ５０は、各走査線５１を順に走査させながら、各走査線５１に接続された複数のマイクロＩＣ４０に対して、リセット信号ＲＳＴ及びクロック信号ＣＬＫを出力する。これにより、駆動させるマイクロＩＣ４０を選択する。

データドライバ６０には、複数のデータ線６１が接続されている。各データ線６１は、Ｙ軸方向に並んだ複数のマイクロＩＣ４０に接続されている。これにより、データドライバ６０は、各データ線６１に接続された複数のマイクロＩＣ４０に対して、映像信号を出力する。

本実施形態の表示装置１００によれば、タイミングコントローラ５０で生成されたクロック信号ＣＬＫから、種々のパルス信号ｐｕｌｓｅＭ及びｐｕｌｓｅＮをマイクロＩＣ４０の内部で生成することができる。よって、タイミングコントローラ５０と、画素回路２０との間を接続する信号線の接続本数を低減することができる。

本実施形態の表示装置１００は、マイクロＩＣ４０の内部に、同期回路ＳＹＣ１及びゲーティング手段ＧＡＴ１を設けることにより、画素回路２０のスイッチを制御する信号を生成している。よって、マイクロＩＣ４０に入出力する信号数を低減することができる。例えば、従来の表示装置のように、画素回路の複数のスイッチをタイミングコントローラで制御する場合には、タイミングコントローラから画素回路にすべての信号を供給する必要がある。よって、マイクロＩＣ４０のＩ／Ｏ数増加が避けられない。これに対して、本実施形態では、同期回路ＳＹＣ１及びゲーティング手段ＧＡＴ１によって、画素回路２０のスイッチを制御するパルス信号ｐｕｌｓｅ（１）〜ｐｕｌｓｅ（ｎ）を生成しているので、入出力信号Ｉ／Ｏとして、リセット信号ＲＳＴとクロック信号ＣＬＫを設ければよい。

また、クロック信号ＣＬＫの周期及びデューティー比を、１フレーム期間内において、一定周期及び５０％デューティー比から動的に変えられるようにしている。よって、各種のタイミング調整を、クロック信号ＣＬＫの制御のみで実現することができる。これ以外の構成、動作及び効果は、実施形態１及び２の記載に含まれている。

本発明は、上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１０、１０ａ パルス生成回路
１１ ステートマシン
１２ デコーダ
１３、１５ インバータ
１４、１４ｍ、１４ｎ ＡＮＤゲート
１６ ＮＯＲゲート
２０ 画素回路
３０ 発光素子
４０ マイクロＩＣ
５０ タイミングコントローラ
５１ 走査線
６０ データドライバ
６１ データ線
１００ 表示装置
ＳＹＣ１ 同期回路
ＧＡＴ１、ＧＡＴ２ ゲーティング手段

Claims (15)

1. クロック信号の入力により駆動する順序回路を含み、前記順序回路の駆動により複数の出力信号を出力する同期回路と、
   前記同期回路から出力された前記複数の出力信号をゲーティングして複数のパルス信号を生成するゲーティング手段と、
   を備え、
   前記ゲーティング手段は、前記クロック信号のＨ状態期間に、各前記パルス信号を不活性状態にする、
   パルス生成回路。
2. 各前記パルス信号は、前記ゲーティング手段によって、前記クロック信号のいずれかのＬ状態期間に活性化される、
   請求項１に記載のパルス生成回路。
3. 前記同期回路は、
   前記順序回路として、前記クロック信号が入力されるステートマシンと、
   前記ステートマシンから出力されたステート信号に基づいて、前記複数の出力信号を出力するデコーダと、
   を含む、
   請求項１または２に記載のパルス生成回路。
4. 前記ゲーティング手段は、
   前記クロック信号の反転信号を出力するインバータと、
   前記デコーダから出力された各前記出力信号と、前記インバータから出力された前記反転信号と、の論理積を各前記パルス信号として出力する複数のＡＮＤゲートと、
   を含む、
   請求項３に記載のパルス生成回路。
5. 前記ゲーティング手段は、
   前記デコーダから出力された各前記出力信号の反転信号を出力する複数のインバータと、
   各前記インバータから出力された各前記反転信号と、前記クロック信号との否定論理和を各前記パルス信号として出力する複数のＮＯＲゲートと、
   を含む、
   請求項３に記載のパルス生成回路。
6. クロック信号の入力により駆動する順序回路を含み、前記順序回路の駆動により複数の出力信号を出力する同期回路と、
   前記同期回路から出力された前記複数の出力信号をゲーティングして複数のパルス信号を生成するゲーティング手段と、
   を備え、
   前記ゲーティング手段は、前記クロック信号のＬ状態期間に、各前記パルス信号を不活性状態にする、
   パルス生成回路。
7. 各前記パルス信号は、前記ゲーティング手段によって、前記クロック信号のいずれかのＨ状態期間 に活性化される、
   請求項６に記載のパルス生成回路。
8. 前記同期回路は、
   前記順序回路として、前記クロック信号が入力されるステートマシンと、
   前記ステートマシンから出力されたステート信号に基づいて、前記複数の出力信号を出力するデコーダと、
   を含む、
   請求項６または７に記載のパルス生成回路。
9. 前記ゲーティング手段は、
   前記デコーダから出力された各前記出力信号と、前記クロック信号と、の論理積を各前記パルス信号として出力する複数のＡＮＤゲートを含む、
   請求項８に記載のパルス生成回路。
10. 前記ゲーティング手段は、
    前記クロック信号の反転信号を出力する第１インバータと、
    前記デコーダから出力された各前記出力信号の反転信号を出力する複数の第２インバータと、
    前記第１インバータから出力された前記反転信号と、各前記第２インバータから出力された各前記反転信号と、の否定論理和を各前記パルス信号として出力する複数のＮＯＲゲートと、
    を含む、
    請求項８に記載のパルス生成回路。
11. 前記ステートマシンは、
    カウンタ、レジスタ、フリップフロップ、ラッチのうちの少なくともいずれかを含む、
    請求項３〜５、８〜１０のいずれか１項に記載のパルス生成回路。
12. 前記デコーダは、組合せ回路を含む、
    請求項３〜５、８〜１１のいずれか１項に記載のパルス生成回路。
13. 前記デコーダは、順序回路をさらに含む、
    請求項１２に記載のパルス生成回路。
14. 前記クロック信号のデューティー比、または、前記クロック信号の立ち上がりから次の立ち上がりまでの期間を示す周期を変えることにより、１つの前記パルス信号の活性化期間を他の前記パルス信号の活性化期間と異ならせる、
    請求項１〜１３のいずれか１項に記載のパルス生成回路。
15. 請求項１〜１４のいずれか１項に記載のパルス生成回路と、前記パルス信号に基づいて発光素子の発光を制御する画素回路と、を含む複数のマイクロＩＣが表示面にマトリックス状に配置された表示装置。

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