WO2022249585A1 - コンパレータ回路、及び駆動回路 - Google Patents

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マルタ ディナタ アンワル
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株式会社Ｊｖｃケンウッド
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Definitions

  • the present disclosure relates to comparator circuits and drive circuits.
  • Patent Document 1 discloses a horizontal driving circuit for a liquid crystal display device.
  • the comparator compares the counter output and the pixel value of the digital image data.
  • the comparator outputs a matching pulse to the D-type flip-flop circuit to indicate that both have matched.
  • the positive polarity switch and the negative polarity switch are switched in conjunction with the output of the D-type flip-flop.
  • the horizontal drive circuit of Patent Document 1 includes a comparator clock/counter clock generation circuit section.
  • the comparator clock/counter clock generation circuit section generates a comparator clock and a counter clock based on an external clock.
  • Patent Document 1 a comparator clock is generated based on an external clock signal. Therefore, a large number of large buffers are required to transmit clock signals from the outside, making it difficult to reduce power consumption.
  • the present disclosure has been made in view of the above points, and aims to provide a low power consumption comparator circuit and a drive circuit.
  • a comparator circuit includes a comparator element that outputs a match signal indicating whether or not the value of a first input signal and the value of a second input signal match, and a data input to which a constant potential is supplied. and a clock input terminal, the flip-flop circuit holding the value of the data input terminal according to the self clock signal to the clock input terminal, and the output signal from the flip-flop circuit and the match signal. a clock generation circuit for generating the self-clock signal based on the clock generation circuit.
  • FIG. 3 is a circuit diagram showing the configuration of a drive circuit using a comparator circuit
  • FIG. 4 is a timing chart showing the operation of the comparator circuit
  • FIG. 10 is a circuit diagram showing a driving circuit having a comparator circuit according to a comparative example
  • 1 is a diagram showing a configuration of a liquid crystal display device using a drive circuit
  • FIG. 1 is a circuit diagram showing a drive circuit 100 with a comparator circuit 30. As shown in FIG. Specifically, the drive circuit shown in FIG. 1 is a horizontal drive circuit for one column of pixels of a liquid crystal display device. 2 is a timing chart showing the operation of the comparator circuit 30.
  • FIG. 1 is a circuit diagram showing a drive circuit 100 with a comparator circuit 30. As shown in FIG. Specifically, the drive circuit shown in FIG. 1 is a horizontal drive circuit for one column of pixels of a liquid crystal display device. 2 is a timing chart showing the operation of the comparator circuit 30.
  • FIG. 1 is a circuit diagram showing a drive circuit 100 with a comparator circuit 30. As shown in FIG. Specifically, the drive circuit shown in FIG. 1 is a horizontal drive circuit for one column of pixels of a liquid crystal display device. 2 is a timing chart showing the operation of the comparator circuit 30.
  • FIG. 1 is a circuit diagram showing a drive circuit 100 with a comparator circuit 30. As shown in FIG. Specifically
  • the drive circuit 100 includes a latch circuit 10, a counter 20, and a comparator circuit 30.
  • a latch signal LATCH and image data DATA are input to the latch circuit 10 .
  • the latch circuit 10 latches 10-bit image data DATA in response to a latch signal LATCH.
  • the latch circuit 10 outputs the latched image data DATA to the comparator circuit 30 in parallel. Assume that the image data DATA output from the latch circuit 10 is a latch output A.
  • FIG. The latch output A is 10-bit parallel data. In FIG. 2, the value of the latch output A is ⁇ .
  • a counter clock signal CNT_CLOCK and a counter reset signal CNT_RST are input to the counter 20 .
  • the counter 20 performs a count operation in synchronization with the counter clock signal CNT_CLOCK. For example, the counter 20 counts up the count value at the clock frequency of the counter clock signal CNT_CLOCK.
  • the counter 20 outputs a count value obtained by the counting operation to the comparator circuit 30 .
  • the counter 20 resets the count value to the initial value in response to the counter reset signal CNT_RST.
  • the counter reset signal CNT_RST corresponds to the horizontal scanning frequency.
  • the output of counter 20 is 10 bits. Therefore, the counter 20 counts up the count value from 0 to 1,023.
  • the counter 20 outputs a 10-bit count value to the comparator circuit 30 .
  • a counter output B is the count value output from the counter 20 .
  • the counter output B is 10-bit parallel data. As shown in FIG. 2, the counter output B counts up in order of ⁇ 1, ⁇ , and ⁇ +1.
  • the comparator circuit 30 includes a comparator element 31 , a clock generation circuit 32 and an FF (flip-flop) circuit 33 .
  • Comparator circuit 30 is a self-clock comparator circuit that generates a self-clock signal based on its own output. Therefore, no external clock signal is input to the comparator circuit 30 .
  • the comparator element 31 compares the latch output A and the counter output B. Comparator element 31 generates match signal Z indicating that latch output A and counter output B match. Comparator element 31 outputs match signal Z to clock generation circuit 32 .
  • Each of the latch output A and the counter output B is 10-bit parallel data. Comparator element 31 compares each bit of latch output A and counter output B. FIG. Comparator element 31 determines that latch output A and counter output B match when all bits of latch output A and counter output B match.
  • the comparator element 31 asserts the match signal Z when the latch output A and the counter output B match. Comparator element 31 deasserts match signal Z when latch output A and counter output B are different. Therefore, the coincidence signal Z becomes a positive pulse signal as shown in FIG. When the value of the counter output B is ⁇ , the coincidence signal Z becomes high level. When the value of the counter output B is not ⁇ , the coincidence signal Z becomes low level.
  • the clock generation circuit 32 generates its own clock signal based on the match signal Z from the comparator circuit 30 and the output signal of the clock generation circuit 32 .
  • the clock generation circuit 32 outputs its own clock signal to the FF circuit 33 .
  • the clock generation circuit 32 includes a NAND circuit. Specifically, the output terminal of the comparator element 31 and the inverted output terminal QB of the FF circuit 33 are connected to the clock generation circuit 32 . Therefore, the match signal Z from the comparator element 31 and the inverted output signal of the FF circuit 33 are input to the clock generation circuit 32 .
  • the clock generation circuit 32 outputs a NAND (negative logical product) of the match signal Z and the inverted output signal. Assume that the output signal from the clock generation circuit 32 is an internal signal Z1.
  • the clock generation circuit 32 outputs the internal signal Z1 to the FF circuit 33.
  • the FF circuit 33 is a D-type flip-flop circuit.
  • the FF circuit 33 has a data input terminal D, a clock input terminal CK, a non-inverted output terminal Q, and an inverted output terminal QB.
  • the output of the clock generation circuit 32 is connected to the clock input terminal CK.
  • An internal signal Z1 is input to the clock input terminal CK.
  • the FF circuit 33 samples and holds the data value of the data input terminal D according to the internal signal Z1.
  • the FF circuit 33 holds a 1-bit value.
  • a non-inverted output signal corresponding to the data value held by the FF circuit 33 is output from the non-inverted output terminal Q.
  • the FF circuit 33 outputs an inverted output signal obtained by inverting the non-inverted output signal from an inverted output terminal QB.
  • the inverted output signal becomes the output signal OUT from the comparator circuit 30 .
  • the non-inverted output signal becomes high level and the inverted output signal becomes low level.
  • the non-inverted output signal becomes low level and the inverted output signal becomes high level.
  • a comparator reset signal CMP_RST is input to the FF circuit 33 .
  • the FF circuit 33 resets the held data according to the comparator reset signal CMP_RST. As a result, the data value held in the FF circuit 33 becomes zero.
  • the comparator reset signal CMP_RST the inverted output signal becomes high level and the non-inverted output signal becomes low level.
  • a constant power supply voltage VDD is input to the data input terminal D as input data. Therefore, the data input terminal D is always supplied with a constant potential.
  • a clock input terminal CK is connected to the output of the clock generation circuit 32 . Therefore, the internal signal Z1 from the clock generation circuit 32 is input to the clock input terminal CK of the FF circuit 33.
  • the FF circuit 33 After being reset by the comparator reset signal CMP_RST, the FF circuit 33 samples a constant power supply voltage VDD according to the internal signal Z1. The FF circuit 33 detects an edge of the internal signal Z1 and holds input data to the data input terminal D. FIG. Therefore, at the edge of the internal signal Z1, the non-inverted output signal becomes high level and the inverted output signal becomes low level.
  • the inverted output signal becomes a negative step signal.
  • the output signal OUT of the comparator circuit 30 is high level before the falling edge of the match signal Z, and changes to low level at the falling edge of the match signal Z.
  • a negative step signal is output from the inverted output terminal QB of the FF circuit 33.
  • FIG. The level of the output signal OUT changes according to the falling edge of the match signal Z.
  • the comparator circuit 30 has a clock generation circuit 32 that generates its own clock signal.
  • the clock generation circuit 32 generates an internal signal Z1 as a self-clock signal based on the coincidence signal Z and the output signal OUT. That is, the comparator circuit 30 becomes a self-clock comparator that operates with the self-clock signal generated by the comparator circuit 30 itself.
  • the FF circuit 33 holds data according to the internal signal Z1, which is its own clock signal. Therefore, the power consumption can be reduced because a buffer for the external clock is not required.
  • FIG. 3 shows a drive circuit having a comparator circuit 30 according to a comparative example. Since the basic operations of the latch circuit 10, the counter 20, and the comparator element 31 are the same as those in FIG. 1, detailed description thereof will be omitted. For example, the comparator element 31 outputs a match signal Z indicating that the latch output A and the counter output B match. The coincidence signal Z is a positive pulse.
  • the comparator clock signal CMP_CLOCK from the outside is input to the clock input terminal CK of the FF circuit 33 .
  • the comparator circuit 30 is a clock comparator that operates according to the comparator clock signal CMP_CLOCK.
  • the inverted output signal of the FF circuit 33 is input to the OR circuit 35 via the inverter 34 .
  • a coincidence signal Z from the comparator element 31 is also input to the OR circuit 35 .
  • An internal signal Z 1 output from the OR circuit 35 is input to the data input terminal D of the FF circuit 33 .
  • the internal signal Z1 becomes input data to be input to the FF circuit 33 .
  • the FF circuit 33 is reset by a comparator reset signal CMP_RST. After being reset, the FF circuit 33 holds the value of the input data according to the comparator clock signal CMP_CLOCK.
  • the FF circuit 33 samples the input data at the central point in time according to the comparator clock signal CMP_CLOCK. For example, if the comparator clock signal CMP_CLOCK has jitter, a timing error may occur between the comparator clock signal CMP_CLOCK and the input data in the comparator circuit 30 shown in FIG.
  • the data input terminal D is always supplied with a constant potential. That is, the data input terminal D is supplied with the power supply voltage VDD. Therefore, in the FF circuit 33 of FIG. 1, it is possible to prevent a timing error from occurring between the internal signal Z1, which is a self-clock signal, and the input data. Thereby, reliability can be improved.
  • the drive circuit includes a plurality of comparator circuits 30 in FIG. 1, a plurality of buffers can be omitted, thereby reducing power consumption.
  • the driving circuit 100 is applied to a WUXGA LCOS (Liquid Crystal On-Silicon) device at a frame rate of 120 Hz.
  • FIG. 4 is a block diagram showing the backplane of an LCOS display.
  • the liquid crystal display device 200 includes a pixel display section 50, a vertical drive circuit 2, and a horizontal drive circuit 3.
  • the horizontal drive circuit 3 has the drive circuit 100 shown in FIG. Specifically, the horizontal driving circuit 3 has m (m is an integer equal to or greater than 2) driving circuits 100 corresponding to the number of pixels for one line.
  • a plurality of data lines 6 , a plurality of gate lines 8 , and a plurality of pixels 42 are provided in the pixel display section 50 .
  • a plurality of data lines 6 are arranged parallel to each other.
  • a plurality of gate lines 8 are arranged parallel to each other.
  • a plurality of data lines 6 and a plurality of gate lines 8 are arranged so as to cross each other.
  • the gate line 8 becomes a row scanning line.
  • the liquid crystal display device 200 has a plurality of sets of data lines 6, with two lines as one set.
  • the liquid crystal display device 200 reversely drives the pixels 42 using one set of data lines 6 .
  • the data line 6 on the positive side of one set of data lines 6 will be referred to as a data line 6a
  • the data line 6 on the negative side will be referred to as a data line 6b.
  • the polarities of the switches 1 and the video signal lines 5 are identified as switches 1a, 1b, and video signal lines 5a and 5b.
  • Two systems of data lines 6, switches 1, and video signal lines 5 are provided for polarity reversal.
  • a pixel 42 is arranged at the intersection of the data line 6 and the gate line 8 .
  • the pixels 42 are arranged in a matrix (rows and columns).
  • Each pixel 42 is driven by one set of data lines 6 and one gate line 8 .
  • the pixels 42 are arranged in a matrix of n rows ⁇ m columns. Note that each of m and n is an integer of 2 or more.
  • the pixel 42 includes a pixel driving circuit for driving liquid crystal, a pixel electrode, and the like.
  • the vertical driving circuit 2 performs vertical driving by selecting a plurality of gate lines 8 for each horizontal scanning period.
  • the vertical driving circuit 2 supplies scanning signals to multiple gate lines 8 .
  • the vertical driving circuit 2 supplies the scanning signal so as to sequentially select the gate lines 8 from the 1st row to the nth row.
  • the pixels 42 are sequentially selected for each row. All gate lines 8 are selected within one vertical scanning period.
  • a video signal can be written to the selected row of pixels 42 .
  • the horizontal driving circuit 3 performs horizontal driving to drive the switches 1 within the horizontal scanning period. As a result, video signals are supplied to the plurality of data lines 6 . As described above, two data lines 6a, 6b are connected to the pixels 42 as a set. Therefore, two data lines 6a and 6b are commonly connected to pixels 42 in one row.
  • the data line 6a is connected to the video signal line 5a via the switch 1a.
  • the data line 6b is connected to the video signal line 5b via the switch 1b.
  • a video signal RAMP+ on the positive electrode side is supplied to the video signal line 5a.
  • a negative video signal RAMP- is supplied to the video signal line 5b.
  • the horizontal driving circuit 3 controls the switches 1a and 1b.
  • one data line 6a of the pair of data lines 6a and 6b is supplied with the positive video signal RAMP+, and the other data line 6b is supplied with the negative video signal RAMP-.
  • the positive video signal RAMP+ has a positive voltage with respect to the common potential of the common electrode line
  • the negative video signal RAMP- has a negative voltage with respect to the common potential of the common electrode line.
  • the horizontal driving circuit 3 can supply a positive video signal RAMP+ and a negative video signal RAMP- to the selected row of pixels 42, respectively.
  • the horizontal drive circuit 3 turns each switch 1 on and off multiple times within the horizontal scanning period. Therefore, the positive video signal RAMP+ and the negative video signal RAMP ⁇ are alternately supplied to the pixels 42 .
  • the horizontal drive circuit 3 includes a latch circuit 310 , a counter 320 , a comparator circuit 330 , a shift register 360 and a buffer 370 .
  • Latch circuit 310 corresponds to latch circuit 10 in FIG. That is, the latch circuit 310 includes latch circuits 10 for m columns. The latch circuit 310 holds the image data DATA of the pixels 42 on the 1st to mth columns.
  • a comparator circuit 330 corresponds to the comparator circuit 30 in FIG. That is, the comparator circuit 330 has the comparator circuits 30 for m columns.
  • the switch 1 is controlled by the output signal OUT from the comparator circuit 30 shown in FIG.
  • Counter 320 corresponds to counter 20 in FIG. Therefore, counter 320 performs a count operation according to counter clock signal CNT_CLOCK.
  • the shift register 360 sequentially transmits image data DATA for m columns according to the horizontal clock HCLOCK. After holding the image data DATA for m columns, the shift register 360 outputs it to the latch circuit 310 .
  • the latch circuit 310 holds the image data DATA of each column according to the latch signal LATCH.
  • the comparator circuit 330 compares the latch output A and the counter output B as shown in FIG.
  • a comparator circuit 330 controls a pair of switches 1a and 1b.
  • a pair of switches 1 a and 1 b opens and closes according to the output signal of the comparator circuit 330 .
  • no video signal is supplied to the pixels 42 because all switch 1 pairs are closed.
  • the output signal of comparator circuit 330 is asserted, the corresponding switch 1 is opened.
  • the positive video signal RAMP+ and the negative video signal RAMP ⁇ are alternately applied to the pixels 42 .
  • the liquid crystal display device 200 can perform gradation display according to the image data DATA.
  • the buffer 370 buffers various signals output from the external controller. Due to the large number of columns in pixel display 50, buffer 370 is used to drive heavy loads. For example, horizontal clock signal HCLOCK is input to shift register 360 via buffer 370 . Similarly, the latch signal LATCH is input to latch circuit 310 via buffer 370 . A counter output from the counter 320 is input to the comparator circuit 330 via the buffer 370 .
  • the comparator circuit 330 includes the comparator circuit 30 shown in FIG. Therefore, a buffer for the comparator clock signal input to the comparator circuit 330 can be omitted. That is, since the number of buffers can be reduced according to the number of columns, power consumption can be reduced. Furthermore, since timing errors can be suppressed, reliability can be improved.

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Abstract

低消費電力のコンパレータ回路、及び駆動回路を提供する。　本実施の形態にかかるコンパレータ回路（３０）は、第１入力信号の値と第２入力信号の値とが一致している否かを示す一致信号を出力するコンパレータ素子（３１）と、一定電位が供給されるデータ入力端子Ｄとクロック入力端子ＣＫとを備え、前記クロック入力端子ＣＫへの自己クロック信号に応じて、データ入力端子Ｄの値を保持するＦＦ回路（３３）と、ＦＦ回路（３３）からの出力信号と一致信号Ｚとに基づいて、自己クロック信号を生成するクロック生成回路（３２）とを備えている。

Description

コンパレータ回路、及び駆動回路
　本開示は、コンパレータ回路、及び駆動回路に関する。
　特許文献１には、液晶表示装置の水平駆動回路が開示されている。特許文献１の図２では、コンパレータがカウンタ出力とデジタル画像データの画素値とを比較している。コンパレータは、両者が一致したことを示す一致パルスを、Ｄ型フリップフロップ回路に出力している。そして、正極性スイッチと負極性スイッチがＤ型フリップフロップの出力に連動して切り替わっている。
　さらに、特許文献１の水平駆動回路は、コンパレータクロック・カウンタクロック生成回路部を備えている。コンパレータクロック・カウンタクロック生成回路部は外部クロックに基づいて、コンパレータクロックと、カウンタクロックとを生成する。
特開２０１３－１０５１６６号公報
　特許文献１では、外部からのクロック信号に基づいてコンパレータクロックが生成されている。従って、外部からのクロック信号の伝送に大きなバッファが数多く必要となり、消費電力の低減が困難であった。
　本開示は上記の点に鑑みなされたものであり、低消費電力のコンパレータ回路、及び駆動回路を提供することを目的とする。
　本実施の形態にかかるコンパレータ回路は、第１入力信号の値と第２入力信号の値とが一致している否かを示す一致信号を出力するコンパレータ素子と、一定電位が供給されるデータ入力端子とクロック入力端子とを備え、前記クロック入力端子への自己クロック信号に応じて、前記データ入力端子の値を保持するフリップフロップ回路と、前記フリップフロップ回路からの出力信号と前記一致信号とに基づいて、前記自己クロック信号を生成するクロック生成回路とを備えている。
　本開示によれば、低消費電力のコンパレータ回路、及び駆動回路を提供することができる。
コンパレータ回路を用いた駆動回路の構成を示す回路図である。 コンパレータ回路の動作を示すタイミングチャートである。 比較例にかかるコンパレータ回路を備えた駆動回路を示す回路図である。 駆動回路を用いた液晶表示装置の構成を示す図である。
　以下、本発明を適用した具体的な実施形態について、図面を参照しながら詳細に説明する。ただし、本開示が以下の実施形態に限定される訳ではない。また、説明を明確にするため、以下の記載および図面は、適宜、簡略化されている。
　以下、本実施の形態にかかるコンパレータ回路とそれを用いた駆動回路について説明する。図１は、コンパレータ回路３０を備えた駆動回路１００を示す回路図である。具体的には、図１に示す駆動回路は、液晶表示装置の画素１列分の水平駆動回路である。図２は、コンパレータ回路３０の動作を示すタイミングチャートである。
　駆動回路１００は、ラッチ回路１０と、カウンタ２０と、コンパレータ回路３０と、を備えている。ここでは、１０ビットの画像データＤＡＴＡが駆動回路１００に入力されている。つまり、１画素が１０２４階調（＝１０ビット）で表現される。もちろん、画像データのビット数は特に限定されるものではない。
　ラッチ回路１０には、ラッチ信号ＬＡＴＣＨと画像データＤＡＴＡとが入力されている。ラッチ回路１０は、ラッチ信号ＬＡＴＣＨに応じて、１０ビットの画像データＤＡＴＡをラッチする。ラッチ回路１０は、ラッチした画像データＤＡＴＡをコンパレータ回路３０にパラレルに出力する。ラッチ回路１０から出力される画像データＤＡＴＡをラッチ出力Ａとする。ラッチ出力Ａは、１０ビットのパラレルデータとなっている。図２では、ラッチ出力Ａの値がαとなっている。
　カウンタ２０には、カウンタクロック信号ＣＮＴ＿ＣＬＯＣＫと、カウンタリセット信号ＣＮＴ＿ＲＳＴとが入力されている。カウンタ２０は、カウンタクロック信号ＣＮＴ＿ＣＬＯＣＫに同期して、カウント動作を行う。例えば、カウンタ２０は、カウンタクロック信号ＣＮＴ＿ＣＬＯＣＫのクロック周波数で、カウント値をカウントアップする。カウンタ２０は、カウント動作によるカウント値をコンパレータ回路３０に出力する。
　また、カウンタ２０は、カウンタリセット信号ＣＮＴ＿ＲＳＴに応じて、カウント値を初期値にリセットする。なお、カウンタリセット信号ＣＮＴ＿ＲＳＴは、水平走査周波数に対応している。カウンタ２０の出力は、１０ビットとなっている。よって、カウンタ２０は、０～１０２３までカウント値をカウントアップする。カウンタ２０は、１０ビットのカウント値を、コンパレータ回路３０に出力する。カウンタ２０から出力されるカウント値をカウンタ出力Ｂとする。カウンタ出力Ｂは、１０ビットのパラレルデータとなっている。図２に示すように、カウンタ出力Ｂが、α－１、α、α＋１の順にカウントアップしている。
　コンパレータ回路３０は、コンパレータ素子３１と、クロック生成回路３２と、ＦＦ（フリップフロップ）回路３３とを備えている。コンパレータ回路３０は、自身の出力に基づいて、自己クロック信号を生成する自己クロックコンパレータ回路である。したがって、コンパレータ回路３０には外部からのクロック信号が入力されていない。
　コンパレータ素子３１は、ラッチ出力Ａと、カウンタ出力Ｂとを比較する。コンパレータ素子３１は、ラッチ出力Ａとカウンタ出力Ｂとが一致したことを示す一致信号Ｚを生成する。コンパレータ素子３１は一致信号Ｚをクロック生成回路３２に出力する。ラッチ出力Ａとカウンタ出力Ｂはそれぞれ１０ビットのパラレルデータとなっている。コンパレータ素子３１は、ラッチ出力Ａとカウンタ出力Ｂの各ビットを比較する。コンパレータ素子３１は、ラッチ出力Ａとカウンタ出力Ｂの全ビットが一致した時に、ラッチ出力Ａとカウンタ出力Ｂとが一致したと判定する。
　ラッチ出力Ａとカウンタ出力Ｂとが一致している場合、コンパレータ素子３１は一致信号Ｚをアサートする。ラッチ出力Ａとカウンタ出力Ｂとが異なる場合、コンパレータ素子３１は一致信号Ｚをディアサートする。したがって、一致信号Ｚは、図２に示すような正のパルス信号となる。カウンタ出力Ｂの値がαの時に、一致信号Ｚがハイレベルとなる。カウンタ出力Ｂの値がαでない時に、一致信号Ｚがローレベルとなる。
　クロック生成回路３２は、コンパレータ回路３０から一致信号Ｚと、クロック生成回路３２の出力信号とに基づいて、自己クロック信号を生成する。クロック生成回路３２は、自己クロック信号をＦＦ回路３３に出力する。
　例えば、クロック生成回路３２は、ＮＡＮＤ回路を備えている。具体的には、クロック生成回路３２には、コンパレータ素子３１の出力端子と、ＦＦ回路３３の反転出力端子ＱＢとが接続されている。したがって、クロック生成回路３２には、コンパレータ素子３１からの一致信号Ｚと、ＦＦ回路３３の反転出力信号が入力されている。クロック生成回路３２は、一致信号Ｚと反転出力信号とのＮＡＮＤ（否定論理積）を出力する。クロック生成回路３２からの出力信号を内部信号Ｚ１とする。クロック生成回路３２は、内部信号Ｚ１をＦＦ回路３３に出力する。
　ＦＦ回路３３はＤ型フリップフロップ回路である。ＦＦ回路３３は、データ入力端子Ｄ、クロック入力端子ＣＫ、非反転出力端子Ｑ、反転出力端子ＱＢを備えている。クロック生成回路３２の出力は、クロック入力端子ＣＫに接続されている。クロック入力端子ＣＫには、内部信号Ｚ１が入力される。ＦＦ回路３３は、内部信号Ｚ１に応じて、データ入力端子Ｄのデータ値をサンプリングして、保持する。ＦＦ回路３３は１ビットの値を保持する。
　ＦＦ回路３３が保持したデータ値に応じた非反転出力信号を非反転出力端子Ｑから出力する。ＦＦ回路３３は、非反転出力信号を反転した反転出力信号を反転出力端子ＱＢから出力する。反転出力信号がコンパレータ回路３０からの出力信号ＯＵＴとなる。ＦＦ回路３３が保持した入力データの値が１の場合、非反転出力信号がハイレベルとなり、反転出力信号がローレベルとなる。ＦＦ回路３３が保持した入力データの値が０の場合、非反転出力信号がローレベルとなり、反転出力信号がハイレベルとなる。
　ＦＦ回路３３にはコンパレータリセット信号ＣＭＰ＿ＲＳＴが入力されている。ＦＦ回路３３は、コンパレータリセット信号ＣＭＰ＿ＲＳＴに応じて、保持したデータをリセットする。これにより、ＦＦ回路３３に保持されているデータ値が０となる。ＦＦ回路３３はコンパレータリセット信号ＣＭＰ＿ＲＳＴでリセットされると、反転出力信号がハイレベル、非反転出力信号がローレベルとなる。
　データ入力端子Ｄには、一定の電源電圧ＶＤＤが入力データとして、入力されている。したがって、データ入力端子Ｄには常時、一定電位が供給されている。クロック入力端子ＣＫは、クロック生成回路３２の出力と接続されている。よって、クロック生成回路３２からの内部信号Ｚ１がＦＦ回路３３のクロック入力端子ＣＫに入力される。
　ＦＦ回路３３はコンパレータリセット信号ＣＭＰ＿ＲＳＴでリセットされた後、内部信号Ｚ１に応じて、一定の電源電圧ＶＤＤをサンプリングする。ＦＦ回路３３は、内部信号Ｚ１のエッジを検出して、データ入力端子Ｄへの入力データを保持する。よって、内部信号Ｚ１のエッジで、非反転出力信号はハイレベルとなり、反転出力信号はローレベルとなる。
　したがって、図２に示すように、反転出力信号は負のステップ信号となる。コンパレータ回路３０の出力信号ＯＵＴは、一致信号Ｚの立ち下がりエッジより前まではハイレベルとなり、一致信号Ｚの立ち下がりエッジでローレベルに変化する。このように、負のステップ信号がＦＦ回路３３の反転出力端子ＱＢから出力される。一致信号Ｚの立ち下がりエッジに応じて、出力信号ＯＵＴのレベルが変化する。
　コンパレータ回路３０は、自己クロック信号を生成するクロック生成回路３２を備えている．クロック生成回路３２は、一致信号Ｚと、出力信号ＯＵＴと基づいて、自己クロック信号となる内部信号Ｚ１を生成する。つまり、コンパレータ回路３０は、コンパレータ回路３０自身が生成した自己クロック信号で動作する自己クロックコンパレータとなる。ＦＦ回路３３が自己クロック信号である内部信号Ｚ１に応じて、データを保持する。したがって、外部クロックのためのバッファが不要となるため、消費電力を低減することができる。
　図３は、比較例にかかるコンパレータ回路３０を有する駆動回路を示す。なお、ラッチ回路１０、カウンタ２０、コンパレータ素子３１の基本的な動作については、図１と同様であるため、詳細な説明を省略する。例えば、コンパレータ素子３１は、ラッチ出力Ａとカウンタ出力Ｂが一致したことを示す一致信号Ｚを出力する。一致信号Ｚは、正のパルスとなっている。
　図３に示すコンパレータ回路３０では、ＦＦ回路３３のクロック入力端子ＣＫに外部からのコンパレータクロック信号ＣＭＰ＿ＣＬＯＣＫが入力されている。コンパレータ回路３０は、コンパレータクロック信号ＣＭＰ＿ＣＬＯＣＫに応じて動作するクロックコンパレータである。
　ＦＦ回路３３の反転出力信号は、インバータ３４を介して、ＯＲ回路３５に入力される。また、コンパレータ素子３１からの一致信号ＺがＯＲ回路３５に入力されている。ＯＲ回路３５から出力される内部信号Ｚ１がＦＦ回路３３のデータ入力端子Ｄに入力されている。つまり、内部信号Ｚ１がＦＦ回路３３に入力される入力データとなる。ＦＦ回路３３は、コンパレータリセット信号ＣＭＰ＿ＲＳＴでリセットされる。リセット後、ＦＦ回路３３は、コンパレータクロック信号ＣＭＰ＿ＣＬＯＣＫに応じて、入力データの値を保持する。
　理想的には、ＦＦ回路３３は、コンパレータクロック信号ＣＭＰ＿ＣＬＯＣＫに応じて、入力データを中心時点でサンプリングする。例えば、コンパレータクロック信号ＣＭＰ＿ＣＬＯＣＫにジッタがある場合、図３に示すコンパレータ回路３０では、コンパレータクロック信号ＣＭＰ＿ＣＬＯＣＫと入力データとの間にタイミングエラーが発生してしまうおそれがある。
　これに対して、本実施の形態にかかるコンパレータ回路３０では、データ入力端子Ｄに常時、一定の電位が供給されている。つまり、データ入力端子Ｄに電源電圧ＶＤＤが供給されている。したがって、図１のＦＦ回路３３では、自己クロック信号である内部信号Ｚ１と入力データとの間にタイミングエラーが発生することを防ぐことができる。これにより、信頼性を向上することができる。
　さらに、駆動回路が図１のコンパレータ回路３０を複数備えることで，複数のバッファを省略できるため、消費電力の削減が可能となる。例えば、１２０Ｈｚのフレームレートで、ＷＵＸＧＡのＬＣＯＳ（Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ　Ｏｎ－Ｓｉｌｉｃｏｎ）デバイスに駆動回路１００を適用したとする。この場合、デバイスの消費電力を１１８８ｍＷから１０８７ｍＷに削減することができる。つまり、８．５％（＝１０１ｍＷ）の消費電力を削減することが可能となる。
　図４を用いて、コンパレータ回路３０を駆動回路に適用した液晶表示装置２００の構成について説明する。液晶表示装置２００は、ＬＣＯＳディスプレイである。図４は、ＬＣＯＳディスプレイのバックプレーンを示すブロック図である。
　液晶表示装置２００は、画素表示部５０と、垂直駆動回路２と、水平駆動回路３とを備えている。水平駆動回路３は、図１で示した駆動回路１００を有している。具体的には、水平駆動回路３は、１ライン分の画素数に応じたｍ（ｍは２以上の整数）個の駆動回路１００を有している。
　画素表示部５０には、複数本のデータ線６と、複数本のゲート線８と、複数の画素４２とが設けられている。複数本のデータ線６は互いに平行に配置されている。複数本のゲート線８は、互いに平行に配置されている。複数本のデータ線６と、複数本のゲート線８とは互いに交差するように配置されている。ゲート線８は行走査線となる。
　液晶表示装置２００は、２本を１組として、複数組のデータ線６を備えている。液晶表示装置２００は、１組のデータ線６を用いて画素４２を反転駆動する。以下、１組のデータ線６のうち、正極側のデータ線６をデータ線６ａとして、負極側のデータ線６をデータ線６ｂとする。また、スイッチ１及び映像信号線５についても、同様にスイッチ１ａ、スイッチ１ｂ、及び映像信号線５ａ、５ｂとして、極性を識別する。極性反転するために、２系統のデータ線６、スイッチ１、及び映像信号線５が設けられている。
　データ線６とゲート線８との交差部に画素４２が配置されている。画素４２はマトリクス状（行列状）に配置されている。各画素４２は、１組のデータ線６と１本のゲート線８とによって駆動される。例えば、ゲート線８がｎ本、データ線６が２ｍ本とすると、画素４２はｎ行×ｍ列のマトリクス状に配列されている。なお、ｍ、ｎはそれぞれ２以上の整数である。画素４２は、液晶を駆動するための画素駆動回路や画素電極などを備えている。
　垂直駆動回路２は、複数本のゲート線８を水平走査期間毎に選択する垂直方向駆動を行う。垂直駆動回路２は、複数本のゲート線８に走査信号を供給する。つまり、垂直駆動回路２は、１行目からｎ行目のゲート線８を順次選択するように、走査信号を供給する。これにより、１行毎に画素４２が順次選択されていく。１垂直走査期間内に全てのゲート線８が選択される。選択された１行の画素４２では、映像信号の書き込みが可能となる。
　水平駆動回路３は、複数のスイッチ１を水平走査期間内で駆動する水平方向駆動を行う。これにより、複数本のデータ線６に映像信号が供給される。上記のように、２本のデータ線６ａ、６ｂが１組として、画素４２に接続されている。よって、１行の画素４２に対して、２本のデータ線６ａ、６ｂが共通に接続されている。
　データ線６ａは、スイッチ１ａを介して、映像信号線５ａに接続されている。データ線６ｂは、スイッチ１ｂを介して、映像信号線５ｂに接続されている。映像信号線５ａには、正極側の映像信号ＲＡＭＰ＋が供給されている。映像信号線５ｂには、負極側の映像信号ＲＡＭＰ－が供給されている。水平駆動回路３は、スイッチ１ａ、スイッチ１ｂを制御する。
　よって、１組のデータ線６ａ、６ｂの一方のデータ線６ａには、正極性の映像信号ＲＡＭＰ＋が供給され、他方のデータ線６ｂには、負極性の映像信号ＲＡＭＰ－が供給される。正極性の映像信号ＲＡＭＰ＋は、共通電極線の共通電位に対して正電圧となり、負極性の映像信号ＲＡＭＰ－は、共通電極線の共通電位に対して負電圧となる。水平駆動回路３は、選択された１行の画素４２に対して、それぞれ正極性の映像信号ＲＡＭＰ＋、負極性の映像信号ＲＡＭＰ－を供給することができる。水平駆動回路３は、それぞれのスイッチ１を水平走査期間内で複数回オンオフする。よって、正極性の映像信号ＲＡＭＰ＋と負極性の映像信号ＲＡＭＰ－とが画素４２に交互に供給される。
　具体的には、水平駆動回路３は、ラッチ回路３１０と、カウンタ３２０と、コンパレータ回路３３０と、シフトレジスタ３６０と、バッファ３７０と、を備えている。ラッチ回路３１０は、図１のラッチ回路１０に対応している。つまり、ラッチ回路３１０は、ｍ列分のラッチ回路１０を備えている。ラッチ回路３１０は、１～ｍ列目の画素４２の画像データＤＡＴＡを保持する。
　コンパレータ回路３３０は、図１のコンパレータ回路３０に対応している。つまり、コンパレータ回路３３０は、ｍ列分のコンパレータ回路３０を有している。図１に示すコンパレータ回路３０からの出力信号ＯＵＴがスイッチ１を制御する。カウンタ３２０は、図１のカウンタ２０に対応している。したがって、カウンタ３２０はカウンタクロック信号ＣＮＴ＿ＣＬＯＣＫに応じたカウント動作を行う。
　シフトレジスタ３６０は水平クロックＨＣＬＯＣＫに応じて、ｍ列分の画像データＤＡＴＡを順次伝送する。シフトレジスタ３６０は、ｍ列分の画像データＤＡＴＡを保持したら、ラッチ回路３１０に出力する。ラッチ回路３１０は、ラッチ信号ＬＡＴＣＨに応じて、各列の画像データＤＡＴＡを保持する。
　コンパレータ回路３３０は、図１で示したように、ラッチ出力Ａとカウンタ出力Ｂとを比較する。コンパレータ回路３３０は、スイッチ１ａ、スイッチ１ｂのペアを制御する。コンパレータ回路３３０の出力信号に応じてスイッチ１ａ、スイッチ１ｂのペアが開閉する。最初は、全てのスイッチ１のペアは閉じているため、映像信号が画素４２に供給されない。コンパレータ回路３３０の出力信号がアサートされると、対応するスイッチ１が開く。これにより、正極性の映像信号ＲＡＭＰ＋と負極性の映像信号ＲＡＭＰ－とが画素４２に交互に印加される。液晶表示装置２００が、画像データＤＡＴＡに応じた階調表示を行うことができる。
　バッファ３７０は、外部コントローラから出力される各種信号をバッファする。画素表示部５０の列数が多いため、バッファ３７０は重い負荷を駆動するために使用される。例えば、水平クロック信号ＨＣＬＯＣＫは、バッファ３７０を介してシフトレジスタ３６０に入力される。同様に、ラッチ信号ＬＡＴＣＨは、バッファ３７０を介して、ラッチ回路３１０に入力されている。カウンタ３２０からのカウンタ出力は、バッファ３７０を介してコンパレータ回路３３０に入力されている。
　本実施の形態では、コンパレータ回路３３０が図１に示すコンパレータ回路３０を備えている。よって、コンパレータ回路３３０に入力されるコンパレータクロック信号に対するバッファを省略することができる。つまり、列数に応じてバッファ数を削減することができるため、消費電力を削減することができる。さらに、タイミングエラーを抑制することができるため、信頼性を向上することができる。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限られたものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
　この出願は、２０２１年５月２５日に出願された日本出願特願２０２１－８７３４１を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　１　スイッチ
　２　垂直駆動回路
　３　水平駆動回路
　６　データ線
　８　ゲート線
　４２　画素
　５０　画素表示部
　１００　駆動回路
　１０　ラッチ回路
　２０　カウンタ
　３０　コンパレータ回路
　３１　コンパレータ素子
　３２　クロック生成回路
　３３　ＦＦ回路
　２００　液晶表示装置
　３１０　ラッチ回路
　３２０　カウンタ
　３３０　コンパレータ回路
　３６０　シフトレジスタ
　３７０　バッファ

Claims (5)

  1. 　第１入力信号の値と第２入力信号の値とが一致している否かを示す一致信号を出力するコンパレータ素子と、
    　一定電位が供給されるデータ入力端子とクロック入力端子とを備え、前記クロック入力端子への自己クロック信号に応じて、前記データ入力端子の値を保持するフリップフロップ回路と、
    　前記フリップフロップ回路からの出力信号と前記一致信号とに基づいて、前記自己クロック信号を生成するクロック生成回路とを備えたコンパレータ回路。
  2. 　前記フリップフロップ回路に出力をリセットするリセット信号が入力された後、前記一致信号の立ち下がりエッジで前記フリップフロップ回路の出力が変化する請求項１に記載のコンパレータ回路。
  3. 　前記フリップフロップ回路が、反転出力信号を出力する反転出力端子を備え、
    　前記フリップフロップ回路からの前記出力信号が前記反転出力信号である請求項１、又は２に記載のコンパレータ回路。
  4. 　前記クロック生成回路が、ＮＡＮＤ回路を備え、
    　前記ＮＡＮＤ回路には、前記コンパレータ素子からの前記一致信号と前記フリップフロップ回路からの前記反転出力信号とが入力される請求項３に記載のコンパレータ回路。
  5. 　請求項１～４のいずれか１項に記載のコンパレータ回路と、
    　画像データを保持して、前記画像データを前記第１入力信号として前記コンパレータ素子に出力するラッチ回路と、
    　カウンタクロック信号に応じてカウント動作を行い、カウント値を前記第２入力信号として前記コンパレータ素子に出力するカウンタと、を備えた液晶表示装置の駆動回路。
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