KR100999894B1

KR100999894B1 - 시프트 레지스터 및 표시장치

Info

Publication number: KR100999894B1
Application number: KR1020040011766A
Authority: KR
Inventors: 노다카즈히로
Original assignee: 소니 주식회사
Priority date: 2003-02-25
Filing date: 2004-02-23
Publication date: 2010-12-13
Also published as: TWI288264B; TW200502629A; JP2004258147A; US20040164947A1; CN1538457A; KR20040076605A; JP3797337B2; US7283117B2; CN100472664C

Abstract

클록인버터를 사용했을 경우, VDD－VSS 사이의 트랜지스터의 소자수가 4개로 많기 때문에, 전원전압의 저전압화 및 시프트 레지스터 동작의 고속화의 방해가 된다. NAND 회로를 사용하여 전송기능을 실현하는 전송부(11)와 클록펄스(ck) 자체를 사용하여 유지기능을 실현하는 유지부(12)에 의해 단위회로를 구성하고, 이 단위회로를 복수단 종속접속하는 것으로, 정측 전원 VDD－부측 전원 VSS(또는, GND) 사이의 트랜지스터의 소자수를 3개로 억제하여, 전원전압의 저전압화 및 시프트 레지스터 동작의 고속화를 가능하게 한다.

시프트, 레지스터, 표시장치, 인버터, 클록, 펄스, 고속화, 유지기능

Description

시프트 레지스터 및 표시장치{SHIFT REGISTER AND DISPLAY DEVICE}

도 1은 본 발명의 실시예 1에 관한 시프트 레지스터의 하나의 전송단의 회로구성을 나타내는 회로도이다.

도 2는 실시예 1에 관한 시프트 레지스터의 동작 설명에 제공하는 타이밍 차트이다.

도 3은 실시예 1에 관한 단위회로를 2단 종속접속했을 경우의 구성을 나타내는 회로도이다.

도 4는 2단 종속접속인 경우의 시프트 레지스터의 동작설명에 제공하는 타이밍 차트이다.

도 5는 본 발명의 실시예 2에 관한 시프트 레지스터의 하나의 전송단의 회로구성을 나타내는 회로도이다.

도 6은 종래예에 관한 다단 접속의 시프트 레지스터의 동작 설명에 제공하는 타이밍 차트이다.

도 7은 실시예 2에 관한 다단 접속의 시프트 레지스터의 동작 설명에 제공하는 타이밍 차트이다.

도 8은 본 발명에 의한 시프트 레지스터가 적용되는 액티브 매트릭스형 액정 표시장치의 구성의 일례를 나타내는 회로도이다.

도 9는 종래예에 관한 클록인버터 방식의 시프트 레지스터의 구성을 나타내는 회로도이다.

도 10은 종래예에 관한 클록인버터 방식의 시프트 레지스터의 동작 설명에 제공하는 타이밍 차트이다.

*도면의 주요부분에 대한 부호의 설명*

10, 10－1, 10－2 : 단위회로(전송단) 11 : 전송부

12 : 유지부 21 : 인버터회로

22 : 파형정형용 전송회로 23 : 상승개선회로

33 : 화소, 34 : TFT(박막 트랜지스터)

35 : 액정셀 36 : 유지용량

37 : 수평구동회로 38 : 수직구동회로

본 발명은, 시프트 레지스터 및 표시장치에 관한 것으로, 특히 클록(드) 인버터를 다단 접속하여 이루어지는 클록인버터방식의 시프트 레지스터 및 해당 시프트 레지스터를 주변 구동회로의 일부에 이용한 액티브 매트릭스형 표시장치에 관한 것이다.

종래, 클록인버터를 사용한 시프트 레지스터에서는, 정(+)측 전원과 부(-)측 전원과의 사이에 4개의 트랜지스터 소자를 직렬로 접속하여 이루어지는 클록인버터를 기본회로로서 사용하고, 입력펄스를 베이스로 클록펄스로 동기하여 전송, 유지를 행하도록 하고 있다(예를 들면, 특허 문헌 1 참조).

[특허 문헌 1]

일본특허공개평 11－134893호 공보(특히, 단락 0018~0020, 단락 0023~0025 및 도 2, 도 4)

이하, 종래예에 관한 시프트 레지스터에 대하여 도면을 사용하여 구체적으로 설명한다. 도 9는, 종래예에 관한 시프트 레지스터의 하나의 전송단의 회로구성을 나타내는 회로도이다. 동일 도면에서 명백해지는 바와 같이, 한쌍의 클록인버터(101, 102) 및 그 후단의 인버터(103)로 이루어지는 회로를 단위로서 1개의 전송단이 구성되어 있다. 그리고, 이 전송단이 복수단 종속접속됨으로써 시프트 레지스터를 구성하게 된다.

클록인버터 101은, 게이트끼리 및 드레인끼리가 각각 공통으로 접속되어 C－MOS 인버터를 구성하는 PMOS 트랜지스터 Qp101 및 NMOS 트랜지스터 Qn101과 PMOS 트랜지스터 Qp101의 소스와 정측 전원 VDD와의 사이에 접속되고, 클록펄스 ck1을 게이트 입력으로 하는 PMOS 트랜지스터 Qp102와 NMOS 트랜지스터 Qn101의 소스와 부측 전원 VSS와의 사이에 접속되어 클록펄스 ck1과 역상의 클록펄스 ck1x를 게이트 입력으로 하는 NMOS 트랜지스터 Qn102로 구성되어 있다.

클록인버터 102도, 클록인버터 101과 같게, 게이트 동사 및 드레인끼리가 각 각 공통으로 접속되어 C－MOS 인버터를 구성하는 MOS 트랜지스터 Qp103, Qn103과 PMOS 트랜지스터 Qp103의 소스와 정측 전원 VDD와의 사이에 접속되고, 클록펄스 ck1x를 게이트 입력으로 하는 PMOS 트랜지스터 Qp104와, NMOS 트랜지스터 Qn103의 소스와 부측 전원 VSS와의 사이에 접속되며, 클록펄스 ck1을 게이트 입력으로 하는 NMOS 트랜지스터 Qn104로 구성되어 있다.

이들 클록인버터 101, 102는 각 출력단, 즉 MOS 트랜지스터 Qp101, Qn101의 드레인 공통접속점과 MOS 트랜지스터 Qp103, Qn103의 드레인 공통접속점이 서로 접속되어 있다. 그리고, 클록인버터 101의 입력단, 즉 MOS 트랜지스터 Qp101, Qn101의 게이트 공통접속점에 입력펄스 st1이 공급되어, 클록인버터 102의 출력단으로부터 출력펄스 out1이 추출된다.

인버터 103은, 정측 전원 VDD와 부측 전원 VSS와의 사이에 직렬로 접속되고, 게이트끼리 및 드레인끼리가 각각 공통으로 접속된 PMOS 트랜지스터 Qp105 및 NMOS 트랜지스터 Qn105로 이루어지는 C－MOS 인버터 구성으로 되어 있다. 이 인버터 103은 입력단, 즉 MOS 트랜지스터 Qp105, Qn105의 게이트 공통접속점이 클록인버터 102의 출력단에, 그 출력단, 즉 MOS 트랜지스터 Qp103, Qn103의 드레인 공통접속점이 클록인버터 102의 입력단, 즉 MOS 트랜지스터 Qp103, Qn103의 게이트 공통접속점에 각각 접속되어 있다.

도 10에, 입력펄스 st1, 클록펄스 ck1, ck1x 및 출력펄스 out1의 타이밍 관계를 나타낸다. 입력펄스 st1은, 클록펄스 ck1의 고레벨의 기간(전송기간)에 클록인버터 101에 도입되고, 클록펄스 ck1x의 고레벨의 기간(유지기간)에 클록인버터 102 및 인버터 103에 홀드되는 것에 의해 출력펄스 out1로서 다음단의 전송단에 전송(시프트)된다.

상기 종래예에 관한 시프트 레지스터에 대해, 기본회로인 클록 인버터 101, 102에서는 VDD－VSS 사이의 트랜지스터의 소자수가 4개로 많고, 전송파형의 상승, 하강을 고속으로 하기 위해 트랜지스터의 사이즈를 크게 하면, 각 전송단의 입력 게이트 용량이 증가하고, 그것을 전단의 전송단이 구동하기 위해서는 더욱 트랜지스터 사이즈를 크게 해 구동능력을 올리지 않으면 안되기 때문에, 시프트 레지스터 동작의 고속화의 방해가 된다는 과제가 있다.

또한, 트랜지스터의 임계치전압 Vth의 변동에 약하고, 게다가 트랜지스터 자체의 Vth에 의해 전원전압의 저전압화가 어려워진다는 과제도 있다. 더욱이, 일례로서 PchMOS 트랜지스터의 임계치전압 Vth가 약 2.5V 정도, NchMOS 트랜지스터의 임계치전압 Vth가 약 1.0V~1.5V 정도이라고 가정하면, 정측의 회로가 약 2.0V~3.0V 정도로 동작을 개시하는데 비해, 부측의 회로에서는 약 5V 정도가 아니면 동작을 개시할 수 없기 때문에, 정측/부측의 동작의 대칭성의 점에서도 문제가 된다.

본 발명은, 상기 과제에 감안하여 이루어진 것으로, 그 목적으로 하는 바는 정측 전원-부측 전원간의 트랜지스터의 소자수를 감소하고, 전원전압의 저전압화 및 시프트 레지스터 동작의 고속화를 가능하게 한 시프트 레지스터 및 이것을 주변구동 회로의 일부로서 이용한 표시장치를 제공하는 것에 있다.

본 발명에 의한 시프트 레지스터는, 입력펄스를 한쪽의 입력으로 하는 NAND 회로로 이루어지는 전송부와 전원과 클록펄스가 공급되는 클록입력단과의 사이에 직렬로 접속되고, 게이트끼리 및 드레인끼리가 공통으로 접속된 PMOS 트랜지스터 및 NMOS 트랜지스터를 가지며, 상기 NAND 회로의 출력단에 입력단이 접속되고, 출력전위를 상기 NAND 회로에 그 다른쪽의 입력으로서 공급하는 유지부를 갖는 단위회로로 이루어지는 구성으로 되어 있다. 이러한 구성의 시프트 레지스터는, 단위회로가 복수단 종속접속됨으로써, 2차원 형상으로 배열된 복수의 화소와 이들 복수의 화소의 각각을 열 단위 혹은 행 단위로 선택하는 주사회로를 갖는 표시장치에 있어서, 해당 주사회로로서 사용된다.

상기 구성의 시프트 레지스터 또는 이것을 주사회로로서 이용한 표시장치에 있어서, NAND 회로로 이루어지는 전송부는, 그 한쪽의 입력이 되는 입력펄스를 도입하고, 그 다른쪽의 입력이 되는 유지부의 출력전위에 근거하여 해당 유지부에 전송한다. 유지부는, 전송부로부터 전송된 펄스를 클록펄스로 동기하여 유지하고, 출력한다. 즉, 시프트 레지스터의 유지기능이, 클록펄스 자체를 사용하여 행해진다. 이때, 전송부를 구성하는 NAND 회로에 대해서는, 정측 전원과 부측 전원과의 사이에 3개의 트랜지스터를 소위 세로로 적층함으로써 실현할 수 있다.

[발명의 실시예]

이하, 본 발명의 실시예에 대하여 도면을 참조하여 상세히 설명한다.

(실시예 1)

도 1은, 본 발명의 실시예 1에 관한 시프트 레지스터의 하나의 전송단의 회로구성을 나타내는 회로도이다. 도 1에서 명백해지는 바와 같이, 본 실시예에 관한 시프트 레지스터는, 각 전송단(단위회로)이 입력펄스 st를 도입하는 전송부(11)와 그 수중에 넣은 펄스를 유지하는 유지부(12)를 갖고, 단일의 클록펄스 ck에 동기하여 시프트 레지스터 동작을 실시하는 구성으로 되어 있다.

전송부(11)는, NAND 회로로 이루어지는 회로구성으로 되어 있다. 즉, 전송부(11)는, 드레인이 정측 전원 VDD에 접속된 PMOS 트랜지스터 Qp11과 이 PMOS 트랜지스터 Qp11에 대하여 병렬로 접속된 PMOS 트랜지스터 Qp12와 이들 MOS 트랜지스터 Qp11, Qp12와 드레인끼리가 공통으로 접속된 NMOS 트랜지스터 Qn11과 이 NMOS 트랜지스터 Qn11의 소스에 드레인이 접속되고, 소스가 부측 전원 VDD(또는, GND)에 접속된 NMOS 트랜지스터 Qn12를 갖는 구성으로 되어 있다.

이 전송부(11)에서, PMOS 트랜지스터 Qp11과 MOS 트랜지스터 Qp11의 게이트끼리가 공통으로 접속되고, 이 게이트 공통접속점에 입력펄스 st가 공급된다. 또한, PMOS 트랜지스터 Qp12와 MOS 트랜지스터 Qn12의 게이트끼리가 공통으로 접속되고, 이 게이트 공통접속점에는 유지부(12)의 출력전위가 공급된다.

NAND 회로에 대해서는, 도 1에서 명백해지는 바와 같이, 정측 전원 VDD와 부측 전원 VSS(또는, GND)와의 사이에, 3개의 트랜지스터, 즉 MOS 트랜지스터 Qp11(Qp12), Qn11, Qn12를 세로로 적층함으로써 실현할 수 있다. 이때, NAND 회로로서는, 도 1에 나타낸 회로구성인 것에 한정되지 않고, 여러가지의 주지의 회로구 성의 것을 사용할 수 있다. 여러가지의 주지의 회로구성의 것은 모두, VDD－VSS 사이의 트랜지스터의 소자수가 3개로 되어 있다.

유지부(12)는, 드레인이 정측 전원 VDD에 접속된 PMOS 트랜지스터 Qp21과 이 PMOS 트랜지스터 Qp21과 게이트끼리 및 드레인끼리가 각각 공통으로 접속된 NMOS 트랜지스터 Qn21을 갖고, NMOS 트랜지스터 Qn21의 소스에 클록펄스 ck가 공급되는 구성으로 되어 있다.

이 유지부(12)에서, MOS 트랜지스터 Qp21, Qn21의 게이트 공통접속점이 전송부(11)의 출력단, 즉 MOS 트랜지스터 Qp11, Qp12, Qn11의 드레인 공통접속점에 접속되어 있다. 또한, 유지부(12)의 출력단, 즉 MOS 트랜지스터 Qp21, Qn21의 드레인 공통접속점이, 전송부(11)의 MOS 트랜지스터 Qp12, Qn12의 게이트 공통접속점에 접속되고, 해당 게이트 공통접속점에 대하여 출력전위를 공급한다.

다음에, 상기 구성의 실시예 1에 관한 시프트 레지스터의 하나의 전송단의 회로동작에 대하여, 도 2의 타이밍 차트를 사용하여 설명한다. 도 2의 타이밍 차트에는, 입력펄스 st, 클록펄스 ck, 전송부(11)의 출력전위(유지부(12)의 입력전위) A 및 출력펄스 out의 타이밍 관계가 나타나 있다.

시각 t11에서 입력펄스 st가 고레벨(이하, 「"H" 레벨」이라 기재함)로부터 저레벨(이하, 「"L" 레벨」이라 기재함)로 천이하면, 전송부(11) 즉 NAND 회로가 "L" 레벨을 인식하고, 즉 PMOS 트랜지스터 Qp11이 온 상태로 되어, 그 출력전위 A를 "H" 레벨측에 변화시킨다. 이때, 시각 t11 이전의 출력전위 A는 미확정 상태로 있다.

다음에, 시각 t12에서는, 클록펄스 ck가 "H" 레벨로부터 "L" 레벨로 천이함으로써, 유지부(12)의 NMOS 트랜지스터 Qn21의 소스전위가 "L" 레벨로 되어, 해당 NMOS 트랜지스터 Qn21이 온 상태가 되기 때문에 유지부(12)의 출력전위, 즉 출력펄스 out가 "H" 레벨로부터 "L" 레벨로 천이한다.

다음에, 시각 t13에서는, 입력펄스 st가 "L" 레벨로부터 "H" 레벨로 천이하지만, 유지부(12)의 출력전위가 "L" 레벨상태로 있고, 이것에 의해 PMOS 트랜지스터 Qp12가 온 상태로 있으며, NMOS 트랜지스터 Qn12가 오프상태로 있기 때문에, 전송부(11)의 출력전위 A는 "H" 레벨인 상태로 유지된다.

다음에, 시각 t14에서는, 클록펄스 ck가 "L" 레벨로부터 "H" 레벨로 천이함으로써, 유지부(12)의 NMOS 트랜지스터 Qn21의 소스전위가 "H" 레벨로 되고, 해당 NMOS 트랜지스터 Qn21이 오프상태가 되기 때문에 출력펄스 out가 "L" 레벨로부터 "H" 레벨로 천이한다. 이것에 의해, PMOS 트랜지스터 Qp11, Qp12가 모두 오프상태가 되고, NMOS 트랜지스터 Qn12가 온 상태가 되기 때문에, 전송부(11)의 출력전위가 "H" 레벨로부터 "L" 레벨로 천이한다.

다음에, 시각 t15에서는, 시각 t12와 마찬가지로, 클록펄스 ck가 "H" 레벨로부터 "L" 레벨로 천이하지만, 입력펄스 st가 "H" 레벨상태로 있기 때문에 PMOS 트랜지스터 Qp11, Qp12가 모두 오프상태, NMOS 트랜지스터 Qn11, Qn12가 모두 온 상태로 되어 있다. 그 결과, 전송부 11의 출력전위 A가 "L" 레벨상태로 있기 때문에, 출력펄스 out는 "H" 레벨인 상태가 된다.

　상기의 일련의 과정을 거침으로써, 입력펄스 st를 전송부(11)가 도입하고, 이것을 유지부(12)가 홀드하여 동시에 파형 정형하여 다음단의 전송단에 전송하는 시프트 레지스트 동작을 한다. 즉, 시프트 레지스터의 기능 중에 유지를 행하는 기능을, 해당 레지스터 내에서 독립하여 행하지 않고, 클록펄스 ck(그것에 준하는 펄스이어도 됨) 자체를 사용하여 유지를 실시하는 동작이 행해진다.

전술한 바와 같이, NAND 회로를 사용하여 전송기능을 실현하는 전송부(11)와, 클록펄스 ck(또는, 그것에 준하는 펄스) 자체를 사용하여 유지기능을 실현하는 유지부(12)에 의해 단위회로(전송단)를 구성한 것에 의해, 정측 전원 VDD－부측 전원 VSS(또는, GND) 사이의 트랜지스터의 소자수를 3개로 억제할 수 있기 때문에, 종래기술의 4개에 비해 트랜지스터를 1개 감소시킬 수 있다. 이것에 의해, 전송파형의 상승, 하강을 고속으로 하기 위해 트랜지스터의 사이즈를 크게 해도, 각 전송단의 입력게이트 용량의 증가를 억제할 수 있기 때문에, 트랜지스터 사이즈를 크게 한 시프트 레지스트 동작의 고속화가 가능하게 된다.

또한, 트랜지스터가 1개 감소함으로써, 트랜지스터의 임계치전압 Vth만큼만 전원전압의 저전압화가 가능하게 된다. 더욱이, 일례로서 PchMOS 트랜지스터의 임계치전압 Vth가 약 2.5V 정도, NchMOS 트랜지스터의 임계치전압 Vth가 약 1.0V~1.5V 정도라고 가정하면, 부측의 회로가 약 2.5V 정도로 동작을 개시하고, 정측의 회로가 약 2.0V~3.0V 정도로 동작을 개시하게 되기 때문에, 정측/부측의 동작의 대칭성에 대한 문제도 해소할 수 있게 된다.

도 3은, 상기 구성의 전송단(단위회로)을 다단 접속하여 이루어는 시프트 레지스터의 구성을 나타내는 회로도이다. 또한, 다단 접속인 경우의 타이밍 차트를 도 4에 나타낸다.

도 3에서 명백해지는 바와 같이, 다단 접속(본 예에서는, 2단 접속)하는 경우에는, 상기 구성의 전송단(단위회로) 10(10－1, 10－2)을 종속접속해, 1단번째의 전송단 10－1의 출력펄스 out1을 2단번째의 전송단 10－2에 그 입력펄스 st2로서 공급함과 동시에 1단번째의 전송단 10－1과 2단번째의 전송단 10－2에 각각 위상이 1/4 어긋난 클록펄스 ck1, ck2를 공급하게 함으로써, 시프트 레지스터 동작이 가능하게 된다.

도 4의 타이밍 차트에서, 1단번째의 전송단 10－1의 동작 타이밍 t11~t15가 도 2의 동작 타이밍 t11~t15에 대응하고, 2단번째의 전송단 10－2의 동작 타이밍 t21~t25가 도 2의 동작 타이밍 t11~t15에 대응하게 된다.

여기서는, 2단의 경우를 예로 들었지만, 3단 이상인 경우에는, 마찬가지로 각 전송단을 종속접속함과 동시에, 홀수단번째의 전송단 10－1, 10－3···과 짝수단번째의 전송단 10－2, 10－4···에 각각 위상이 1/4 어긋난 클록펄스 ck1, ck2를 공급하도록 하면 된다. 단, 홀수단번째의 전송단 10－1, 10－3···에서, 1단번째, 5단번째···에 클록펄스 ck1을 공급하는 경우 3단번째, 7단번째···에는 클록펄스 ck1과 역상의 클록펄스 ck1x를 공급하게 된다. 마찬가지로 짝수단번째의 전송단 10－2, 10－4···에서, 2단번째, 6단번째···에 클록펄스 ck2를 공급하는 경우 4단번째, 8단번째···에는 클록펄스 ck2와 역상의 클록펄스 ck2x를 공급하게 된다. 어느 경우에도, 홀수단번째의 전송단 10－1, 10－3···과 짝수단번째의 전송단 10－2, 10－4···에 각각 위상이 1/4 어긋난 클록펄스 ck1, ck2가 공급하는 것에 변화는 없다.

(실시예 2)

도 5는, 본 발명의 실시예 2에 관한 시프트 레지스터의 하나의 전송단의 회로구성을 나타내는 회로도로, 도면에서, 도 1과 동등 부분에는 동일한 부호를 부착하여 나타내고 있다. 본 실시예에 관한 시프트 레지스터는, 실시예 1에 관한 시프트 레지스터를 기본 구성으로 하고 있다. 즉, 실시예 1의 단위회로(전송단) 10에 부가하여, 인버터회로(21), 파형정형용 전송회로(22) 및 상승개선회로(23)를 갖는 구성으로 되어 있다.

인버터회로(21)는, 전단의 전송단의 영향을 없게 하여 논리정합을 취하기 위한 것으로, 정측 전원 VDD와 부측 전원 VSS(또는, GND)와의 사이에 직렬로 접속된 PMOS 트랜지스터 Qp31 및 NMOS 트랜지스터 Qn31에 의해 구성되어 있다. 이들 MOS 트랜지스터 Qp31, Qn31은, 게이트끼리 및 드레인끼리가 각각 공통으로 접속됨으로써 C－MOS 인버터를 구성하고 있다. 그리고, MOS 트랜지스터 Qp31, Qn31의 게이트 공통접속점에는 입력펄스 st가 공급된다.

파형정형용 전송회로(22)는, 인버터회로(21)를 거친 입력펄스 st에 대하여 파형정형의 처리를 시행하여 단위회로(10)에 전송하기 위한 것으로, 드레인이 정측 전원 VDD에 접속된 PMOS 트랜지스터 Qp41과 이 PMOS 트랜지스터 Qp41과 게이트끼리 및 드레인끼리가 각각 공통으로 접속된 NMOS 트랜지스터 Qn41을 갖고, NMOS 트랜지스터 Qn41의 소스에 클록펄스 ck1이 공급되는 구성으로 되어 있다.

이 파형정형용 전송회로(22)에서, 그 입력단, 즉 MOS 트랜지스터 Qp41, Qn41 의 게이트 공통접속점이 인버터회로(21)의 출력단, 즉 MOS 트랜지스터 Qp31, Qn31의 드레인 공통접속점에 접속되고, 그 출력단, 즉 MOS 트랜지스터 Qp41, Qn41의 드레인 공통접속점이 단위회로(10)의 입력단, 즉 MOS 트랜지스터 Qp11, Qn11의 게이트 공통접속점에 접속되어 있다.

상승개시회로(23)는, 출력펄스 OUT의 상승을 개선하기 위한 것으로, 정측 전원 VDD와 부측 전원 VSS(또는, GND)와의 사이에 직렬로 접속된 PMOS 트랜지스터 Qp51 및 NMOS 트랜지스터 Qn51과 단위회로(10)의 NMOS 트랜지스터 Qn21에 대하여 병렬로 접속된 PMOS 트랜지스터 Qp52에 의해 구성되어 있다.

이 상승개시회로(23)에서, MOS 트랜지스터 Qp51, Qn51은, 게이트끼리 및 드레인끼리가 각각 공통으로 접속됨으로써 C－MOS 인버터를 구성하고 있다. MOS 트랜지스터 Qp51, Qn51의 게이트 공통접속점은, 단위회로(10)의 MOS 트랜지스터 Qp21, Qn21의 게이트 공통접속점에 접속되어 있다. PMOS 트랜지스터 Qp52는, 그 게이트가 MOS 트랜지스터 Qp51, Qn51의 드레인 공통접속점에 접속되어 있다.

상기 구성의 실시예 2에 관한 시프트 레지스터에 있어서, 파형정형용 전송회로(22)의 NMOS 트랜지스터 Qn41의 소스에 클록펄스 ck1이 공급됨으로써, 단위회로(10)의 NMOS 트랜지스터 Qn21의 소스에는, 클록펄스 ck1에 대하여 1/4 위상만 어긋난 클록펄스 ck2가 공급되게 된다.

여기서, 파형정형용 전송회로(22)의 회로동작에 대하여 설명한다. 파형정형용 전송회로(22)는 클록펄스 ck1에 의해 동작함으로써, 해당 파형정형용 전송회로(22)의 입력펄스에 대하여 파형정형을 실시하면서, 그 파형정형 후의 펄스 를 다음단의 단위회로(10)에 전송하게 된다. 이 파형정형용 전송회로(22)에 의한 파형정형의 작용에 의해, 입력펄스 st가 상승, 하강이 급격한 펄스로서 단위회로(10)에 입력되기 때문에, 해당 단위회로(10)의 주파수 특성을 향상할 수 있다. 이때, 파형정형용 전송회로(22)를 통과함으로써 펄스의 위상이 반전한다.

이 위상반전을 고려하여, 펄스파형의 논리정합을 취하기 위해 설치된 것이 이 인버터회로(21)이다. 즉, 인버터회로(21)는 입력펄스 st의 위상을 반전시킴으로써, 단위회로(10)와의 사이에 위상반전을 일으키게 하는 파형정형용 전송회로(22)가 개재하고 있어도, 입력펄스 st와 동상의 펄스를 단위회로(10)에 공급하도록 하고 있다. 단, 인버터회로(21)는 필수적인 것은 아니다. 즉, 파형정형용 전송회로(22)의 NMOS 트랜지스터 Qn41의 소스에 대해, 클록펄스 ck1이 아니며, 그것과 역상의 클록펄스 ck1x를 공급하도록 하면, 인버터회로(21)가 없어도, 입력펄스 st와 동상의 펄스를 단위회로(10)에 공급하도록 할 수가 있다.

다음에, 상승개시회로(23)의 회로동작에 대하여 설명한다. 우선, 단위회로(10)에서는, 클록펄스 ck2가 NMOS 트랜지스터 Qn21을 통해 공급되는 구성이, 채용되어 있는 것에 의해, 해당 NMOS 트랜지스터 Qn21에 기인하여 출력펄스 out의 상승의 특성이 나빠진다. 이 상승의 특성을 개선하기 위해 설치된 것이, 상승개시회로(23)이다.

이 상승개시회로(23)에 대해, 단위회로(10)의 NMOS 트랜지스터 Qn21에 대하여 병렬로 접속된 PMOS 트랜지스터 Qp52는, 해당 NMOS 트랜지스터 Qn21과 함께 C－MOS 트랜스퍼 게이트(트랜스미션 게이트)를 구성하고 있다. 이 C－MOS 트랜스퍼 게이트 게이트를 통해 클록펄스 ck2를 공급하도록 함으로써, 클록펄스 ck2의 상승에 대하여 PMOS 트랜지스터 Qp52가 순간적으로 응답하기 때문에, NMOS 트랜지스터 Qn21만을 통해 공급되는 경우에 비해, 출력펄스 out의 상승의 특성을 개선할 수 있다.

여기서, MOS 트랜지스터 Qp51, Qn51로 이루어지는 C－MOS 인버터는, NMOS 트랜지스터 Qn21의 게이트에 공급되는 펄스와 역상의 펄스를 PMOS 트랜지스터 Qp52의 게이트에게 공급하기 위해 설치된 것이다. 따라서, NMOS 트랜지스터 Qn21의 게이트에 공급되는 펄스와 역상의 펄스를 별도 생성하고, 이 생성한 펄스를 PMOS 트랜지스터 Qp52의 게이트에 공급하는 구성을 채용할 수 있다면, MOS 트랜지스터 Qp51, Qn51로 이루어지는 C－MOS 인버터를 생략하는 것도 가능하다.

전술한 바와 같이, 실시예 2에 관한 시프트 레지스터에 있어서는, 실시예 1에 관한 시프트 레지스터를 기본의 구성으로 하고, 이것에 부가하여 파형정형용 전송회로(22) 및 상승개시회로(23)를 갖는 구성으로 한 것에 의해, 실시예 1에 관한 시프트 레지스터에 의한 작용효과에 부가하여, 다음과 같은 작용효과를 얻을 수 있다. 즉, 파형정형용 전송회로(22)에 의한 작용에 의해 주파수 특성을 향상할 수 있고, 또한 상승개시회로(23)에 의한 작용에 의해 출력펄스 out의 상승 특성을 개선할 수가 있다.

본 실시예에 관한 시프트 레지스터도, 실시예 1에 관한 시프트 레지스터와 마찬가지로 다단 접속되어 사용된다. 여기서, 종래예에 관한 다단 접속의 시프트 레지스터와 본 실시예에 관한 다단 접속의 시프트 레지스터를 비교한다. VDD－VSS 사이의 트랜지스터 수가 4개의 종래예에 관한 다단 접속의 시프트 레지스터인 경우에는, 도 6의 타이밍 차트로부터 명백해지는 바와 같이, 전원전압을 내리면 오동작하고, 또한 파형의 늘어짐이 크기 때문에, 전원전압의 저전압화 및 시프트 레지스터 동작의 고속화가 어렵다.

이것에 대하여, VDD－VSS 사이의 트랜지스터 카운트가 3개의 본 실시예에 관한 다단 접속의 시프트 레지스터인 경우에는, 도 7의 타이밍 차트로부터 명백해지는 바와 같이, 전원전압을 내려도 오동작하기 어렵고, 예를 들면 전원전압이 5.5V 정도에서도 데이터의 전송을 실시할 수가 있고, 또한 파형의 늘어짐도 작다. 따라서, 종래예에 관한 다단 접속의 시프트 레지스터에 비해, 전원전압의 저전압화 및 시프트 레지스트 동작의 고속화가 가능해진다.

(적용예)

이상 설명한 각 실시예에 관한 시프트 레지스터는, 액티브 매트릭스형 표시장치, 예를 들면, 화소의 표시소자로서 액정셀을 사용하여 이루어지는 액티브 매트릭스형 액정표시장치에 있어서, 그 주변 구동회로의 일부, 예를 들면 수평구동회로나 수직구동회로의 주사회로(스캐너)로서 사용하기 매우 적합한 것이다.

도 8은, 본 발명에 관한 시프트 레지스터가 적용되는 액티브 매트릭스형 액정표시장치의 구성의 일례를 나타내는 회로도이다. 도 8에서, 복수행만큼의 주사라인(31)의 각각과 복수열만큼의 신호라인 32의 각각의 교차부에는 복수의 화소(33)가 2차원 형상으로 배치되어 있다.

복수의 화소부(33)는 각각, 주사라인(31)에 게이트 전극이, 신호라인(32)에 소스전극이 각각 접속된 화소 트랜지스터, 예를 들면 TFT(Thin Film Transistor;박막 트랜지스터)(34)와 이 TFT(34)의 드레인전극에 화소전극이 접속된 액정셀(35)과 해당 드레인전극에 한쪽의 전극이 접속된 유지용량(36)을 갖는 구성으로 되어 있다. 액정셀(35)의 대향전극에는, 공통전위 Vcom이 각 화소 공통에 인가된다. 유지용량(36)의 다른쪽의 전극은, CS 라인(39)에 대하여 각 화소 공통으로 접속되어 있다.

복수의 화소(33)의 각각에 대해서는, 열 단위로 선택해 구동하기 위한 수평구동회로(37)와 행 단위로 선택해 구동하기 위한 수직구동회로(38)에 의해 화소단위로 선택되고, 수평구동회로(37)로부터 신호라인(32)을 통해 신호가 기록되게 된다. 수평구동회로(37) 및 수직구동회로(38)는, 수평방향 및 수직방향으로 순차 주사하기 위한 주사회로를 내장하고 있어, 이 주사회로로서 전제한 각 실시예에 관한 시프트 레지스터가 사용된다.

이와 같이, 액티브 매트릭스형 액정표시장치에 있어서, 그 주변 구동회로의 일부, 예를 들면 수평구동회로(37)나 수직구동회로(38)의 주사회로로서 전제한 각 실시예에 관한 시프트 레지스터를 사용함으로써, 이들 시프트 레지스터는, 그것을 구동하는 전원전압의 저전압화 및 시프트 레지스터 동작의 고속화가 가능하기 때문에, 액정표시장치 자체의 전원전압의 저전압화 및 표시속도의 고속화를 도모할 수 있다.

이때, 본 적용예에서는, 화소의 표시소자로서 액정셀을 이용한 액정표시장치의 주사회로(시프트 레지스터)에 적용했을 경우를 예로 들어 설명했지만, 액정 표 시장치의 주사회로에 한정되는 것은 아니며, 화소의 표시소자로서 EL(electro luminescence) 소자를 사용한 EL표시장치 등, 액티브 매트릭스형 표시장치 전반의 주사회로에 적용가능하다.

더욱이, 본 발명은, 표시장치의 주사회로에 이용되는 시프트 레지스터에의 적용에 한정되는 것은 아니며, 예를 들면, CMOS 이미지에 대표되는 X－Y 어드레스형 고체촬상소자의 주사회로에 사용되는 시프트 레지스터에 적용하는 것도 가능하다.

이상 설명한 바와 같이, 본 발명에 의하면, NAND 회로를 사용하여 전송기능을 실현함과 동시에, 클록펄스(또는, 그것에 준하는 펄스) 자체를 사용하여 유지기능을 실현하는 구성으로 한 것에 의해, 전원전압의 저전압화 및 시프트 레지스트 동작의 고속화가 가능하게 된다.

Claims

입력펄스를 한쪽의 입력으로 하는 NAND 회로로 이루어지는 전송부와,

전원과 클록펄스가 공급되는 클록입력단과의 사이에 직렬로 접속되고, 게이트끼리 및 드레인끼리가 공통으로 접속된 PMOS 트랜지스터 및 NMOS 트랜지스터를 가지며, 상기 NAND 회로의 출력단에 입력단이 접속되고, 출력전위를 상기 NAND 회로에 그 다른쪽의 입력으로서 공급하는 유지부를 갖는 단위회로로 이루어지는 것을 특징으로 하는 시프트 레지스터.
제 1 항에 있어서,

상기 단위회로가 복수단 종속접속되고,

홀수단번째의 단위회로와 짝수단번째의 단위회로와는, 각각 위상이 1/4 어긋난 클록펄스로 동기하여 동작하는 것을 특징으로 하는 시프트 레지스터.
제 1 항에 있어서,

상기 유지부의 NMOS 트랜지스터에 병렬로 접속되고, 해당 유지부의 입력펄스와 역상의 펄스를 게이트 입력으로 하는 PMOS 트랜지스터를 가진 것을 특징으로 하는 시프트 레지스터.
제 3 항에 있어서,

상기 유지부의 입력펄스를 위상반전하여 상기 PMOS 트랜지스터의 게이트에 공급하는 인버터회로를 가진 것을 특징으로 하는 시프트 레지스터.
제 1 항에 있어서,

상기 유지부에 공급되는 클록펄스에 대하여 위상이 1/4 어긋난 클록펄스로 동기하여, 상기 입력펄스의 파형을 정형하여 상기 전송부에 공급하는 파형정형용 전송회로를 가진 것을 특징으로 하는 시프트 레지스터.
제 5 항에 있어서,

상기 입력펄스의 위상을 반전하여 상기 파형정형용 전송회로에 공급하는 인버터회로를 가진 것을 특징으로 하는 시프트 레지스터.
2차원 형상으로 배열된 복수의 화소와,

상기 복수의 화소의 각각을 열 단위 혹은 행 단위로 선택하는 주사회로를 갖는 표시장치에 있어서,

상기 주사회로는,

입력펄스를 한쪽의 입력으로 하는 NAND 회로로 이루어지는 전송부와,

전원과 클록펄스가 공급되는 클록입력단과의 사이에 직렬로 접속되고, 게이트끼리 및 드레인끼리가 공통으로 접속된 PMOS 트랜지스터 및 NMOS 트랜지스터를 가지며, 상기 NAND 회로의 출력단에 입력단이 접속되고, 출력전위를 상기 NAND 회로에 그 다른쪽의 입력으로서 공급하는 유지부를 갖는 단위회로가 복수단 종속접속되며,

홀수단번째의 단위회로와 짝수단번째의 단위회로가 각각 위상이 1/4 어긋난 클록펄스에 동기하여 동작하는 시프트 레지스터로 이루어지는 것을 특징으로 하는 표시장치.
제 7 항에 있어서,

상기 유지부의 NMOS 트랜지스터에 병렬로 접속되고, 해당 유지부의 입력펄스와 역상의 펄스를 게이트 입력으로 하는 PMOS 트랜지스터를 가진 것을 특징으로 하는 표시장치.
제 8 항에 있어서,

상기 유지부의 입력펄스를 위상반전하여 상기 PMOS 트랜지스터의 게이트에 공급하는 인버터회로를 가진 것을 특징으로 하는 표시장치.
제 7 항에 있어서,

상기 유지부에 공급되는 클록펄스에 대하여 위상이 1/4 어긋난 클록펄스로 동기하여, 상기 입력펄스의 파형을 정형하여 상기 전송부에 공급하는 파형정형용 전송회로를 가진 것을 특징으로 하는 표시장치.
제 10 항에 있어서,

상기 입력펄스의 위상을 반전하여 상기 파형정형용 전송회로에 공급하는 인버터회로를 가진 것을 특징으로 하는 표시장치.
제 7 항에 있어서,

상기 복수의 화소의 표시소자가 액정셀인 것을 특징으로 하는 표시장치.