CN1538457A - 移位寄存器以及显示装置 - Google Patents

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Abstract

一种移位寄存器，包括级联在一起以形成多个移位级的单元电路。每一个单元电路具有一个移位器和一个保持器，该移位器包括一个“与非”(NAND)电路，该NAND电路接收输入脉冲并将该输入脉冲作为其输入；该保持器具有PMOS晶体管和NMOS晶体管，该PMOS晶体管和NMOS晶体管串连连接在电源和馈送时钟脉冲的时钟输入端之间，它们的栅极和漏级分别共同连接在一起。保持器的输入端连接至NAND电路的输出端，保持器的输出电位作为另一个输入馈送入该NAND电路。奇数级单元电路与偶数级单元电路分别与彼此具有1/4相差的时钟脉冲同步动作。保持器保持与时钟脉冲同步的移位脉冲，并接着输出该移位脉冲。在该结构中，能减少正、负电源之间晶体管的数量，以使所需的电源电压降得更低，并加速移位寄存器的动作。

Description

移位寄存器以及显示装置
技术领域
本发明涉及移位寄存器以及显示装置。尤其涉及由互相连接的时钟反相器构成的时钟反相器型移位寄存器，该互相连接的时钟反相器形成多个级，还涉及在其外围驱动电路的一部分中使用这种移位寄存器的有源矩阵显示装置。
背景技术
迄今，已知在使用时钟反相器的移位寄存器中，基本电路包括一个时钟反相器，其中，在正电源与负电源之间串联连接四个晶体管元件，输入脉冲在其间移位并与时钟脉冲保持同步(例如，见参考专利1)。
【参考专利1】
日本已公开专利特开平11-134893(尤其参见第0018-0020段，第0023-0025段，以及附图2与4)。
以下参照相应附图具体描述根据该背景技术的传统移位寄存器。图9作为一个已知实例，图示了传统移位寄存器中一个移位级的电路结构图。显然，从该电路图可知，一个移位级由一个单元电路组成，该单元电路形成一对时钟反相器101，102以及一个下一级反相器103。多个这种移位级级联可构成一个移位寄存器。
时钟反相器101由PMOS晶体管Qp101和NMOS晶体管Qn101、PMOS晶体管Qp102以及NMOS晶体管Qn102组成，其中，PMOS晶体管Qp101和NMOS晶体管Qn101的栅级和漏级分别连接在一起，因此构成一个C-MOS反相器；PMOS晶体管Qp102连接在PMOS晶体管Qp101的源级和正电源VDD之间，其接收时钟脉冲ck1作为栅极输入；而NMOS晶体管Qn102连接在NMOS晶体管Qn101的源级和负电源VSS之间，其接收时钟脉冲ck1x作为栅极输入，时钟脉冲ck1x与时钟脉冲ck1反相。
与时钟反相器101类似，时钟反相器102由MOS晶体管Qp103和Qn103、PMOS晶体管Qp104以及NMOS晶体管Qn104组成，其中，MOS晶体管Qp103和Qn103的栅级和漏级分别连接在一起，因此构成一个C-MOS反相器；PMOS晶体管Qp104连接在PMOS晶体管Qp103的源级和正电源VDD之间，其接收时钟脉冲ck1x作为栅极输入；而NMOS晶体管Qn104连接在NMOS晶体管Qn103的源级和负电源VSS之间，其接收时钟脉冲ck1作为栅极输入。
在这些时钟反相器101和102中，相应输出端彼此相连，也就是，MOS晶体管Qp101和Qn101的公共漏级与MOS晶体管Qp103和Qn103的公共漏级互联。输入脉冲st1馈送入时钟反相器101的输入端，即MOS晶体管Qp101和Qn101的公共栅极，并且从时钟反相器102的输出端获得输出脉冲out1。
反相器103由PMOS晶体管Qp105和NMOS晶体管Qn105组成，它们的栅级和漏级分别连接在一起，因此构成一个C-MOS反相器。反相器103的输入端，即MOS晶体管Qp105和Qn105的公共栅极连接至时钟反相器102的输出端。反相器103的输出端，即MOS晶体管Qp103和Qn103的公共漏极连接至时钟反相器102的输入端，即MOS晶体管Qp103和Qn103的公共栅极。
图10图示输入脉冲st1、时钟脉冲ck1、ck1x以及输出脉冲out1之间的时序关系。在时钟脉冲ck1的高电平期间(移位期间)，输入脉冲st1进入时钟反相器101，并接着在时钟脉冲ck1x的高电平期间(保持期间)由时钟反相器102和103保持，因此，脉冲st1作为输出脉冲out1移位至下一移位级。
在上述作为实例的传统移位寄存器中，构成基本电路的每一个时钟反相器101和102包括多个元件，例如在电源VDD与VSS之间的四个晶体管，如果为缩短移位脉冲波形的上升时间和下降时间而增大晶体管的尺寸，则每一个移位级的输入栅电容增强，以至于为驱动前一移位级，需要使晶体管的尺寸变得更大以增强驱动能力，因此，不能获得移位寄存器的更快动作。
此外，存在另一个问题，即每一个晶体管阈值电压Vth的变化有可能影响移位寄存器的特性，并且由于晶体管自身的阈值电压Vth，很难降低需要的电源电压。例如，现在假定PchMOS晶体管的阈值电压大约为2.5v，并且NchMOS晶体管的阈值电压大约为1.0v至1.5v，那么正侧电路大约在2.0v至3.0v启动一个动作，而负侧电路大约在5v启动一个动作，因此，带来另外一个关于正负侧动作对称性的问题。
发明内容
鉴于上述问题实施本发明。本发明的一个目的是，提供一种移位寄存器，其减小了在正负电源之间的晶体管元件的数量，因此降低了所需的电源电压，并实现移位寄存器的更快速动作。
本发明的另一个目的在于提供一种在外围驱动电路的一部分中使用这种移位寄存器的显示装置。
根据本发明的一个方面，提供一种由多个单元电路构成的移位寄存器。每一个单元电路具有一个移位器，其包括一个“与非”(NAND)电路和一个保持器，该NAND电路接收输入脉冲作为它的一个输入；该保持器具有一个PMOS晶体管和一个NMOS晶体管，该两个晶体管串联连接在电源和馈送时钟脉冲的时钟输入端之间，它们的栅极和漏级分别连接在一起，其中，该保持器的输入端连接至该NAND电路的输出端，该保持器的输出电位作为另一个输入馈送入该NAND电路。在具有这种结构的移位寄存器中，各单元电路级联以形成多个级。
根据本发明的另一个方面，提供一种具有多个两维排列像素的显示装置，以及一种用于逐列或逐行选定该多个像素中的每一个的扫描器。在该显示装置中，这种结构的移位寄存器作为扫描器使用。
在上述结构的移位寄存器中，或在将该移位寄存器作为扫描器使用的显示装置中，由NAND电路构成的移位器接收输入脉冲作为该NAND电路的一个输入，并根据保持器的输出电位将该脉冲移位至保持器，以作为另一个输入。该保持器保持移位脉冲与时钟脉冲同步，并接着输出该移位脉冲。也就是，通过使用时钟脉冲自身即可实现移位寄存器的保持功能。对构成移位器的NAND电路，可通过在正负电源之间级联三个晶体管来实现。
附图说明
联系附图参照说明书，可理解本发明的这些及其他目的，其中：
图1是图示代表本发明第一实施例的移位寄存器中一个移位级的电路结构的电路图；
图2是说明第一实施例中的移位寄存器动作的时序图；
图3是一个电路图，表示第一实施例中，由两个单元电路级联以形成第一实施例中的两个移位级的电路结构；
图4是说明具有两个级联移位级的移位寄存器动作的时序图；
图5图示代表本发明第二实施例的移位寄存器中的一个移位级的电路结构图；
图6是用于说明传统移位寄存器动作的时序图，其中连接有多个移位级；
图7是说明根据本发明第二实施例的多级级联的移位寄存器动作的时序图；
图8是图示使用本发明移位寄存器的有源矩阵液晶显示装置结构实例的电路图；
图9图示传统时钟反相器型移位寄存器的结构的电路图；以及
图10是说明传统时钟反相器型移位寄存器动作的时序图。
具体实施方式
以下将参照相关附图详细描述本发明的部分优选实施例。
【第一实施例】
图1是图示代表本发明第一实施例的移位寄存器中一个移位级的电路结构的电路图。在本实施例的移位寄存器中，每一个移位级(单元电路)具有接收输入脉冲st的移位器11，和用于保持该接收脉冲的保持器12，其中，该移位寄存器与一单独的时钟脉冲ck同步动作。
该移位器11在其结构上由一个NAND电路组成，也就是，该移位器11包括：一个PMOS晶体管Qp11，其漏级连接至正电源电压VDD；一个与该PMOS晶体管Qp11并联的PMOS晶体管Qp12；一个NMOS晶体管Qn11，其漏级与这些MOS晶体管Qp11与Qp12的漏级连接到一起；以及一个NMOS晶体管Qn12，其漏级连接至NMOS晶体管Qn11的源级，该NMOS晶体管Qn11的源级连接至负电源VSS(或地GND)。
在该移位器11中，PMOS晶体管Qp11的栅极与NMOS晶体管Qn11的栅极共同联接在一起，输入脉冲st馈送入该公共栅极。PMOS晶体管Qp12的栅极与NMOS晶体管Qn12的栅极共同联接在一起，保持器12的输出电位施加到该公共栅极。
显然，从图1可知，通过级联三个晶体管能实施该NAND电路，即在正电源VDD和负电源VSS(或GND)之间的MOS晶体管Qp11(Qp12)、Qn11和Qn12。可以理解，NAND电路不仅限于作为一个实例在图1中图示的电路结构，也可使用任何不同的已知电路结构。在这种不同的已知电路结构的每一个中，在电源VDD与VSS之间的晶体管元件数目是3。
保持器12包括一个PMOS晶体管Qp21和一个NMOS晶体管Qn21，PMOS晶体管Qp21的漏级连接至正电源VDD，NMOS晶体管Qn21的栅极和漏级分别与PMOS晶体管Qp21的栅极和漏级互联，而时钟脉冲ck馈送入NMOS晶体管Qn21的源级。
在该保持器12中，MOS晶体管Qp21和Qn21的公共栅级连接至移位器11的输出端，即MOS晶体管Qp11、Qp12和Qn11的公共漏级。更进一步地，保持器12的输出端，即MOS晶体管Qp21和Qn21的公共漏级连接至移位器11中的MOS晶体管Qp12和Qn12的公共栅级，并且在该公共栅极施加输出电位。
以下参照图2的时序图来说明该第一实施例的移位寄存器中的一个移位级的电路动作。图2的时序图显示输入脉冲st、时钟脉冲ck、从移位器11输出的输出电位A(保持器12的输入电位)以及输出脉冲out之间的时序关系。
在时刻t11，当输入脉冲st从高电平(以下称为“H”电平)转变为低电平(以下称为“L”电平)时，该移位器11或NAND电路识别“L”电平，从而PMOS晶体管Qp11导通，其输出电位A因此改变为“H”电平。在时刻t11之前的输出电位A处于不定状态。
在下一个时刻t12，时钟脉冲ck从“H”电平转变为“L”电平，从而保持器12中的NMOS晶体管Qn21的源电位变为“L”电平，因此NMOS晶体管Qn21导通，从而导致保持器12的输出电位，即输出脉冲out从“H”电平转变为“L”电平。
随后在时刻t13，输入脉冲st从“L”电平转变为“H”电平，但保持器12的输出电位仍然处于“L”电平，以便PMOS晶体管Qp12保持在其导通状态，而NMOS晶体管Qn12保持在其截止状态。因此移位器11的输出电位A保持在“H”电平，而不发生任何变化。
在下一个时刻t14，时钟脉冲ck从“L”电平转变为“H”电平，以便保持器12中的NMOS晶体管Qn21的源电位变为“H”电平，因此NMOS晶体管Qn21截止，从而导致输出脉冲out从“L”电平转变为“H”电平。所以，PMOS晶体管Qp11和Qp12均截止，而NMOS晶体管Qn12导通，从而导致移位器11的输出电位A从“H”电平转变为“L”电平。
其后，在时刻t15，时钟脉冲ck以与时刻t12相同的方式从“H”电平转变为“L”电平，但是由于输入脉冲st处于“H”电平状态，因此PMOS晶体管Qp11和Qp12均截止，而NMOS晶体管Qn11和Qn12均导通。所以，移位器11的输出电位A保持在其“L”电平状态，以便输出脉冲out保持在其“H”电平。
在完成上述一系列步骤后，输入移位器11的输入脉冲st保持在保持器12中，在随后的波形整形后，执行将输出脉冲移位至下一移位级的操作。也就是，在整个移位寄存器的功能之外，该移位寄存器并不具备独立的保持功能，而是通过使用时钟脉冲ck自身(或与该时钟脉冲一致的某些其他脉冲)来实施保持动作。
如上所述，每一个单元电路(移位级)由移位器11和保持器12组成，移位器11使用NAND电路实现移位功能，而保持器12使用时钟脉冲ck自身(或与该时钟脉冲一致的某些其他脉冲)实现保持功能，以便在正电源VDD和负电源VSS(或GND)之间的晶体管元件能在数量上减少为三个，因此与相关的传统技术中使用四个晶体管相比，减少了一个元件。所以，尽管为缩短移位脉冲波形中的上升时间和下降时间而增大了晶体管尺寸，也可抑制每一个移位级的输入栅电容的增加，以通过增大晶体管尺寸最终确保获得较快的移位寄存器动作。
此外，由于晶体管的数目减少了一个，可相应于每一个晶体管的阈值电压Vth，降低所需的电源电压。现在假定，在一个实例中，PchMOS晶体管的阈值电压大约为2.5v，并且NchMOS晶体管的阈值电压大约为1.0v至1.5v，那么负侧电路大约在2.5v开始动作、而正侧电路大约在2.0v至3.0v开始动作将成为可能，因此，解决了关于正负侧动作对称性的问题。
图3是一个电路图，其图示一个移位寄存器的结构实例，其中，上述结构的移位级(单元电路)级联在一起以形成多个级。图4是这种多级连接的时序图。
显然从图3可知，在这种多级连接(本实例中为两级连接)的情况下，上述结构的移位级(单元电路)10(10-1，10-2)级联在一起，其中，从第一移位级10-1获得的输出脉冲out1作为输入脉冲st2馈送入第二移位级10-2，将彼此具有1/4相差的时钟脉冲ck1和ck2分别馈送入第一移位级10-1和第二移位级10-2，因此触发移位寄存器动作。
在图4的时序图中，第一移位级10-1的操作时间t11至t15对应于图2的操作时间t11至t15，第二移位级的操作时间t21至t25对应于图2的操作时间t11至t15。
上述实例代表两级连接。在三级或更多级连接的情况下，移位级可如上述实例一样级联在一起，时钟脉冲ck1和ck2可分别馈送入奇数移位级10-1、10-3、...和偶数移位级10-2、10-4、...。然而，当时钟脉冲ck1馈送入奇数移位级10-1、10-3、...中的第一、第五、...级时，与该时钟脉冲ck1反相的时钟脉冲ck1x分别馈送入第三、第七、...级。类似地，当时钟脉冲ck2馈送入偶数移位级10-2、10-4、...中的第二、第六、...级时，与该时钟脉冲ck2反相的时钟脉冲ck2x分别馈送入第四、第八、...级。在每一种情况下，不变的是将彼此之间具有1/4相差的时钟脉冲ck1和ck2分别馈送入奇数移位级10-1、10-3、...和偶数移位级10-2、10-4、...。
【第二实施例】
图5是图示代表本发明第二实施例的移位寄存器中一个移位级的电路结构的电路图。在该图中，任何与图1中的元件相应的元件标记为相同的参考数字或附图标记。该第二实施例的移位寄存器的基本结构基于第一实施例的移位寄存器。也就是，除第一实施例中的单元电路10之外，其进一步包括一个反相器电路21、一个波形整形移位电路22以及一个上升改善电路23。
反相器电路21用于通过消除前一级移位寄存器的任何不良影响来进行逻辑匹配，其由串联在正电源VDD和负电源VSS(或地GND)之间的一个PMOS晶体管Qp31和一个NMOS晶体管Qn31组成。这些MOS晶体管Qp31和Qn31的栅极和漏极分别共同连接在一起以构成一个C-MOS反相器。输入脉冲st馈送入MOS晶体管Qp31和Qn31的公共栅极。
波形整形移位电路22用于在通过波形整形来处理该接收的脉冲之后，将通过反相器电路21接收的输入脉冲st移位至单元电路10。该电路22包括一个PMOS晶体管Qp41和一个NMOS晶体管Qn41，PMOS晶体管Qp41的漏级与正电源VDD相连，而NMOS晶体管Qn41的栅极和漏级分别与PMOS晶体管Qp41的栅极和漏级共同连接在一起，时钟脉冲ck1馈送入NMOS晶体管Qn41的源级。
在该波形整形移位电路22中，其输入端，即MOS晶体管Qp41和Qn41的公共栅级连接至反相器电路21的输出端，即连接至MOS晶体管Qp31和Qn31的公共漏级；其输出端，即MOS晶体管Qp41和Qn41的公共漏级连接至单元电路10的输入端，即MOS晶体管Qp11和Qn11的公共栅级。
上升改善电路23用于改善输出脉冲out的上升沿。该电路23包括一个PMOS晶体管Qp51、一个NMOS晶体管Qn51以及一个PMOS晶体管Qp52，PMOS晶体管Qp51和NMOS晶体管Qn51串联在正电源VDD和负电源VSS(或地GND)之间，而PMOS晶体管Qp52与单元电路10中的NMOS晶体管Qn21并行连接。
在该上升改善电路23中，MOS晶体管Qp51和Qn51的栅极和漏级分别共同连接在一起，以构成一个C-MOS反相器。MOS晶体管Qp51和Qn51的公共栅级连接至单元电路10中的MOS晶体管Qp21和Qn21的公共栅极。PMOS晶体管Qp52的栅极连接至MOS晶体管Qp51和Qn51的公共漏级。
在具有上述结构的第二实施例的移位寄存器中，时钟脉冲ck1馈送入波形整形移位电路22中的NMOS晶体管Qn41的源级，而与该时钟脉冲ck1具有1/4相差的时钟脉冲ck2馈送入单元电路10中的NMOS晶体管Qn21的源级。
现在，说明波形整形移位电路22的电路动作。由于波形整形移位电路22根据时钟脉冲ck1动作，因此馈送入该波形整形电路22的输入脉冲的波形被整形，并将这样处理过的脉冲移位至下一级的单元电路10中。正是由于通过该波形整形移位电路22所执行的这种波形整形，使得该输入脉冲st如此整形，以使其在上升沿和下降沿变得陡峭，并接着将其输入至单元电路10，因此，增强了单元电路10的频率特性。当该脉冲通过该波形整形电路22时，其相位被反转。
考虑到这种相位反转，提供反相器电路21以获得该脉冲波形的逻辑匹配。也就是，由于反相器电路21反转该输入脉冲st的相位，尽管存在波形整形电路22，也能向单元电路10馈送入关于该输入脉冲st的同相脉冲，这引起在进入单元电路10之前的相位反转。然而，反相器电路21并不是必需的。尤其是，即使没有反相器电路21，通过将一个与时钟脉冲ck1反相的时钟脉冲ck1x馈送入波形整形移位电路22中的NMOS晶体管Qn41的源级，仍能将相应于输入脉冲st的同相脉冲馈送入单元电路10。
接着将说明上升改善电路23的电路动作。首先，如此形成单元电路10，以使时钟脉冲ck2通过NMOS晶体管Qn21馈送入电路23，其中，由于存在NMOS晶体管Qn21，使得输出脉冲out的上升特性变坏。因此，提供上升改善电路23来改善这种上升特性。
在该上升改善电路23中，与单元电路10的NMOS晶体管Qn21并行连接的PMOS晶体管Qp52与该NMOS晶体管Qn21组合而构成一个C-MOS传输门一门(传输门)。时钟脉冲ck2通过该C-MOS传输门一门馈送，以便PMOS晶体管Qp52快速响应时钟脉冲ck2的上升沿，从而与公知的时钟脉冲ck2仅通过NMOS晶体管Qn21单独馈送的情况相比，改善了输出脉冲out的上升特性。
此处，由MOS晶体管Qp51与Qn51构成的C-MOS反相器用于馈送一个脉冲给PMOS晶体管Qp52的栅极，该脉冲与馈送入NMOS晶体管Qn21栅极的脉冲反相。。因此，如果这样设计该结构，即能单独产生与馈送入NMOS晶体管Qn21栅极的脉冲反相的脉冲，并接着将其馈送入PMOS晶体管Qp52的栅极，则有可能省去由MOS晶体管Qp51与Qn51构成的C-MOS反相器。
如上所述，在第二实施例的移位寄存器中，其基本结构基于第一实施例的移位寄存器，并且其进一步包括一个波形整形移位电路22以及上升改善电路23，以便在获得第一实施例的移位寄存器所获得的效果的以外，还能获得下述有益的功能效果。也就是，通过波形整形移位电路22的功能增强了频率特性，同时通过上升改善电路23的功能提高了输出脉冲out的上升特性。
与第一实施例的移位寄存器类似，第二实施例的移位寄存器也用于形成多级连接。以下，将根据第二实施例的多级连接移位寄存器与根据现有技术的传统多级连接移位寄存器进行比较。在传统的多级连接移位寄存器中，在电源VDD与VSS之间提供四个晶体管，从图6的时序图可以明显看出，电源电压下降将产生故障，并且波形变得过度平滑，以至于在降低所需电源电压以及获得移位寄存器的更快速动作方面带来问题。
同时，在根据本实施例的多级连接移位寄存器中，在电源VDD与VSS之间提供三个晶体管，从图7的时序图可以明显看出，即使电源电压下降也几乎不产生故障，而且甚至在例如大约5.5v的低电源电压下也能传输数据，而波形几乎不变平滑。因此，与传统的多级连接移位寄存器相比，使得将需要的电源电源降得更低，并实现更快速的移位寄存器动作成为可能。
【应用实例】
上述每一个实施例的移位寄存器适于用作有源矩阵型显示装置中外围驱动电路的一部分，例如，在使用液晶单元作为像素显示单元的有源矩阵型液晶显示装置中，可用作水平驱动电路或垂直驱动电路的扫描器。
图8是图示有源矩阵型液晶显示装置结构实例的电路图，其中采用了本发明的移位寄存器。在图8中，多个像素33两维排列在多个成行排列的扫描线31与多个成列排列的信号线32的相应交叉点处。
多个像素33的每一个包括：一个例如为TFT(薄膜晶体管)34的像素晶体管，其栅电极与源电极分别连接至扫描线31与信号线32；一个液晶像素单元35，其像素电极连接至相应TFT34的漏电极；以及一个保持电容36，其一个电极连接至漏电极。对每一个像素，共同电位Vcom施加给液晶单元35的对置电极，而保持电容36的另一个电极与cs线39连接在一起。
通过水平驱动电路37选择和驱动一列像素，以及垂直驱动电路38选择和驱动一行像素，来一个接一个的选定多个像素33的每一个，并接着通过信号线32从水平驱动电路37写入一个信号。水平驱动电路37和垂直驱动电路38中具有一个扫描器，以实现在水平方向与垂直方向的渐进扫描，上述实施例的移位寄存器就用作这种扫描器。
因此，在有源矩阵型液晶显示装置中，在其外围驱动电路的一部分中，例如水平驱动电路37或垂直驱动电路38的一部分中，将根据上述实施例的移位寄存器用作扫描器，该移位寄存器可以降低所需的驱动电源电压，并加速移位寄存器的动作，因而将降低液晶显示装置自身所需要的电源电压，并进一步增加其显示速度。
在该实例中，给出了将本发明的移位寄存器用作液晶显示装置扫描器的示例情况的说明，其中，在该液晶显示装置中采用液晶单元作为每一个像素显示单元。然而，可以理解，这种应用并不仅限于此类液晶显示装置中的扫描器，即该移位寄存器也可用作任何一般的有源矩阵型显示装置中的扫描器，例如用于使用EL元件作为像素显示单元的EL(电致发光)显示装置中。
此外，本发明的应用并不仅限于用作显示装置中的扫描器的移位寄存器，而且可用作例如由CMOS图像处理器代表的X-Y寻址型固态图像传感器的扫描器。
根据本发明，如上所述，通过NAND电路能实现移位功能，通过使用时钟脉冲本身(或某些其它的与时钟脉冲一致的脉冲)能实现保持功能，因此，降低了所需的电源电压，并加速移位寄存器的动作。

Claims (12)

1、一种包括多个单元电路的移位寄存器，每一个单元电路包括：
一个移位器，包括一个“与非”(NAND)电路，该NAND电路接收输入脉冲并将该输入脉冲作为其输入；以及
一个具有PMOS晶体管和NMOS晶体管的保持器，该PMOS晶体管和NMOS晶体管串连连接在电源和馈送时钟脉冲的时钟输入端之间，它们的栅极和漏级分别共同连接在一起，其中，所述保持器的输入端连接至所述NAND电路的输出端，所述保持器的输出电位作为另一个输入馈送入所述NAND电路。
2、根据权利要求1所述的移位寄存器，其中，所述单元电路级联以形成多个级，并且奇数级单元电路与偶数级单元电路分别与彼此具有1/4相差的时钟脉冲同步动作。
3、根据权利要求1所述的移位寄存器，所述保持器中进一步具有一个与该NMOS晶体管并行连接的PMOS晶体管，该PMOS晶体管接收与馈送入所述保持器的输入脉冲反相的脉冲，并将该脉冲作为其栅极输入。
4、根据权利要求3所述的移位寄存器，其进一步具有一个反相器电路，用于反转馈送入所述保持器的输入脉冲的相位，接着将该反相脉冲馈送入所述PMOS晶体管的栅极。
5、根据权利要求1所述的移位寄存器，其进一步具有一个波形整形移位电路，其将输入脉冲的波形整形，使其与相对于馈送入所述保持器的时钟脉冲具有1/4相差的时钟脉冲同步，并接着将该经波形整形的脉冲馈送入所述移位器。
6、根据权利要求5所述的移位寄存器，其进一步具有一个反相器电路，用于反转所述输入脉冲的相位，并将该反相脉冲馈送入所述波形整形移位电路。
7、一种显示装置，具有：
多个两维排列的像素；以及
用于逐行或逐列选定每一个所述像素的扫描器；
其中，所述扫描器由一个移位寄存器组成，该移位寄存器包括多个级联在一起以形成多个级的单元电路，每一个单元电路具有：
一个移位器，包括一个NAND电路，该NAND电路接收输入脉冲并将该输入脉冲作为其输入；以及
一个具有PMOS晶体管和NMOS晶体管的保持器，该PMOS晶体管和NMOS晶体管串连连接在电源和馈送时钟脉冲的时钟输入端之间，它们的栅极和漏级分别共同连接在一起，其中，所述保持器的输入端连接至所述NAND电路的输出端，所述保持器的输出电位作为另一个输入馈送入所述NAND电路；并且该奇数级单元电路与偶数级单元电路分别与彼此具有1/4相差的时钟脉冲同步动作。
8、根据权利要求7所述的显示装置，所述保持器中进一步具有一个与该NMOS晶体管并行连接的PMOS晶体管，该PMOS晶体管接收与馈送入所述保持器的输入脉冲反相的脉冲，并将该脉冲作为其栅极输入。
9、根据权利要求8所述的显示装置，其进一步具有一个反相器电路，用于反转馈送入所述保持器的输入脉冲的相位，并接着将该反相脉冲馈送入所述PMOS晶体管的栅极。
10、根据权利要求7所述的显示装置，其进一步具有一个波形整形移位电路，其将输入脉冲的波形整形，使其与相对于馈送入所述保持器的时钟脉冲具有1/4相差的时钟脉冲同步，并接着将该整形波形脉冲馈送入所述移位器。
11、根据权利要求10所述的显示装置，其进一步具有一个反相器电路，用于反转所述输入脉冲的相位，并将该反相脉冲馈送入所述波形整形移位电路。
12、根据权利要求7所述的显示装置，其中，所述多个像素显示单元是液晶单元。
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