CN101030361A - 移位寄存器电路及具备该电路的图像显示装置 - Google Patents

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Abstract

本发明目的在于防止移位寄存器电路的误工作，提高工作可靠性。移位寄存器电路包括：输出端子(OUT)和第1时钟端子(A)之间的晶体管(Q1)；输出端子(OUT)和第1电源端子(s1)之间的晶体管(Q2)；以及将晶体管(Q1)的栅极所连接的节点(N1)作为输入端并将晶体管(Q2)的栅极所连接的节点(N2)作为输出端的倒相器。该倒相器包括：串联连接在节点(N2)和第1电源端子(s1)之间并分别具有与节点(N1)连接的栅极的晶体管(Q7A、Q7B)；连接在节点(N2)和第3电源端子(s3)之间并具有与该第3电源端子(s3)连接的栅极的晶体管(Q6)；以及连接在作为晶体管(Q7A)和晶体管(Q7B)的连接节点的第3节点和第4电源端子(s4)之间并具有与节点(N2)连接的栅极的晶体管(Q8)。

Description

移位寄存器电路及具备该电路的图像显示装置
技术领域
本发明涉及一种移位寄存器电路，特别地，涉及一种例如在图像显示装置的扫描线驱动电路等中使用的、仅由相同的导电类型的场效应晶体管构成的移位寄存器电路。
背景技术
在液晶显示装置等的图像显示装置(以下称“显示装置”)中，对多个像素以矩阵状排列的显示面板的每一像素行(pixel line)设置栅极线(扫描线)，在显示信号的1水平期间的周期内通过顺序选择、驱动此栅极线来执行显示图像的更新。如此，作为用于顺序选择、驱动图像行即栅极线的栅极线驱动电路(扫描线驱动电路)，能够使用在显示信号的1帧期间内执行一循环的移位工作的移位寄存器。
为了减少显示装置的制造工艺中的工序数，优选在栅极线驱动电路中使用的移位寄存器仅由相同导电类型的的场效应晶体管构成。为此，提出了各种仅由N型或P型场效应晶体管构成的移位寄存器及搭载有这种移位寄存器的显示装置(例如，专利文献1、2)。作为场效应晶体管，可使用MOS(金属氧化物半导体，Metal Oxide Semiconductor)晶体管和薄膜晶体管(TFT：Thin FilmTransistor)等。
专利文献1：日本特开2004-246358号公报
专利文献2：日本特开2001-350438号公报
例如，专利文献1的图1中代表的移位寄存器电路在其输出级包括：连接在输出端子(专利文献1中的第1栅极电压信号端子GOUT)和时钟端子(第1功率时钟CKV)之间的第1晶体管(上拉用MOS晶体管Q1)；以及连接在输出端子和基准电压端子(栅极截止电压端子VOFF)之间的第2晶体管(下拉MOS晶体管Q2)。此外，包括将第1晶体管的栅极的电平反转并输出到第2晶体管的栅极的倒相器(晶体管Q6、Q7)。
在这种移位寄存器电路中，根据规定的输入信号(前级的输出信号GOUT[N-1])使第1晶体管导通，使第2晶体管截止，在此状态下，通过将输入到时钟端子的时钟信号传输到输出端子，而输出输出信号。相反，在没有输入上述输入信号的期间，使第1晶体管截止，使第2晶体管导通，就能够使时钟信号不会传输到输出端子。
TFT等场效应晶体管在栅极和漏极之间具有漏极·栅极·叠加电容(以下简称“叠加电容”)。为此，上述第1晶体管截止期间输入到漏极的时钟信号上升时，存在通过叠加电容的耦合而使第1晶体管的栅极电平上升的情况。当第1晶体管的栅极的电平上升时，由于倒相器的工作使第2晶体管的栅极电平下降。其结果是，第1晶体管的电阻值下降，第2晶体管的电阻值上升。由此，会产生所谓的输出端子的电平上升且与其连接的栅极线进行无用的激活的误工作。
此外，由非晶硅TFT(a-Si TFT)构成栅极线驱动电路的移位寄存器的显示装置，容易大面积化并且生产率高，正广泛应用在例如笔记本型PC屏幕和大屏幕显示装置等中。
另一方面，a-Si TFT在栅电极持续地(直流地)被正偏置的情况下，存在阈值电压向正方向偏移、驱动能力变小的倾向。特别地，在栅极线驱动电路的移位寄存器中，由于第2晶体管的栅极在约1帧的期间(大约16ms)持续地被正偏置，所以第2晶体管的驱动能力就会下降，并且容易产生上述误工作(详细内容在后面描述)。
发明内容
本发明用于解决上述课题，其目的在于防止移位寄存器的误工作，提高工作可靠性。
作为本发明的第1方面的移位寄存器电路包括：连接在输出端子和时钟端子之间的第1晶体管；连接在上述输出端子和第1电源端子之间的第2晶体管；以及以作为上述第1晶体管的控制电极所连接的节点的第1节点为输入端并以作为上述第2晶体管的控制电极所连接的节点的第2节点为输出端的第1倒相器，其中，上述第1倒相器包括：串联连接在上述第2节点和上述第1电源端子之间并分别具有与上述第1节点连接的控制电极的第3及第4晶体管；连接在上述第2节点和第2电源端子之间并具有与该第2电源端子连接的控制电极的第5晶体管；以及连接在作为上述第3晶体管和第4晶体管的连接节点的第3节点和第3电源端子之间并具有与上述第2节点连接的控制电极的第6晶体管。
作为本发明的第2方面的移位寄存器电路，包括：连接在输出端子和时钟端子之间的第1晶体管；连接在上述输出端子和第1电源端子之间的第2晶体管；输入规定对第1节点充电的定时的信号的输入端子，其中该第1节点是上述第1晶体管的控制电极所连接的节点；以及以上述输入端子为输入端并以作为上述第2晶体管的控制电极所连接的节点的第2节点为输出端的倒相器，其中，上述倒相器包括：串联连接在上述第2节点和上述第1电源端子之间并分别具有与上述输入端子连接的控制电极的第3及第4晶体管；连接在上述第2节点和第2电源端子之间并具有与该第2电源端子连接的控制电极的第5晶体管；以及连接在作为上述第3晶体管和第4晶体管的连接节点的第3节点和第3电源端子之间并具有与上述第2节点连接的控制电极的第6晶体管。
根据本发明第1方面的移位寄存器电路，该移位寄存器电路所具备的倒相器与现有的相比阈值电压高。因此，即使在第1节点是L电平的复位(reset)状态下该电平发生某种程度的变动，第2节点的电平也很难产生下降。因此，在第1晶体管截止期间，即使在第1节点产生因此叠加电容引起的噪声也能够防止第2节点的电平的下降。因此，能够解决复位状态下的第1节点的噪声引起的误工作的问题。
根据本发明第2方面的移位寄存器电路，该移位寄存器电路所具备的倒相器与现有的相比阈值电压高，很难受到输入端子为L电平时加在其上的噪声的影响。因此，能够防止移位寄存器电路的复位状态下加在输入端子的噪声引起的第2节点电平的下降。因此，能够防止加在输入端子的噪声引起的误工作。
附图说明
图1是表示本发明的实施方式的显示装置的结构的概略方框图。
图2是表示使用单位移位寄存器电路的栅极线驱动电路的结构例的方框图。
图3是表示现有的单位移位寄存器电路的结构的电路图。
图4是表示栅极线驱动电路的工作的定时图。
图5是表示使用单位移位寄存器电路的栅极线驱动电路的结构例的方框图。
图6是表示栅极线驱动电路的工作的定时图。
图7是表示实施方式1的单位移位寄存器电路的结构的电路图。
图8是表示实施方式1的单位移位寄存器电路的结构的电路图。
图9是表示现有的单位移位寄存器电路的下拉驱动电路的结构的电路图。
图10是表示实施方式1的单位移位寄存器电路的下拉驱动电路的结构的电路图。
图11是表示图9及图10的倒相器的输入输出特性的曲线图。
图12是表示实施方式2的单位移位寄存器电路的结构的电路图。
图13是表示实施方式3的单位移位寄存器电路的结构的电路图。
图14是表示实施方式4的单位移位寄存器电路的结构的电路图。
图15是表示现有的单位移位寄存器电路的变形例的附图。
图16是表示实施方式5的单位移位寄存器电路的结构的电路图。
图17是表示实施方式6的单位移位寄存器电路的结构的电路图。
具体实施方式
下面，将参照附图说明本发明的实施方式。再有，为了避免重复、冗长的说明，在各附图中，对于具有相同或相当的功能的要素赋予相同的符号。
<实施方式1>
图1是表示本发明的实施方式1的显示装置的结构的概略方框图，作为显示装置的代表例示出了液晶显示装置10的整体结构。
液晶显示装置10包括：液晶阵列部20、栅极线驱动电路(扫描线驱动电路)30和源极驱动器40。根据此后的说明可知，本发明的实施方式的移位寄存器被搭载在栅极线驱动电路30中。
液晶阵列部20包含以矩阵状配设的多个像素25。对各个像素的行(以下也称“像素行”)分别配设栅极线GL1、GL2…(总称“栅极线GL”)，此外对各个像素的列(以下也称“像素列”)分别配设数据线DL1、DL2…(总称“数据线DL”)。在图1中，代表性地示出第1行的第1列及第2列的像素25、以及对应于此的栅极线GL1及数据线DL1、DL2。
各像素25包括：设置在对应的数据线DL和像素节点Np之间的像素开关元件26；以及并联连接在像素节点Np及公共电极节点NC之间的电容器27及液晶显示元件28。根据像素节点Np和公共电极节点NC之间的电压差，液晶显示元件28中的液晶取向性变化，响应于此，液晶显示元件28的显示亮度变化。由此，根据通过数据线DL及像素开关元件26向像素节点Np传输的显示电压，能够控制各像素的亮度。即，通过在像素节点Np和公共电极节点NC之间施加对应于最大亮度的电压差和对应于最小亮度的电压差之间的中间的电压差，就能够得到中间的亮度。因此，通过台阶式地设定上述显示电压就能够获得有灰度等级的亮度。
基于规定的扫描周期，栅极线驱动电路30顺序地选择并驱动栅极线GL。像素开关元件26的栅电极与分别对应的栅极线GL连接。选择特定的栅极线GL期间，在与其连接的各像素中，像素开关元件26成为导通状态，像素节点Np和对应的数据线DL连接。并且，利用电容器27保持向像素节点Np传输的显示电压。通常，像素开关元件26由在与液晶显示元件28相同的绝缘基板(玻璃基板、树脂基板等)上形成的TFT构成。
源极驱动器40用于向数据线DL输出根据作为N位的数字信号的显示信号SIG而台阶式地设定的显示电压。在此，作为一个例子，显示信号SIG是6位的信号，由显示信号位DB0～DB5构成。根据6位的显示信号SIG，在各像素中能够进行26＝64级别的灰度等级显示。并且，如果由R(红)、G(绿)及B(蓝)3个像素形成1个彩色显示单位，就能够进行约26万色的彩色显示。
此外，如图1所示，源极驱动器40由移位寄存器50、数据锁存电路52、54、灰度等级电压生成电路60、解码电路70和模拟放大器80构成。
在显示信号SIG中，串行地生成对应于各个像素25的显示亮度的显示信号位DB0～DB5。即，各定时中的显示信号位DB0～DB5表示液晶阵列部20中的任意一个像素25中的显示亮度。
移位寄存器50在同步于显示信号SIG的设定切换的周期的定时下，对数据锁存电路52指示取进显示信号位DB0～DB5。数据锁存电路52顺序取进串行生成的显示信号SIG，保持1个像素行的量的显示信号SIG。
输入到数据锁存电路54的锁存信号LT在向数据锁存电路52取进1个像素行的量的显示信号SIG的定时内激活。数据锁存电路54响应于此，取进此时保持在数据锁存电路52的1个像素行的量的显示信号SIG。
灰度等级电压生成电路60由串联连接在高电压VDH及低电压VDL之间的63个分压电阻构成，分别生成64级别的灰度等级电压V1～V64。
解码电路70解码保持在数据锁存电路54中的显示信号SIG，从灰度等级电压V1～V64中选择并输出根据该解码结果输出到各解码输出节点Nd1、Nd2…(总称“解码输出节点Nd”)的电压。
其结果是，向解码输出节点Nd同时(并行地)输出与保持在数据锁存电路54中的1个像素行的量的显示信号SIG相对应的显示电压(灰度等级电压V1～V64中的1个)。再有，在图1中代表性地示出了对应于第1列及第2列的数据线DL1、DL2的解码输出节点Nd1、Nd2。
模拟放大器80分别向数据线DL1、DL2…输出与从解码电路70输出到解码输出节点Nd1、Nd2…的各显示电压相对应的模拟电压。
源极驱动器40基于规定的扫描周期，向数据线DL按每1像素行反复输出对应于一连串的显示信号SIG的显示电压，栅极线驱动电路30同步于此扫描周期顺序地驱动栅极线GL1、GL2…，由此在液晶阵列部20生成基于显示信号SIG的图像的显示。
再有，在图1中，虽然举例示出了栅极线驱动电路30及源极驱动器40与液晶阵列部20一体形成的液晶显示装置10的结构，但就栅极线驱动电路30及源极驱动器40而言，也能够作为液晶阵列部20的外部电路来设计。
图2是表示栅极线驱动电路30的结构的图。此栅极线驱动电路30用由级联(cascade)连接的多个移位寄存器电路SR1、SR2、SR3、SR4…构成的移位寄存器形成(为便于说明，将每个级联连接的移位寄存器电路SR1、SR2…称为“单位移位寄存器电路”，将它们总称为“单位移位寄存器电路SR”)。各单位移位寄存器电路SR按每1个像素行即每1个栅极线GL进行设置。
此外，图2中示出的时钟发生器31，将相位各不同的三相时钟信号CLK1、CLK2、CLK3输入到栅极线驱动电路30的单位移位寄存器电路SR，被控制成这些时钟信号CLK1、CLK2、CLK3以同步于显示装置的扫描周期的定时顺序激活。
各单位移位寄存器电路SR具有输入端子IN、输出端子OUT、第1及第2时钟端子A、B。如图2所示，对各单位移位寄存器电路SR的时钟端子A、B供给时钟发生器31所输出的时钟信号CLK1、CLK2、CLK3中的两个。栅极线GL分别连接在单位移位寄存器电路SR的输出端子OUT上。此外，作为输入信号向第1级(stage)的单位移位寄存器电路SR1的输入端子IN输入对应于图像信号的各帧期间的开始的启动脉冲；作为输入信号向第2级以后的单位移位寄存器电路SR的输入端子IN输入在其前级的输出端子OUT输出的输出信号。各单位移位寄存器电路SR的输出信号作为水平(或垂直)扫描脉冲向栅极线GL输出。
根据此结构的栅极线驱动电路30，各单位移位寄存器电路SR同步于时钟信号CLK1、CLK2、CLK3，在使从前级输入的输入信号(前级的输出信号)移位的同时，使其向对应的栅极线GL及自身的后级的单位移位寄存器电路SR输出(单位移位寄存器电路SR的工作的详细内容后面进行说明)。其结果是，一连串的单位移位寄存器电路SR，以基于规定的扫描周期的定时顺序地使栅极性GL激活，作为所谓的栅极线驱动单元起作用。
在此，为了容易地进行本发明的说明，对现有的单位移位寄存器进行说明。图3是表示现有的单位移位寄存器电路SR的结构的电路图。再有，在栅极线驱动电路30中，由于级联连接的各单位移位寄存器电路SR的结构实质上都相同，所以下面仅代表性地说明1个单位移位寄存器电路SR的结构。此外，构成此单位移位寄存器电路SR的晶体管全都是相同导电类型的场效应晶体管，在本实施方式中全部设为N型TFT。
如图3所示，现有的单位移位寄存器电路SR除具有图2中所示的输入端子IN、输出端子OUT、第1时钟端子A及第2时钟端子B外，还具有供给低电位侧电源电压VSS的第1电源端子s1、以及分别供给高电位侧电源电压VDD1、VDD2的第2电源端子s2及第3电源端子s3。高电位侧电源电压VDD1、VDD2也可以是彼此相同的电平。在这种情况下，也可以由相同的端子构成第2电源端子s2和第3电源端子s3。在下面的说明中，虽然低电位侧电源电位VSS成为电路的基准电位，但实际使用中以写入像素的数据的电压为基准地设定基准电位，例如，将高电位侧电源电位VDD1、VDD2设定为17V，将低电位侧电源电位VSS设定为-12V等。
单位移位寄存器电路SR的输出级由连接在输出端子OUT和第1时钟端子A之间的晶体管Q1(第1晶体管)、以及连接在输出端子OUT和第1电源端子s1之间的晶体管Q2(第2晶体管)构成。下面，将构成单位移位寄存器电路SR的输出级的晶体管Q1的栅极(控制电极)所连接的节点定义为节点N1(第1节点)，将晶体管Q2的栅极节点定义为节点N2(第2节点)。
在晶体管Q1的栅极·源极间(即，输出端子OUT和节点N1之间)设置有升压电容C。此外，在节点N1和第2电源端子s2之间连接有晶体管Q3，其栅极连接到输入端子IN。在节点N1和第1电源端子s1之间连接有晶体管Q4和晶体管Q5。晶体管Q4的栅极连接到第2时钟端子B，晶体管Q5的栅极连接到节点N2。在节点N2和第3电源端子s3之间连接有二极管连接的晶体管Q6，在节点N2和第1电源端子s1之间连接有晶体管Q7。晶体管Q7的栅极连接到节点N1。
晶体管Q7其驱动能力(流过电流的能力)相比于晶体管Q6设定得非常大。即，晶体管Q7的导通电阻比晶体管Q6的导通电阻小。因此，当晶体管Q7的栅极电位上升时，节点N2的电位就下降，当晶体管Q7的栅极电位下降时，节点N2的电位就上升。即，晶体管Q6及晶体管Q7构成以节点N1为输入端并以节点N2为输出端的倒相器。该倒相器是根据晶体管Q6及晶体管Q7的导通电阻值之比来规定其工作的“比例型倒相器”。该倒相器作为为了下拉输出端子OUT而驱动晶体管Q2的“下拉驱动电路”起作用。
说明图3的单位移位寄存器电路SR的具体工作。由于构成栅极线驱动电路30的各单位移位寄存器电路SR的工作实质上都相同，所以代表性地说明1个单位移位寄存器电路SR的工作。为了简单，对向该单位移位寄存器电路SR的第1时钟端子A输入时钟信号CLK1、向第2时钟端子B输入时钟信号CLK3的情况进行说明(例如图2中的单位移位寄存器电路SR1、SR4等相应于此)。此外，将该单位移位寄存器电路SR输出到输出端子OUT的输出信号定义为Gn，将其前级的单位移位寄存器电路SR的输出信号定义为Gn-1。
首先，作为初始状态，假定节点N1是L(低)电平(VSS)，节点N2是H(高)电平(VDD2-Vth(Vth：晶体管的阈值电压))(下面，称此状态为“复位状态”)。此外，设第1时钟端子A(时钟信号CLK1)、第2时钟端子B(时钟信号CLK3)、输入端子IN(前级的输出信号Gn-1)都为L电平。在复位状态下，由于晶体管Q1截止(关断状态)，晶体管Q2导通(导通状态)，所以与第1时钟端子A(时钟信号CLK1)的电平无关，输出端子OUT(输出信号Gn)保持在L电平。即，此单位移位寄存器电路SR所连接的栅极线处于非选择状态。
基于此状态，前级的单位移位寄存器电路SR的输出信号Gn-1变为H电平时，将此信号输入到该单位移位寄存器电路SR的输入端子IN并使晶体管Q3变为导通。此时，虽然由于节点N2是L电平而晶体管Q5也导通，但由于晶体管Q3的驱动能力设定得比晶体管Q5大很多，晶体管Q3的导通电阻比晶体管Q5的导通电阻小很多，所以节点N1的电平上升。
由此，晶体管Q7开始导通，节点N2的电平下降。于是，晶体管Q5的电阻变高，节点N1的电平急速上升，晶体管Q7充分地导通。其结果是，节点N2变为L电平(VSS)，晶体管Q5变截止，节点N1变为H电平(VDD1-Vth)。如此，在节点N1为H电平、节点N2为L电平的状态(以下称此状态为“置位(set)状态”)下，晶体管Q1变导通，晶体管Q2变截止。再有，即使前级的输出信号Gn-1返回L电平且晶体管Q3截止，由于节点N1变为浮置状态，所以此后还能够维持此置位状态。
在置位状态下，由于晶体管Q1导通，晶体管Q2截止，所以，当第1时钟端子A的时钟信号CLK1变为H电平时，输出端子OUT的电平上升。此时由于升压电容C及晶体管Q1的栅极·沟道间电容(栅极电容)的耦合，节点N1的电平仅上升特定的电压(以下为“升压量ΔV”)。由此，即使输出端子OUT的电平上升，也保持晶体管Q1的栅极·源极间电压比阈值电压(Vth)大，该晶体管Q1维持低阻抗。因此，输出信号Gn的电平随第1时钟端子A的电平的变化而变化。特别地，由于晶体管Q1的栅极·源极间电压足够大时晶体管Q1进行非饱和工作，所以没有阈值电压部分的损失，输出端子OUT变为和时钟信号CLK1相同的电平。因此，输入到第1时钟端子A的时钟信号CLK1为H电平期间，输出信号Gn也变为H电平，成为栅极线的选择状态。此后，时钟信号CLK1返回L电平时，输出信号Gn也变为L电平，返回栅极线的非选择状态。
此后，第2时钟端子B的时钟信号CLK3变为H电平时，由于晶体管Q4变为导通，所以节点N1变为L电平，由于伴随于此晶体管Q7变为截止，所以节点N2变为H电平。即，返回晶体管Q1截止、晶体管Q2导通的复位状态。
总结以上的工作，在单位移位寄存器电路SR中，不对输入端子IN输入信号(启动脉冲或前级的输出信号Gn-1)的期间处于复位状态，由于此期间节点N2保持在H电平(VDD2-Vth)，所以输出端子OUT(栅极线)维持在低阻抗的L电平(VSS)。然后，当对输入端子IN输入信号时，在此定时下，节点N2变为L电平(VSS)，并且节点N1充电到H电平(VDD1-Vth)，成为置位状态。即，在单位移位寄存器SR中，根据输入到输入端子IN的信号，规定成为置位状态的定时。
在置位状态下，第1时钟端子A的信号(时钟信号CLK1)变为H电平时，节点N1的电位仅升高升压量ΔV，第1时钟端子A为H电平期间，输出端子OUT变成H电平，使栅极线激活(由此，节点N1也称为“升压节点”)。此后，对第2时钟端子B输入信号(时钟信号CLK3)时，节点N1返回L电平(VSS)，节点N2返回H电平(VDD2-Vth)，成为原始的复位状态(由此，节点N2也称为“复位节点”)。即，单位移位寄存器电路SR中，根据输入到第2时钟端子B的信号，规定成为置位状态的定时。
如图2所示级联连接如此工作的多个单位移位寄存器电路SR，构成栅极线驱动电路30时，如图4所示的定时图所示，以同步于时钟信号CLK1、CLK2、CLK3的定时，使输入到第1级的单位移位寄存器电路SR1的输入端子IN的输入信号(启动脉冲)移位的同时，顺序传输到单位移位寄存器电路SR2、SR3…。由此，栅极线驱动电路30能以规定的扫描周期顺序地驱动栅极线GL1、GL2、GL3…。
在上例中，虽然示出了多个单位移位寄存器电路SR根据三相时钟进行工作的例子，但也可以使用2相时钟信号使多个单位移位寄存器电路SR工作。图5是表示此情况下的栅极线驱动电路30的结构的图。
此情况下，栅极线驱动电路30也由级联连接的多个单位移位寄存器电路SR构成。即，在各单位移位寄存器电路SR的输入端子IN上连接有其前级的单位移位寄存器电路SR的输出端子OUT。但是，对第1级的单位移位寄存器电路SR的输入端子IN输入启动脉冲作为输入信号。
此情况下的时钟发生器31输出作为彼此反相的2相时钟的时钟信号CLK、/CLK。在各单位移位寄存器电路SR的第1时钟端子A，要对邻接的单位移位寄存器电路SR输入彼此反相的时钟信号，输入此时钟信号CLK、/CLK的一个。此外，如图5所示，在各单位移位寄存器电路SR的第2时钟端子B上连接有其后级(此例中是后级)的单位移位寄存器电路SR的输出端子OUT。
说明按图5构成的栅极线驱动电路30中的单位移位寄存器电路SR的工作。在此也代表性地说明1个单位移位寄存器电路SR的工作。为了简单，对向单位移位寄存器电路SR的第1时钟端子A输入时钟信号CLK的情况进行说明(例如图5中的单位移位寄存器电路SR1、SR3等相应于此)。此外，将该单位移位寄存器电路SR的输出信号定义为Gn，将其前级及后级的单位移位寄存器电路SR的输出信号分别定义为Gn-1及Gn+1。
首先，作为初始状态，假定节点N1是L电平(VSS)、节点N2是H电平(VDD2-Vth)的复位状态。此外，设第1时钟端子A(时钟信号CLK)、第2时钟端子B(后级的输出信号Gn+1)、输入端子IN(前级的输出信号Gn-1)都为L电平。
基于此状态，前级的输出信号Gn-1变为H电平时，将此信号输入到该单位移位寄存器电路SR的输入端子IN的晶体管Q3变为导通，节点N1的电平上升。由此，晶体管Q7开始导通，节点N2的电平下降。于是，晶体管Q5的电阻变高，节点N1的电平急速上升，晶体管Q7充分地导通。其结果是，节点N2变为L电平(VSS)，晶体管Q5变为截止，节点N1变为H电平(VDD1-Vth)。其结果是，成为晶体管Q1导通、晶体管Q2截止的置位状态。
然后，时钟信号CLK变为H电平，输出端子OUT的电平上升时，由于升压电容C及晶体管Q1的栅极·沟道间电容的耦合，节点N1的电平仅上升特定的电压(升压量ΔV)。因此，输出信号Gn的电平随第1时钟端子A的电平的变化而变化，时钟信号CLK为H电平期间，输出信号Gn也变为H电平。此后，时钟信号CLK返回L电平时，输出信号Gn也返回L电平。
输出信号Gn传输到后级的单位移位寄存器电路SR后，后级的输出信号Gn+1变为H电平时，将此信号输入到第2时钟端子B，晶体管Q4变为导通，节点N1变为L电平。伴随于此，由于晶体管Q7变截止，所以节点N2变为H电平。即，该单位移位寄存器电路SR返回复位状态，晶体管Q1变为截止、晶体管Q2变为导通。
如此，即使按图5构成栅极线驱动电路30的情况下，各单位移位寄存器电路SR的工作，如果排除输入到第2时钟端子B的信号是后级的输出信号Gn+1外，也基本上与图2的情况相同。
按图5级联连接的单位移位寄存器电路SR1、SR2…顺序执行上面的工作。由此，同步于时钟信号CLK、/CLK，使输入到第1级的单位移位寄存器电路SR1的输入端子IN的输入信号(启动脉冲)移位的同时，顺序传输到单位移位寄存器电路SR2、SR3…。其结果是，如图6所示的定时图所示，栅极线驱动电路30能够同步于时钟信号CLK、/CLK，顺序地驱动栅极线GL1、GL2、GL3…。
但是，在图5的结构中，由于各单位移位寄存器电路SR向第2时钟端子B输入后级的单位移位寄存器电路SR的输出信号Gn+1，所以，如果不是后级的单位移位寄存器电路SR至少一次工作后，就不变成复位状态(即上述初始状态)。各单位移位寄存器电路SR如果不经过复位状态，就不能执行图6所示的常规工作。因此，在图5的结构的情况下，需要先于常规工作进行将伪输入信号从单位移位寄存器电路SR的第1级传输到最后级的伪工作。或者，也可以在各单位移位寄存器电路SR的节点N2和第3电源端子s3(高电位侧电源)之间另外设置复位用晶体管，执行在常规工作之前对节点N2进行强制充电的复位工作。但是，此情况另外需要复位用的信号行。
在此，详细地说明前面所述的现有的单位移位寄存器电路SR中的误工作的问题。下面，设构成单位移位寄存器电路SR的各晶体管是a-Si TFT。
在图6的最后段示出了图5的栅极线驱动电路30中的单位移位寄存器电路SR1的节点N2的电压波形。如上所述，虽然输入端子IN的信号(启动脉冲或前级的输出信号Gn-1)变成H电平时，节点N2转变成L电平，但立即根据第2时钟端子B的信号(后级的输出信号Gn+1)返回H电平，此后维持在H电平约1帧期间(约16ms)(虽然省略图示，但此工作即便是图2的情况也相同)。即，使各单位移位寄存器电路SR中的、晶体管Q2及晶体管Q5的栅极持续地(直流地)正偏置约1帧期间。因此，在单位移位寄存器电路SR由a-SiTFT构成的情况下，晶体管Q2、Q5其阈值电压向正方向偏移，驱动能力下降。
假定单位移位寄存器电路SR处于栅极线的非选择期间并成为复位状态(节点N1是L电平，节点N2是H电平)的情况。在此状态下，虽然晶体管Q1为截止，但对其漏极所连接的第1时钟端子A中反复输入时钟信号CLK。
此时，由于晶体管Q1的漏极和栅极之间的叠加电容的耦合，随着时钟信号CLK的输入，节点N1的电压变动。即，在时钟信号CLK上升时对节点N1充电，此后，重复执行所谓通过晶体管Q5放电的工作。因此，在节点N1产生锯齿状的重复波形的噪声。由于该噪声当晶体管Q7导通时，节点N2的电平就下降了。
如上所述，由于单位移位寄存器电路SR的晶体管Q2、Q5的栅极·源极间被直流地正偏置，所以，该晶体管Q2、Q5的驱动能力随时间而下降。在这种状态下，节点N2的电平下降时，晶体管Q5由于节点N1的噪声不能极快地释放电荷，节点N1的电平进一步上升。相应地，由于晶体管Q1的电阻值下降，时钟信号CLK变成H电平时就能够对输出端子OUT供给电荷。再有由于此时晶体管Q2的驱动能力也下降，所以晶体管Q2不能极快地使输出端子OUT的电荷释放，输出端子OUT的电平就会上升。即，产生所谓的应处于非选择状态的栅极线变成了选择状态的误工作，发生液晶显示装置10的显示故障。下面，对能够解决此问题的本发明的移位寄存器电路进行说明。
图7是表示实施方式1的单位移位寄存器电路SR的结构的电路图。如该图所示，该单位移位寄存器电路SR的输出级由连接在输出端子OUT和第1时钟端子A之间的晶体管Q1(第1晶体管)、以及连接在输出端子OUT和第1电源端子s1之间的晶体管Q2(第2晶体管)构成。此外，在晶体管Q1的栅极(控制电极)和源极之间即节点N1和输出端子OUT之间设置有升压电容C。在节点N1和第2电源端子s2之间连接有栅极连接在输入端子IN的晶体管Q3，在节点N1和第1电源端子s1之间连接有栅极连接在第2时钟端子B的晶体管Q4、以及栅极与节点N2连接的晶体管Q5。以上的结构与图3所示的现有的单位移位寄存器电路SR相同。
本实施方式的单位移位寄存器电路SR也包括以节点N1为输入端并以节点N2为输出端的倒相器(第1下拉驱动电路)。在本实施方式中，该倒相器由晶体管Q6、Q7A、Q7B、Q8构成。如图7所示，二极管连接晶体管Q6，其连接在节点N2和第3电源端子s3之间。晶体管Q7A、Q7B串联连接在节点N2和第1电源端子s1之间，各个栅极与节点N1连接。此外将晶体管Q7A和晶体管Q7B的连接节点定义为N3时，晶体管Q8就连接在该节点N3和供给高电位侧电源电位VDD3的第4电源端子s4之间，其栅极与节点N2连接。晶体管Q8由节点N2的电位控制，其具有使反馈电流从第4电源端子s4向节点N3流动的功能。以上这种结构的倒相器也被称为“施密特触发器电路”(例如参照特开昭56-96525号公报)。
高电位侧电源电位VDD3在节点N2为H电平、晶体管Q8导通时，是能够将节点N3充电到规定的电平的电位，例如，也可以是与高电位侧电源电位VDD1、VDD2相同的电平。例如，在高电位侧电源电位VDD3与高电位侧电源电位VDD2为相同电平的情况下，如图8所示，也可以相互连接第3电源端子s3和第4电源端子s4，由相同的端子构成二者(即第3电源端子s3还作为第4电源端子s4起作用)。如此这样，可削减用于电源供给的布线的占有面积。为了说明简单，在下面，根据图8的电路结构进行说明。
如比较图3和图8表明，现有的单位移位寄存器电路SR所包括的下拉驱动电路是图9所示的倒相器，本实施方式的下拉驱动电路是图10所示的倒相器。本实施方式的单位移位寄存器电路SR，其倒相器的电路结构与现有的不同，但逻辑工作与先前使用图4或图6说明的现有的是相同的。因此，省略本实施方式的单位移位寄存器电路SR的工作的说明。
图11是表示图9及图10所示的倒相器的输入输出电压特性的曲线图。如图11所示，虽然在图9的倒相器中，当输入电压超过驱动晶体管Q7的阈值电压Vth时，该晶体管Q7就开始导通，输出电压就开始下降，但在图10的倒相器中，与现有的倒相器相比，输出电平开始下降的电压(倒相器的阈值电压＝VT)比现有倒相器更高。
在图10的倒相器中，由于输入电压为L电平、输出电压为H电平时晶体管Q8变为导通，所以晶体管Q7A的源极(节点N3)正偏置。由于如果晶体管Q7A的栅极的电位不比源极的电位高阈值Vth以上，晶体管Q7A就不导通，所以为了使图10的倒相器反转，就需要使输入电位(节点N1的电位)比偏置的节点N3的电位还要高阈值电压Vth以上。因此，如上所述，图10的倒相器的阈值电压变得比图9的倒相器的还要高。
说明图10的倒相器的工作原理。首先，设输入电压为L电平。此状态下，由于晶体管Q7A、Q7B截止，所以输出电压是H电平(VDD2-Vth)。由此，晶体管Q8导通，节点N3偏置为VDD-2×Vth的电平。
然后，输入电平开始上升，当超过晶体管Q7B的阈值电压(Vth)时，虽然晶体管Q7A开始导通，节点N3的电平下降，但由于如果输入电平不比节点N3的电位高Vth以上，晶体管Q7A就不导通，所以在此之前能够维持H电平。然后，输入电压进一步上升，最后比节点N3的电位变高Vth以上时，晶体管Q7A开始导通。
于是，在该倒相器内，构成：晶体管Q7A的驱动能力上升→输出电压的电平下降→晶体管Q8的驱动能力下降→节点N3的电平下降→晶体管Q7A的驱动能力上升→…这样的正反馈环路，如图11的曲线图所示，急剧地反转。
此外，输入电压从H电平的状态下降时，若输入电压下降到倒相器的阈值电压VT，就构成：晶体管Q7A的驱动能力下降→输出电压的电平上升→晶体管Q8的驱动能力上升→节点N3的电平上升→晶体管Q7A的驱动能力下降→…这样的与上述相反的环路，此情况下也急剧地反转。
如上所述，图10的倒相器与图9的倒相器比较阈值电压更高。因此，在作为下拉驱动电路使用图10的倒相器的本实施方式的单位移位寄存器电路SR中，即使是在节点N1为L电平的复位状态下该电平产生某种程度的变动，节点N2的电平也很难降低。因此，在晶体管Q1截止期间，即使在节点N1产生叠加电容引起的噪声，也能够防止节点N2的电平下降。因此，能够解决因复位状态下的节点N1的噪声引起的误工作的问题。其结果是，能够防止具有由本实施方式的单位移位寄存器电路SR构成的栅极线驱动电路的显示装置中的显示故障。
特别地，在单位移位寄存器电路SR由a-Si TFT构成的情况下，由于栅极与节点N2连接的晶体管Q2、Q5的驱动能力下降，容易产生上述误工作的问题，所以使用本发明是有效的。
(实施方式2)
图12是表示本发明的实施方式2的单位移位寄存器电路SR的结构的电路图。本实施方式中，晶体管Q3的漏极不连接在电源而连接在输入端子IN上。由此，能够削减用于电源供给的布线的占有面积。但是，由于在输入端子IN上连接有其前级的输出端子OUT，所以对各单位移位寄存器电路SR的输出级的负载变大，因此应该留意电路工作速度劣化的情况的存在。
(实施方式3)
含有TFT的场效应晶体管是在对其栅极施加阈值电压以上的电压时，通过由在隔着栅绝缘膜的栅电极的正下方形成的导电性沟道来电连接漏极·源极间而导通的元件。因此，导通状态的场效应晶体管还能够作为以栅极和沟道为两电极并以栅绝缘膜为电介质层的电容元件(栅极电容)起作用。
图13是表示实施方式3的单位移位寄存器电路SR的结构的电路图。在实施方式1中，虽然为了有效地进行节点N1的升压，而在晶体管Q1的漏极·源极间设置升压电容C，但在本实施方式中，将其置换成晶体管Q1的栅极电容。此情况下，如图13的电路图所示，不需要升压电容C。
通常，由于成为在半导体集成电路内形成的电容元件的电介质层的绝缘膜的厚度与晶体管的栅绝缘的厚度相同，所以在将电容元件置换成晶体管的栅极电容的情况下，就能够用与此电容元件相同面积的晶体管来替代。即，在图13中，通过充分地扩宽晶体管Q1的栅极宽度，就能够实现与实施方式1的图8的电路相等的升压工作。此外，由于通过扩宽晶体管Q1的栅极宽度来使其驱动能力提高，所以作为结果，还具有输出信号的上升及下降速度加快、能够实现工作高速化这样的优点。
(实施方式4)
例如，在图3所示的现有的单位移位寄存器电路SR中，在节点N1和第1电源端子s1(低电位侧电源电位VSS)之间连接有2个晶体管Q4、Q5。其中晶体管Q4主要是使处于H电平的节点N1的电荷放电，进行向L电平转变的工作；晶体管Q5主要是进行将成为L电平的节点N1固定为低电位侧电源电位VSS的工作。
相反，即使从现有的单位移位寄存器电路SR中省略掉晶体管Q5，由于成为L电平后的节点N1仅变成浮置状态，所以理论上的工作也是可能的。由于存在如果省略晶体管Q5就能够实现与此相应的装置的缩小化这样的优点，所以也提出了一种不具有晶体管Q5的结构的电平移位电路(上述专利文献2)。
但是，由于晶体管Q5成为处于L电平的节点N1的噪声的放电路径，所以省略它时，晶体管Q1的叠加电容引起的噪声的影响就变大，由此引起的误工作的问题就变明显。因此，本实施方式中，通过将本发明适用在不带有晶体管Q5的结构的单位移位寄存器电路SR中，来解决此问题。
图14是表示实施方式4的单位移位寄存器电路SR的结构的电路图。如该图所示，相对于图8的电路，该单位移位寄存器电路SR具有省略晶体管Q5的结构。此外实施方式2可适用，使晶体管Q3的漏极连接在输入端子IN，就实现了用于电源供给的布线占有面积的削减。并且，实施方式3可适用，省略升压电容C。
如上所述，由于晶体管Q5是处于L电平的节点N1的噪声的放电路径，所以，如图14所示，在不带有晶体管Q5的单位移位寄存器电路SR中，由于晶体管Q1的叠加电容引起的噪声，复位状态下的节点N1的电平变动容易变大。但是，在图14的单位移位寄存器电路SR中，如图10那样由晶体管Q6、Q7A、Q7B、Q8构成有以节点N1为输入端、以节点N2为输出端的倒相器(下拉驱动电路)，其阈值电压高。因此，该倒相器很难受到复位状态下的节点N1的噪声的影响，可防止该噪声引起的误工作。如此本发明对于不带有晶体管Q5的结构的单位移位寄存器电路SR特别有效。
此外，如图14所示，省略晶体管Q5，并且适用实施方式2省略电源布线，进而如果适用实施方式3省略升压电容C就能够进一步减少单位移位寄存器电路SR的形成面积，有利于显示装置的小型化。
(实施方式5)
例如，在图3所示的现有单位移位寄存器电路SR中，由于在向输入端子IN输入的输入信号(启动脉冲或前级的输出信号Gn-1)变成H电平之前是复位状态，所以晶体管Q5处于导通状态。
因此如前所述，在输入端子IN变成H电平且单位移位寄存器电路SR从复位状态向置位状态转移时，按照如下的阶段。即，输入端子IN变成H电平时，根据晶体管Q3和晶体管Q5的导通电阻之比，节点N1的电平上升，由此，晶体管Q7开始导通，使节点N2的电平下降。由此，晶体管Q5的电阻进一步升高，节点N1的电平进一步上升，晶体管Q7充分地变导通，节点N2变成L电平(VSS)。相应地，由于晶体管Q5变为截止，所以节点N1变为H电平(VDD1-Vth)。其结果是，单位移位寄存器电路SR成为置位状态。
在单位移位寄存器电路SR中，由于从复位状态向置位状态切换时经过以上的工作，所以这种切换需要比较长的时间。此情况会妨碍单位移位寄存器电路SR的工作高速化，进而会妨碍在栅极线驱动电路中使用了单位移位寄存器电路SR的显示装置的高分辨率化。
作为其对策，可考虑例如，如图15所示，在节点N2和第1电源端子s1(低电位侧电源电位VSS)之间设置栅极连接在输入端子IN的晶体管Q9。根据图15的电路，输入端子IN变为H电平时，晶体管Q9导通，节点N2瞬间变成L电平。此外，由于据此晶体管Q5变为截止，所以节点N1的电平高速地变成H电平。即，由于瞬时进行从复位状态向置位状态的切换，所以能够有助于单位移位寄存器电路SR的工作的高速化。
但是，在栅极线驱动电路中使用图15的单位移位寄存器电路SR的情况下，会产生如下这样的问题。即，由于栅极线与许多条数据线(图1的数据线DL1、DL2…)交叉，所以通过与数据线之间的寄生电容的耦合，在向数据线写入数据时，或在相对电极(图1的公共电极节点NC)的极性反转时，容易在栅极线上附加上噪声。单位移位寄存器电路SR为复位状态时，此噪声通过栅极线加在输入端子IN上时，晶体管Q9中就流过电流，使节点N2的L电平下降。
其结果是，由于晶体管Q2、Q5的驱动能力下降，所以单位移位寄存器电路SR很容易受到晶体管Q1的叠加电容引起的节点N1的噪声的影响，产生与实施方式1中说明的现有的电平移位电路的误工作相同的问题。特别是由a-SiTFT构成单位移位寄存器电路SR的情况下，由于晶体管Q2、Q5的驱动能力随时间进一步下降，所以此问题变显著。在本实施方式中，提出了一种能够解决此问题的单位移位寄存器电路SR。
再次参照图15的电路，着眼于晶体管Q6及晶体管Q8，它们构成以输入端子IN为输入端、以节点N2为输出端的图9所示的倒相器。由于加在输入端子IN上的噪声，节点N2的电平下降这一上述问题成为此倒相器容易受到噪声的影响的原因。
图16是表示实施方式5的单位移位寄存器电路SR的结构的电路图。如该图所示，该单位移位寄存器电路SR具有串联连接在节点N2和第1电源端子s1之间、栅极都连接在输入端子IN的晶体管Q9A、Q9B。此外，将晶体管Q9A和晶体管Q9B的连接节点定义为节点N4时，晶体管Q8连接在该节点N4和第3电源端子s3之间，其栅极与节点N2连接。即，本实施方式的晶体管Q8由节点N2的电位控制，其具有使反馈电流从第3电源端子s3向节点N4流动的功能。因此，由晶体管Q6、Q8、Q9A、Q9B构成所谓的“施密特触发器电路”。
即，图16的单位移位寄存器电路SR除由晶体管Q6、Q7构成、以节点N1为输入端、以节点N2为输出端的第1倒相器外，还包括由晶体管Q6、Q8、Q9A、Q9B构成、以输入端子IN为输入端、以节点N2为输出端的第2倒相器(晶体管Q6为第1倒相器和第2倒相器所共用)。此第2倒相器也是为了下拉输出端子OUT而驱动晶体管Q2的下拉驱动电路(第2下拉驱动电路)。如图16所表明地，第1倒相器是图9所示的结构，第2倒相器是图10所示的结构。
在第2倒相器中，由于节点N2为H电平时，晶体管Q8变为导通，所以使晶体管Q9A的源极(节点N4)正偏置。由于如果晶体管Q9A的栅极电位不比源极电位高阈值电压Vth以上，晶体管Q9A就不导通，所以为了使第2倒相器反转，就需要使输入端子IN比偏置的节点N4的电位还要变高阈值电压Vth以上。因此，第2倒相器的阈值电压为高的电压。
因此，由晶体管Q6、Q8、Q9A、Q9B构成的第2倒相器很难受到加在L电平的输入端子IN的噪声的影响。由此，能够防止在单位移位寄存器电路SR的复位状态下由加在输入端子IN的噪声引起的、节点N2的电平的下降。因此，根据本实施方式，输入端子IN变成H电平时，节点N2能极快地切换成L电平，在实现单位移位寄存器电路SR的工作的高速化的同时，能够防止由加在输入端子IN上的噪声引起的误工作。其结果是，能够防止具有由本实施方式的单位移位寄存器电路SR构成的栅极线驱动电路的显示装置中的显示故障。
特别地，在单位移位寄存器电路SR由a-Si TFT构成的情况下，由于栅极与节点N2连接的晶体管Q2、Q5的驱动能力下降，容易产生上述误工作的问题，所以，本发明的适用是有效的。
(实施方式6)
图17是表示实施方式6的单位移位寄存器电路SR的结构的电路图。本实施方式组合了上述实施方式1和实施方式5。即，如图17所示，本实施方式的单位移位寄存器电路SR包括：由晶体管Q6、Q7A、Q7B、Q8构成、以节点N1为输入端、以节点N2为输出端的第1倒相器(第1下拉驱动电路)，和由晶体管Q6、Q8、Q9A、Q9B构成、以输入端子IN为输入端、以节点N2为输出端的第2倒相器(第2下拉驱动电路)。晶体管Q6、Q8由第1倒相器和第2倒相器所共用，由此，晶体管Q9A、Q9B分别并联连接在晶体管Q7A、Q7B。即本实施方式中，晶体管Q7A和晶体管Q7B之间的节点N3与晶体管Q9A和晶体管Q9B之间的节点N4为同一节点。
根据本实施方式，就能够获得实施方式1及实施方式5所能得到的双方的效果。即，输入端子IN变为H电平时，节点N2能够极快地切换为L电平，在实现单位移位寄存器电路SR的工作的高速化的同时，能够防止由晶体管Q1的叠加电容引起的噪声和由通过栅极线加在输入端子IN的噪声所引起的误工作。
此外，如图17的电路所示，由于在第1倒相器和第2倒相器中共用Q6、Q8，所以能够抑制本发明的单位移位寄存器电路SR的形成面积的增大。

Claims (16)

1.一种移位寄存器电路，其特征在于，包括：
时钟端子及输出端子；
连接在上述输出端子和上述时钟端子之间的第1晶体管；
使上述输出端子放电的第2晶体管；以及
将作为上述第1晶体管的控制电极所连接的节点的第1节点作为输入端并将作为上述第2晶体管的控制电极所连接的节点的第2节点作为输出端的第1下拉驱动电路，
上述第1下拉驱动电路包括：
串联连接在上述第2节点和第1电源端子之间的第3及第4晶体管；
连接在上述第2节点和第2电源端子之间的第5晶体管；以及
由上述第2节点的电位控制并使反馈电流流到作为上述第3晶体管和上述第4晶体管的连接节点的第3节点的第6晶体管。
2.根据权利要求1所述的移位寄存器电路，其特征在于，
上述第3及第4晶体管的控制电极连接在上述第1节点上，
上述第5晶体管的控制电极连接在上述第2电源端子上，
上述第6晶体管连接在上述第3节点和第3电源端子之间，其控制电极连接在上述第2节点上。
3.根据权利要求2所述的移位寄存器电路，其特征在于，
上述第2及上述第3电源端子由同一端子构成。
4.根据权利要求1所述的移位寄存器电路，其特征在于，还包括：
输入规定对上述第1节点充电的定时的信号的输入端子；以及
以上述输入端子为输入端并以上述第2节点为输出端的第2下拉驱动电路，
上述第2下拉驱动电路包括：
串联连接在上述第2节点和上述第1电源端子之间的第7及第8晶体管；
连接在上述第2节点和上述第2电源端子之间的第9晶体管；以及
由上述第2节点的电位控制并使反馈电流流到作为上述第7晶体管和第8晶体管的连接节点的第4节点的第10晶体管。
5.根据权利要求4所述的移位寄存器电路，其特征在于，
上述第7及第8晶体管的控制电极连接在上述输入端子上，
上述第9晶体管的控制电极连接在上述第2电源端子上，
上述第10晶体管连接在上述第4节点和第3电源端子之间，其控制电极连接在上述第2节点上。
6.根据权利要求4所述的移位寄存器电路，其特征在于，
上述第5及第9晶体管由同一晶体管构成，
上述第6及第10晶体管由同一晶体管构成。
7.根据权利要求5所述的移位寄存器电路，其特征在于，
上述第2及上述第3电源端子由同一端子构成。
8.根据权利要求1所述的移位寄存器电路，其特征在于，还包括：
连接在上述第1节点和上述输出端子之间的电容元件。
9.一种移位寄存器电路，由多个权利要求1至权利要求8任意一项所述的移位寄存器电路级联连接而成。
10.一种图像显示装置，包括多个移位寄存器电路级联连接而成的栅极线驱动电路，其特征在于，
上述多个移位寄存器电路的每一个包括：
时钟端子及输出端子；
连接在上述输出端子和上述时钟端子之间的第1晶体管；
使上述输出端子放电的第2晶体管；以及
将作为上述第1晶体管的控制电极所连接的节点的第1节点作为输入端并将作为上述第2晶体管的控制电极所连接的节点的第2节点作为输出端的第1下拉驱动电路，
上述第1下拉驱动电路包括：
串联连接在上述第2节点和第1电源端子之间的第3及第4晶体管；
连接在上述第2节点和第2电源端子之间的第5晶体管；以及
由上述第2节点的电位控制并使反馈电流流到作为上述第3晶体管和第4晶体管的连接节点的第3节点的第6晶体管。
11.一种移位寄存器电路，包括：
时钟端子及输出端子；
连接在上述输出端子和上述时钟端子之间的第1晶体管；
使上述输出端子放电的第2晶体管；
输入规定对第1节点充电的定时的信号的输入端子，其中该第1节点是上述第1晶体管的控制电极所连接的节点；以及
以上述输入端子为输入端并以作为上述第2晶体管的控制电极所连接的节点的第2节点为输出端的下拉驱动电路，
上述下拉驱动电路包括：
串联连接在上述第2节点和第1电源端子之间的第3及第4晶体管；
连接在上述第2节点和第2电源端子之间的第5晶体管；以及
由上述第2节点的电位控制并使反馈电流流到作为上述第3晶体管和第4晶体管的连接节点的第3节点的第6晶体管。
12.根据权利要求11所述的移位寄存器电路，其特征在于，
上述第3及第4晶体管的控制电极连接在上述输入端子上，
上述第5晶体管的控制电极连接在上述第2电源端子上，
上述第6晶体管连接在上述第3节点和第3电源端子之间，其控制端子连接在上述第2节点上。
13.根据权利要求12所述的移位寄存器电路，其特征在于，
上述第2及第3电源端子由同一端子构成。
14.根据权利要求11所述的移位寄存器电路，其特征在于，还包括：
连接在上述第1节点和上述输出端子之间的电容元件。
15.一种移位寄存器电路，由多个权利要求11至权利要求14任意一项所述的移位寄存器电路级联连接而成。
16.一种图像显示装置，包括多个移位寄存器电路级联连接而成的栅极线驱动电路，其特征在于，
上述多个移位寄存器电路的每一个包括：
时钟端子及输出端子；
连接在上述输出端子和上述时钟端子之间的第1晶体管；
使上述输出端子放电的第2晶体管；
输入规定对第1节点充电的定时的信号的输入端子，其中该第1节点是上述第1晶体管的控制电极所连接的节点；以及
以上述输入端子为输入端并以作为上述第2晶体管的控制电极所连接的节点的第2节点为输出端的下拉驱动电路，
上述下拉驱动电路包括：
串联连接在上述第2节点和第1电源端子之间的第3及第4晶体管；
连接在上述第2节点和第2电源端子之间的第5晶体管；以及
由上述第2节点的电位控制并使反馈电流流到作为上述第3晶体管和第4晶体管的连接节点的第3节点的第6晶体管。
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