CN100350451C - 数据处理电路、显示设备及便携式终端 - Google Patents

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Abstract

当数据处理电路利用TFT在绝缘基片上形成时，很难高速处理具有高数据速率的数据信号，例如数字显示数据。在利用TFT在绝缘基片上形成的数据处理电路中，串行输入的具有小电压幅度的数据信号被电平移动电路(11)电平增大为具有大电压幅度的数据信号，所述具有大电压幅度的串行数据信号被串并转换电路(12)转换成并行数据信号，然后，所述并行数据信号被电平移动电路(13A和13B)电平下降为具有小电压幅度的数据信号。因此，能够以较低的功率消耗高速处理数字数据信号。

Description

数据处理电路、显示设备及便携式终端
技术领域
本发明涉及数据处理电路、显示设备以及便携式终端，更具体地讲，涉及处理具有高数据速率的数字数据信号的数据处理电路；显示设备，该显示设备利用所述数据处理电路作为显示部分的外围驱动电路之一；以及便携式终端，所述显示设备安装在该便携式终端上用作图像显示部分。
背景技术
在平板型显示设备领域中，典型的显示设备是液晶显示设备以及EL(场致发光)显示设备，为使面板的帧变得更小以及使面板变得更薄，已经开发出所谓的驱动电路联合型(driving-circuit-united-type)显示设备。在驱动电路联合型显示设备中，显示部分和驱动显示部分的外围驱动电路作为一个单元安装在透明并且绝缘的基片(substrate)上。在所述显示部分中，象素以矩阵的形式排列。在液晶显示设备和EL显示设备中，由于薄膜晶体管(TFT)用作象素晶体管，因此，当外围驱动电路安装在透明、绝缘的基片上时，外围驱动电路也是利用TFT形成。
显示设备的外围驱动电路包括：垂直驱动电路，用于以数行为单位在显示部分中选择象素；水平驱动电路，用于将显示数据写入所选择行的每个象素中。另外，还应该包括数据处理电路，用于对要发送给水平驱动电路的显示数据进行各种处理。在这里通常认为数据处理电路是利用TFT在显示设备中透明、绝缘的基片上，例如玻璃片上形成的。
TFT在元素特性方面具有很大的差异性，其阈值Vth的绝对值比较大。当TFT在绝缘基片例如玻璃基片上形成时，已经知道其元素特性比在硅基片上形成时要差。因此，当数据处理电路利用TFT在绝缘基片上形成时，其中的阈值Vth的绝对值比较大，所以很难以转高的速率处理具有高数据速率的数据信号，诸如数字显示数据信号。
甚至当阈值Vth的绝对值较大时，如果电路的电源电压较高并且数据信号被处理为大幅度信号，那么就很难以转高的速率处理具有高数据速率的数字数据信号。当数据处理电路的电源电压较高时，数据处理电路的功率消耗却增长很大。因此，当显示设备的结构为驱动电路联合型时，就不利于减小它的功率消耗。
发明内容
本发明就是考虑到以上问题而提出的。本发明的一个目的是提供一种数据处理电路，即使该数据处理电路是利用TFT在绝缘基片上形成时，该数据处理电路也可以以高速和低功耗处理数字数据信号；提供了一种显示设备，该显示设备利用所述数据处理电路作为显示部分的外围驱动电路之一；以及提供一种便携式终端，其中，所述显示设备作为图像显示部分被安装。
根据本发明的数据处理电路包括：第一电平转换装置，用于将串行输入的具有第一电压幅度的数据信号转换成具有第二电压幅度的数据信号，其中所述第二电压幅度大于所述第一电压幅度；串并转换装置，用于将所述第一电平转换装置电平转换后的所述数据信号转换成并行数据信号；以及第二电平转换装置，用于将所述并行数据信号电平转换成具有第三电压幅度的数据信号，其中所述第三电压幅度比所述第二电压幅度小。所述数据处理电路是利用薄膜晶体管在绝缘基片上形成的。该数据处理电路用于处理从基片外部串行输入的显示数据信号并且将其发送到显示设备中的多个水平驱动电路，在所述显示设备中，所述数据处理电路与显示部分都是安装在透明、绝缘基片上。使用该数据处理电路的显示设备作为屏幕显示部分安装在便携式终端上，典型的有PDA(个人数字助理)和便携式电话。
在具有以上描述结构的数据处理电路中，使用所述数据处理电路的显示设备作为显示部分或便携式终端的一个外围驱动电路，在所述便携式终端上，所述显示设备作为屏幕显示部分安装，串行输入的具有第一电压幅度的数据信号被第一电平转换设备电平转换成具有第二电压幅度的数据信号，这种数据信号的幅度比较大。即使串行数据信号具有较高的数据速率，由于其幅度比较大，因此串并转换设备可以进行高速处理并且将所述串行数据信号以转高的速率转换成并行数据信号。由于这种并行化处理，所述数据信号的所述数据速率下降。所述并行数据信号被所述第二电平转换设备电平转换成具有第三电压幅度的数据信号，这种数据信号具有较小的幅度。由于所述数据信号即使是幅度较小的信号也会具有较低的数据速率，因此即使在后续阶段中电源电压较低也能够允许对该数据信号的高速处理。
附图说明
图1示出了根据本发明的实施例的数据处理电路的示例结构的方框图。
图2示出了表示电平移动电路和串并转换电路的示例具体结构的方框图。
图3示出了采样锁存电平移动电路的具体电路示例的电路图，所述采样锁存电平移动电路也可用作串并转换电路。
图4示出了根据本发明的驱动电路联合型液晶显示设备的示例结构的方框图。
图5示出了显示部分中象素的示例结构的电路图。
图6示出了在水平驱动器中包括数据采样锁存部分、第二锁存部分以及电平移动器的示例具体电路的电路图。
图7示出了根据本发明的PDA的外形结构的外观图。
具体实施方式
接下来将参照附图对本发明的实施例进行详细描述。
图1是示出了根据本发明的实施例的数据处理电路的示例结构的方框图。从图1可以看到，根据本发明的数据处理电路具有电平移动电路11，用作第一电平转换装置；串并转换电路12；电平移动电路13A和13B，用作第二电平转换装置；以及输出电路14A和14B。假定所述数据处理电路是利用TFT在诸如玻璃片的绝缘基片上形成，所述TFT在元素特性方面具有很大的差异性，并且其阈值Vth的绝对值差异也比较大。
根据本实施例，具有第一电压幅度(如0V到3.3V)的数字数据信号串行输入到数据处理电路。所述电平移动电路11将串行输入的具有第一电压幅度的数据信号电平转换(电平增大)成具有比第一电压幅度更大的第二电压幅度(如0V到6.5V)的数据信号。所述串并转换电路12将电平移动电路11进行电平增大后的串行数据信号转换成例如两个并行数据信号。这里的串并转换是指串行输入的数字数据信号被转换成多个，在本实施例中转换成两个，数字数据信号(两个并行数据信号)的过程。
在下一阶段的串并转换电路12，提供了两个电平转换电路13A和13B，用作第三电平转换装置。所述两个电平转换电路将具有第二电压幅度的数据信号电平转换(电平减小)成具有比第二电压幅度更小的第三电压幅度(如0V到3.3V)的数据信号。具有所述第三电压幅度的数字数据信号通过输出电路14A和14B被输出到外部。
在根据本实施例的具有以上结构的数据处理电路中，串行输入的具有所述第一电压幅度的数据信号通过所述电平移动电路11电平增大为具有所述第二电压幅度的数据信号，并将其作为具有更大幅度的数据信号发送到串并转换电路12。由于即使串行数据信号具有较高数据速率仍具有较大的幅度，因此所述串并转换电路12即便是利用TFT形成的情况下，仍可以实施高速处理，以转高的速率将串行数据信号转换成并行数据信号。
通过在所述串并转换电路12中执行串并转换，将数据信号的数据速率降低。由于在本示例电路中所述数据信号被转换成两个并行数据信号，因此转换后所述数据信号的数据速率是转换前速率的一半。通过电平移动电路13A和13B，所述并行数据信号电平下降，成为具有所述第三电压幅度的数据信号，该数据信号具有较小的幅度。具有较小幅度的所述信号通过输出电路14A和14B被输出到外部。由于即使数据信号具有较小幅度的情况下仍具有较小的数据速率，因此输出电路14A和14B以及外部电路即便是具有较小电源电压并且是利用TFT形成的情况下，仍可以处理所述数据信号。
如上所述，由于仅有一部分电路，包括电平移动电路11、串并转换电路12和电平移动电路13A和13B的输出部分，在所述电路中处理具有较大幅度的数据信号，将串行输入的具有较小电压幅度的数据信号电平增大为具有较大电压幅度的信号，将具有较大电压幅度的串行数据信号转换成并行数据信号，然后，将电平减小到具有较小电压幅度的数据信号，即使当所述一部分电路是利用TFT在绝缘基片上形成的数据处理电路，仍然能够以较小的功率消耗对数字数据信号进行高速处理。
在根据本实施例的具有上述结构的数据处理电路中，例如，所述电平移动电路11和所述串并转换电路12都是单独的电路。具体地讲，如图2所示，当串行输入的数据信号转换成两个并行数据信号时，两个采样锁存电平移动电路11A和11B以并行排列，并且输入数据Data被输入到两个电平移动电路11A和11B。
两个具有不同相位的采样脉冲SP1和SP2被分别输到电平移动电路11A和11B，因此，电平移动电路11A和11B在不同的定时执行采样。利用这些操作，电平移动电路11A和11B将数据信号Data的电平增大，然后分别输出两个平行的已分离数据信号Data1和Data2。
图3示出了采样锁存电平移动电路11A和11B的示例具体电路的电路图，所述采样锁存电平移动电路也可用作串并转换电路12。图3中明确示出，根据本实施例的采样锁存电平移动电路11A(11B)具有采样锁存部分21和数据锁存部分22，它们都是利用TFT在绝缘基片上形成的。
电平移动电路具有控制终端23、数据输入终端24、负电源终端25、两个正电源终端26和27以及数据输出终端28。采样脉冲SP从基片的外部输入到控制终端23。具有第一电压幅度(0V到3.3V)的数据信号Data从基片的外部被输入到数据输入终端24。电源电压VSS(例如接地电平)被输入到电源终端25。相应于数据信号Data的幅度电压的电源电压VCC(本示例中为3.3V)被输入到电源终端26。电源电压VDD(本示例中为6.5V)高于电源电压VCC，被输入到电源终端27。
采样锁存部分21由CMOS倒相器(inverter)211和212、CMOS锁存单元213和倒相电路214形成。例如，CMOS倒相器211串联在VCC线路和VSS线路之间，并且由PMOS晶体管Qp11和NMOS晶体管Qn11形成，其栅极被连接到数据输入终端24。CMOS倒相器211将从基片的外部输入到数据输入终端24的数据信号Data的极性倒相。
CMOS倒相器212串联在VDD线路和VSS线路之间，并且由PMOS晶体管Qp12和NMOS晶体管Qn12形成，其栅极公共相连。CMOS倒相器212将通过控制终端21输入的具有0V到6.5V的幅度的采样脉冲SP的极性倒相。
CMOS锁存单元213包括：第一CMOS倒相器，它由串行相联的PMOS晶体管Qp13和NMOS晶体管Qn13形成，其栅极公共相连；第二CMOS倒相器，它由串行相联的PMOS晶体管Qp14和NMOS晶体管Qn14形成，其栅极公共相连，这些CMOS倒相器的输入和输出端互相连接。
具体地讲，第一CMOS倒相器的输入端，即，MOS晶体管Qp13和Qn13的共栅极连接点，被连接到第二CMOS倒相器的输出端，即，MOS晶体管Qp14和Qn14的共漏极连接点，和第二CMOS倒相器的输入端，即，MOS晶体管Qp14和Qn14的共栅极连接点，被连接到第一CMOS倒相器的输出端，即，MOS晶体管Qp13和Qn13的共漏极连接点。
PMOS晶体管Qp15串联在VDD线路和CMOS锁存单元21的电源一侧之间。当通过控制终端21输入的采样脉冲SP处于低电平时，PMOS晶体管Qp15被接通，电源电压VDD被施加到CMOS锁存单元213上。当采样脉冲SP处于高电平时，PMOS晶体管Qp15被断开，并且中断施加给CMOS锁存单元213的电源电压VDD。基于此，CMOS锁存单元213用作电平移动部分。
在CMOS锁存单元213中，NOMS晶体管Qn15连接在第一CMOS倒相器的输入端和数据输入终端24之间，NMOS晶体管Qn16连接在第二CMOS倒相器的输入端和CMOS倒相器211的输出端之间。当采样脉冲SP处于高电平时，NMOS晶体管Qn15和Qn16被接通，对数据信号Data和具有其反相位的信号进行采样，并且输出到CMOS锁存单元213。
倒相器电路214包括：第一CMOS倒相器，它由串行联接的PMOS晶体管Qp17和NMOS晶体管Qn17形成，其栅极公共相连；以及CMOS第二倒相器，它由串行相联的PMOS晶体管Qp18和NMOS晶体管Qn18形成，其栅极公共相连，并且当电源电压VDD是通过PMOS晶体管Qp15供给时，该倒相器处于操作状态。
在该倒相器电路214中，第一和第二CMOS倒相器的输入端，即，MOS晶体管Qp17和Qn17的共栅极连接点，分别被连接到CMOS锁存单元213的第一和第二CMOS倒相器的输出端。第一和第二CMOS倒相器的输出端，即，MOS晶体管Qp17和Qn17以及Qp18和Qn18的共漏极连接点，分别被连接到NMOS晶体管Qn19和Qn20的漏极。当采样脉冲SP被CMOS倒相器212电平移动后，NMOS晶体管Qn19和Qn20被接通，在下一阶段中，CMOS锁存单元213锁存的数据信号Data被发送到数据锁存部分22。
数据锁存部分22由CMOS锁存器221和CMOS倒相器222组成。CMOS锁存器221包括：第一CMOS倒相器，由串联VDD线路和VSS线路之间的PMOS晶体管Qp21和NMOS晶体管Qn21形成，其栅极公共相连；以及第二CMOS倒相器，由串联在VDD线路和VSS线路之间的PMOS晶体管Qp22和NMOS晶体管Qn22形成，其栅极公共相连，这些CMOS倒相器的输入和输出端互相连接。
更具体地讲，第一CMOS倒相器的输入端，即，MOS晶体管Qp21和Qn21的共栅极连接点，被连接到第二CMOS倒相器的输出端，即，MOS晶体管Qp22和Qn22的共漏极连接点，并且第二CMOS倒相器的输入端，即，MOS晶体管Qp22和Qn22的共栅极连接点，被连接到第一CMOS倒相器的输出端，即，MOS晶体管Qp21和Qn21的共漏极连接点。第一和第二CMOS倒相器的输入端被连接到采样锁存部分21的NMOS晶体管Qn19和Qn20的源极。
CMOS倒相器222由串联在VDD线路和VSS线路之间的PMOS晶体管Qp23和NMOS晶体管Qn23形成，其栅极公共相连。CMOS倒相器222的输入端，即，MOS晶体管Qp23和Qn23的共栅极连接点，被连接到第一CMOS锁存器221的CMOS倒相器的输出端，和CMOS倒相器222的输出端，即，MOS晶体管Qp23和Qp23的共漏极连接点，被连接到数据输出终端28。
如图2所示，具有上述结构的采样锁存电平移动电路并列排列。输入数据Data被一起输入到这些电平移动电路11A和11B，并且这两个具有不同相位的采样脉冲SP1和SP2分别被施加到电平移动电路11A和11B，从而使所述采样锁存电平移动电路11A和11B在不同定时对数据采样和锁存。基于此，电平转换(电平增大)和串并转换被有效施加到串行输入的数据信号Data上。
如图3所示，采样锁存电平移动电路在采样脉冲SP上升时执行电平转换，并且只有此时才有电流流动。因而实现了较低的功率消耗。另外，由于该采样锁存电平移动电路既用作电平移动电路11也用作串并转换电路12，因此需要的空间减小，这是一个优点。
在上述实施例中，已经示例描述了电平移动电路13A和13B把信号电平下降为第三电压幅度，并且将该第三电压幅度设置为输入数据信号的较小电压幅度(在实施例中为0V到3.3V)的情况。所述第三电压幅度并不局限于该电压幅度。当所述第三电压幅度被设置为小于所述第二电压幅度的任意电压时，就能够实现降低功率消耗的作用。然而，当所述第三电压被设置为输入数据信号的较小电压幅度时，不再需要其它电源，这是一个优点。
在上述实施例中，串行输入的数据信号被分成两个数据信号，即，在串并转换电路12中被转换成两个并行的数据信号。所述输入数据信号可以转换成三个或更多的并行数据信号，以便进一步降低所述数据信号的数据速率。具体地讲，应该建立如图2所示的电路，从而并行排列n个(n≥3)电平移动电路，并且具有不同相位的n个采样脉冲SP1到SPn被分别发送到n个电平移动电路。
根据本发明，数据处理电路的上述使用并不具体限定。例如，它适用于在驱动电路联合型显示设备中驱动显示部分的外围驱动电路。本发明并不限定用于显示设备的驱动电路。当本发明也适用于在绝缘基片上利用TFT形成的单独数据处理电路的情况。
图4示出了根据本发明的驱动电路联合型显示设备，例如液晶显示设备的示例结构的方框图。在图4中，显示部分(象素部分)32在透明、绝缘的基片上，例如玻璃基片31上形成，所述显示部分中，象素以矩阵的方式排列。所述玻璃基片31放在另一玻璃基片的对面，其间留有预定间隔，在基片之间密封着液晶材料，从而形成显示面板(LCD面板)。
图5示出了显示部分32中每个象素的示例结构。以矩阵方式排列的象素50中的每一个都包括：TFT(薄膜晶体管)51，用作象素晶体管；液晶单元52，其象素电极连接到TFT 51的漏极电极；以及保持电容器53，它的一个电极连接到TFT 51的漏极电极。这里的液晶单元52表示在象素电极和在象素电极对面形成的反向电极之间形成的液晶电容器。
在所述象素结构中，TFT的栅极电极被连接到栅极线路(扫描线路)54，其源极电极被连接到数据线路(信号线路)55。每个象素中液晶单元52的反向电极被连接到VCOM线路56。每个象素中通过VCOM线路56将公共电压VCOM(VCOM电势)供给液晶单元52的反向电极。每个象素中保持电容器53的另一个电极(位于反向电极一侧的终端)被连接到CS线路57。
当执行1H(H：水平周期)反向驱动或1F(F：场周期)反向驱动时，写入每个象素的显示信号的极性与作为参考值的VCOM电势的极性相反。当同时使用VCOM反向驱动以及1H反向驱动或1F反向驱动时，供给CS线路57的CS电势的极性也交替地与VCOM电势同步反向，其中在所述VCOM反向驱动中，VCOM的极性在1H间隔或1F间隔处被反向。
具有与CS电势大体相同幅度的交变电压用作VCOM电势。当信号从数据线路54通过TFT 51写入液晶单元52的象素电极时，由于寄生电容会在TFT 51发生电压降，因此通过将所述电压降加上与CS电势大体相同幅度而得到的交变电压实际上用作VCOM电势。
再看图4，显示部分32安装在玻璃基片31上，外围驱动电路，例如数据处理电路33，安装在显示部分32的左手边，水平(H)驱动器(水平驱动电路)34
A和34B安装在显示部分32的上边和下边，垂直(V)驱动器(垂直驱动电路)35安装在显示部分32的右手边。在图中只显示了一部分外围驱动电路。所述外围驱动电路并不局限于图中显示的这些。水平驱动器34A和34B可以安装在显示部分32的任意一边，上边或下边。这些外围驱动电路是利用低温多晶硅或CG(连续粒状)硅以及显示部分32的象素晶体管来制造的。
在具有上述结构的液晶显示设备中，具有较小的电压幅度(例如，0V到3.3V的幅度)的R(红)、G(绿)和B(蓝)并行输入显示数据从基片的外部通过输入片(PAD)部分36输入到玻璃基片31。所述输入数字显示数据分成多个数据项，在该实施例中分成两个数据项，一个写入显示部分32的奇数象素，另一个写入偶数象素。这两个分开的数字数据项通过数据总线37A和37B被分送到水平驱动器34A和34B。
水平驱动器34A具有数字驱动器结构，例如其中提供了水平移动寄存器341、数据采样锁存部分342、第二锁存部分343、电平移动器344和DA(数定到模拟)转换电路(DAC)344。水平驱动器34B具有与水平驱动器34A完全相同的结构。例如，水平驱动器34A将显示数据写入显示部分32的奇数象素，而水平驱动器34B将显示数据写入显示部分32的偶数象素。
水平移动寄存器341响应于定时脉冲发生电路(未示出)发送的水平开始脉冲HST，开始移动操作，并生成与定时脉冲发生电路发送的水平时钟脉冲HCK同步的一个水平周期中顺序发送的采样脉冲。所述数据采样锁存部分342在一个水平周期中顺序采样和锁存，显示从数据处理电路33发送的、与水平移动寄存器341生成的采样脉冲同步的数据Data。
在水平消隐周期(blank period)，一行锁存数字数据被集体发送到第二锁存部分343。所述第二锁存部分343集体输出所述一行数字数据。输出的一行数字数据通过电平移动器344增大电平，然后被发送到DA转换电路345，并且被转换成模拟显示信号。所述一行模拟显示信号从DA转换电路345输出到相应于显示部分32中水平方向的象素数目而排列的数据线55-1到55-n。
垂直驱动器35由垂直移动寄存器和栅极缓冲器形成。在所述垂直驱动器35中，垂直移动寄存器响应于定时脉冲发生电路(未示出)发送的垂直开始脉冲VST，开始移动操作，并生成与定时脉冲发生电路发送的垂直时钟脉冲VCK同步的一个垂直周期中顺序发送的扫描脉冲。生成的扫描脉冲通过所述栅极缓冲器输出到相应于显示部分32中垂直方向的象素的数目而排列的栅极线路54-1到54-m。
当扫描脉冲通过垂直驱动器35执行的垂直扫描顺序输出到栅极线路54-1到54-m时，在显示部分32中的以数行(数线)为单位顺序选择象素。从DA转换电路345输出的一行模拟显示信号通过数据线55-1到55-n被集体写入被选择的一行象素。所述行写入操作被重复执行，从而显示一屏图像。
在具有上述结构的液晶显示设备中，在面板(玻璃基片31)上安装显示部分32的地方集成安装着外围驱动电路，例如数据处理电路33，水平驱动器34A和34B，以及垂直驱动器35。因此，形成了一个全驱动电路联合型显示面板。另外，由于其外部不需要提供另外的基片，IC或晶体管电路，因此整个系统可以紧密的方式制造，降低了成本。
在驱动电路联合型液晶显示设备中，根据上述实施例的数据处理电路被用作数据处理电路33。在这种情况下，如果从基片的外部输入数字显示数据，该数字显示数据总共有18比特，R、G和B中的每一个都具有6比特，例如，那么每个比特都提供了图1所示的数据处理电路。并且，所述18比特数字显示数据被分成两个数据项。通过具有18条配线线路的数据总线37A和37B，所述两个数字显示数据项被发送到水平驱动器34A和34B。
当根据上述实施例的数据处理电路通过这种方法用作数据处理电路33时，即使数据处理电路通过利用TFT在绝缘基片上形成，也可以通过减小显示数据的数据速率来实现显示数据高速处理，并且通过在不要求大电压幅度的电路中，执行对小电压幅度的信号的信号处理实现低功率。因此，驱动电路联合型液晶显示设备可利用TFT来实现，传统认为这很困难，RGB并行输入数字显示数据能够以较低的功率消耗被高速处理。
当驱动电路联合型液晶显示设备形成时，由于数据处理电路33的位置限定在基片上，因此所述数据总线线路37A和37B需要较长的配线线路，其中数字显示数据通过所述数据总线线路37A和37B从数据处理电路发送到水平驱动器34A和34B。因此，具有大电容的配线线路附着寄生电容器，电容器的负载很大。另外，由于每条数据总线线路都具有18条配线线路来处理具有18比特，R、G和B各有6比特的数字显示数据，因此其电容器的负载变得很大。
数据处理电路33需要驱动电容器这些非常大的负载。因此，数据处理电路33消耗非常多的电功率。在图1中，当根据上述实施例所述的数据处理电路用作数据处理电路33时，由于具有大电压幅度的数据信号通过电平移动电路13A和13B将其电平下降到具有小电压幅度的数据信号，因此，输出电路14A和14B的处理以及随后阶段仅需要很小的功率消耗。这就意味着根据上述实施例的数据处理电路非常适合于通过长数据总线线路37A和37B发送数字数据。
在本实施例应用中，采用了这样一个示例，即，数字显示数据被分成两个数据项，换句话说，串行输入的显示数据在数据处理电路33的处理过程中被转换成两个并行的显示数据项。串行输入的显示数据还有可能被转换成三个或更多的并行显示数据项，以便进一步减小输入显示数据的数据速率。在这种情况下，需要安装相应于并行数据项的数量的水平驱动器。
图6是示出了在水平驱动器34A(34B)中包括数据采样锁存部分342、第二锁存部分343以及电平移动器344的具体示例电路的电路图。
从图6可以看到，根据本实施例的电路具有采样锁存部分40和数据锁存部分41，它们都是在利用TFT形成的绝缘基片上形成的。所述数据锁存部分41也可以用作电平移动器。换句话说，参照图4，采样锁存部分40相应于数据采样锁存部分342，数据锁存部分41相应于第二锁存部分343和电平移动器344。
根据本发明的电路具有第一控制终端42、两个负电源终端43和44、两个正电源终端45和46、数据输入终端47、第二控制终端48以及数据输出终端49。通过图4的数据总线37A和37B从数据处理电路33发送的具有小电压幅度(在本实施例中为0V到3.3V)的显示数据被输入到数据输入终端47。由定时脉冲发生电路(未示出)生成的锁存脉冲LP被输入到控制终端42。由定时脉冲发生电路生成的采样脉冲SP被输入到控制终端48。
在电源终端44和电源终端45之间，提供了输入到数据输入终端47的显示数据的放大电压。具体地讲，在本实施例中，0V(接地电平)用作电源电压VSS，3.3V用作电源电压VCC。低于电源电压VSS的电源电压VL，例如，-3.3V提供给电源终端43。高于电源电压VCC的电源电压VDD，例如，6.5V提供给电源终端46。
采样锁存部分40由输入部分401、CMOS锁存单元402以及输出部分403形成。输入部分401、CMOS锁存单元213具有CMOS倒相器，所述CMOS倒相器包括：串联在VCC线路和VSS线路之间的PMOS晶体管Qp31和NMOS晶体管Qn31，其栅极公共连接到数据输入终端47；这些CMOS倒相器的输入和输出端互相连接；以及采样NMOS晶体管Qn32和Qn33，其栅极分别连接到CMOS倒相器的输入和输出端，即，PMOS晶体管Qp31和NMOS晶体管Qn31的共栅极连接点和共漏极连接点。NMOS晶体管Qn32和Qn33的栅极公共连接到控制终端48。
CMOS锁存单元402包括：第一CMOS倒相器，它由串联在VCC线路和VSS线路之间的PMOS晶体管Qp34和NMOS晶体管Qn34形成，其栅极公共相连；以及第二CMOS倒相器，它由串联在VCC线路和VSS线路之间的PMOS晶体管Qp35和NMOS晶体管Qn35形成，其栅极公共相连，这些CMOS倒相器的输入和输出端交叉相连。
更具体地讲，第一CMOS倒相器的输入端，即，MOS晶体管Qp34和Qn34的共栅极连接点，连接到第二CMOS倒相器的输出端，即，MOS晶体管Qp35和Qn35的共漏极连接点，第二CMOS倒相器的输入端，即，MOS晶体管Qp35和Qn35的共栅极连接点，连接到第一CMOS倒相器的输出端，即，MOS晶体管Qp34和Qn34的共漏极连接点。第一和第二CMOS倒相器的输入端分别连接到采样NMOS晶体管Qn32和Qn33的源极。
输入部分403包括：第一CMOS倒相器，它由串联在VCC线路和VSS线路之间的PMOS晶体管Qp36和NMOS晶体管Qn36形成，其栅极公共相连；以及第二CMOS倒相器，它由串联在VCC线路和VSS线路之间的PMOS晶体管Qp37和NMOS晶体管Qn37形成，其栅极公共相连。第一CMOS倒相器的输入端连接到CMOS锁存单元402中的MOS晶体管Qp35和Qn35的共漏极连接点。第二CMOS倒相器的输入端连接到CMOS锁存单元402中的MOS晶体管Qp35和Qn35的共栅极连接点。
数据锁存部分41由输入部分411、CMOS锁存单元412和输出部分413形成。输入部分411具有锁存NMOS晶体管Qn41和Qn42。NMOS晶体管Qn41的漏极连接到采样锁存部分40的输出部分403的MOS晶体管Qp36和Qn36的共漏极连接点。NMOS晶体管Qn42的漏极连接到输出部分403的MOS晶体管Qp37和Qn37的共漏极连接点。NMOS晶体管Qn41和Qn42的栅极公共连接到控制终端42。
CMOS锁存单元412包括：第一CMOS倒相器，它由串联在VH线路和VL线路之间的PMOS晶体管Qp43和NMOS晶体管Qn43形成，其栅极公共相连；以及第二CMOS倒相器，它由串联在VH线路和VL线路之间的PMOS晶体管Qp44和NMOS晶体管Qn44形成，其栅极公共相连，这些CMOS倒相器的输入和输出端交叉连接。
更具体地讲，第一CMOS倒相器的输入端，即，MOS晶体管Qp43和Qn43的共栅极连接点，连接到第二CMOS倒相器的输出端，即，MOS晶体管Qp44和Qn44的共漏极连接点，第二CMOS倒相器的输入端，即，MOS晶体管Qp44和Qn44的共栅极连接点，连接到第一CMOS倒相器的输出端，即，MOS晶体管Qp43和Qn43的共漏极连接点。第一和第二CMOS倒相器的输入端分别连接到锁存NMOS晶体管Qn41和Qn42的源极。
输出部分413包括：第一CMOS倒相器，它由串联在VH线路和VL线路之间的PMOS晶体管Qp45和NMOS晶体管Qn45形成，其栅极公共相连；以及第二CMOS倒相器，它由串联在VH线路和VL线路之间的PMOS晶体管Qp46和NMOS晶体管Qn46形成，其栅极公共相连。这些CMOS倒相器以级联方式连接。第一CMOS倒相器的输入端，连接到CMOS锁存单元412的输出端。
在具有上述结构的电路中，即，在水平驱动器34A(34B)中具有数据采样锁存部分342、第二锁存部分343以及电平移动器344的功能的电路中，在数据被发送到相应于第二锁存部分343的数据锁存部分41之前，换句话说，在采样和锁存部分40中，以相应于从数据处理电路33发送的显示数据的电压幅度(0V到3.3V)的0V到3.3V的电源电压执行处理。因此，功率消耗被抑制。
在对于数据锁存41的数据发送完成之后，电源电压VH和VL被接通，并且数据锁存部分41以电源电压VH和VL执行处理，显示数据在数据锁存部分41中被电平移动，即，小电压幅度(VSS到VCC)被电平增大为大电压幅度(VL到VH)。由于数据锁存部分41，相应于第二锁存部分343，并且以这种方式用作电平移动器344，因此，电路结构简化，需要的空间减小。
在上述实施例应用中，采用了这样一个示例，即，本发明应用于利用液晶显示单元作为显示元素的液晶显示设备。但是其应用并不局限于这种实施例应用。本发明可应用于一般的显示设备，其中，数据处理电路安装到与显示部分安装的基片相同的基片上，例如，利用EL(场致发光)元素作为显示元素的EL显示设备。
根据上述示例应用的显示设备，典型的如液晶显示设备，适用于用作紧凑的(in compact)屏幕显示部分的轻便型便携式终端，典型的如便携式电话和PDA(个人数字助理)。
图7示出了根据本发明的便携式终端的示例的PDA的外形结构的外观图。
根据该示例，例如，PDA具有可折叠式结构，其中设备主体61提供了盖62，以便自由打开或关闭。在设备主体61的较上部分表面，安装了操作部分63，其中排列着各种类型的按键，例如键盘上的按键。盖62安装了屏幕显示部分64。作为屏幕显示部分64，使用了液晶显示设备，其中根据上述实施例的数据处理电路安装在与显示部分相同的基片上。
正如以上所述，根据所述实施例的数据处理电路安装到液晶显示设备上，该液晶显示设备很容易利用TFT实现驱动电路联合型显示设备，另外，能够以较低的功率消耗高速处理数字显示数据。因此，当液晶显示设备作为屏幕显示部分64被安装时，整个PDA的结构简化。而且，由于屏幕显示部分64的功率消耗降低，使用电池电源的PDA的可使用时间被延长。
本发明应用于PDA的情况已经示例描述。本发明的应用并不局限于这种示例应用。根据本发明的液晶显示设备尤其适用于一般的紧密且轻便的便携式终端，例如便携式电话。
本发明的工业应用性说明如下：
正如以上所述，根据本发明，具有小电压幅度的串行输入的数据信号电平增大为具有大电压幅度的数据信号，所述具有大电压幅度的串行数据信号被转换成并行数据信号，然后，所述并行数据信号电平减小为具有小电压幅度的数据信号。由于仅有一部分电路处理具有大幅度的数据信号，即使所述电路部分是利用TFT在绝缘基片上形成的数据处理电路，也能够以较低的功率消耗对数字数据信号进行高速处理。

Claims (7)

1.一种数据处理电路，其特征在于包括：
第一电平转换装置，用于将串行输入的具有第一电压幅度的数据信号转换成具有第二电压幅度的数据信号，其中所述第二电压幅度大于所述第一电压幅度；
串并转换装置，用于将所述第一电平转换装置电平转换后的所述数据信号转换成并行数据信号；以及
第二电平转换装置，用于将所述并行数据信号电平转换成具有第三电压幅度的数据信号，其中所述第三电压幅度比所述第二电压幅度小，以及
其特征在于，所述数据处理电路是利用薄膜晶体管在绝缘基片上形成的。
2.根据权利要求1所述的数据处理电路，其特征在于
所述第一电平转换装置和所述串并转换装置作为一个整体由多个并行的采样锁存电平转换电路构成，所述具有所述第一电压幅度的数据信号输入到所述多个采样锁存电平转换电路的每一个，在多个采样锁存电平移动电路中由多个具有不同定时的采样信号执行采样。
3.一种显示设备，其特征在于包括：
显示部分，由以矩阵的形式在透明、绝缘的基片上排列的象素形成；
多个水平驱动电路，和所述显示部分一起安装在所述透明、绝缘的基片上，用于将显示数据写入所述显示部分中的所述象素中；以及
数据处理电路，和所述显示部分一起安装在所述透明、绝缘的基片上，用于处理从所述基片的外部串行输入的具有第一电压幅度的显示数据信号，并将其发送到所述多个水平驱动电路中，以及
其特征还在于
所述数据处理电路由薄膜晶体管形成，以及
所述数据处理电路包括
第一电平转换装置，用于将具有第一电压幅度的显示数据信号转换成具有第二电压幅度的显示数据信号，其中所述第二电压幅度大于所述第一电压幅度；
串并转换装置，用于将由所述第一电平转换装置电平转换后的所述显示数据信号转换成并行显示数据信号；以及
第二电平转换装置，用于将所述并行显示数据信号电平转换成具有第三电压幅度的显示数据信号，其中所述第三电压幅度比所述第二电压幅度小，并且用于将所述显示数据信号发送到所述多个水平驱动电路。
4.根据权利要求3所述的显示设备，其特征在于
所述多个水平驱动电路在电源的所述第三电压下工作，并且所述多个水平驱动电路包括数据锁存电路组，用于锁存以所述数据处理电路发送的所述显示数据信号。
5.根据权利要求4所述的显示设备，其特征在于
所述多个水平驱动电路在电源的所述第三电压下工作，并且所述多个水平驱动电路包括：第二锁存电路组，用于锁存所述数据锁存电路组集体发送的显示数据信号；以及电平移动电路组，用于将由所述第二锁存电路组锁存的所述显示数据信号电平转换成具有比所述第三电压幅度大的第四电压幅度的显示数据信号。
6.根据权利要求5所述的显示设备，其特征在于
所述第四电压幅度被设置为在DA转换电路组中进行处理所需的电压幅度，所述DA转换电路组用于将从所述电平移动电路组输出的所述显示数据信号转换成模拟显示信号。
7.一种便携式终端，其特征在于，具有安装到其上的用作屏幕显示部分的显示设备，所述显示设备包括：
显示部分，由以矩阵的形式在透明、绝缘的基片上排列的象素形成；
多个水平驱动电路，和所述显示部分一起安装在所述透明、绝缘的基片上，用于将显示数据写入所述显示部分中的所述象素中；以及
数据处理电路，和所述显示部分一起安装在所述透明、绝缘的基片上，用于处理从所述基片的外部串行输入的具有第一电压幅度的显示数据信号，并且将其发送到所述多个水平驱动电路中，
其中
所述数据处理电路由薄膜晶体管形成，以及
所述数据处理电路包括
第一电平转换装置，用于将串行输入的具有第一电压幅度的显示数据信号转换成具有第二电压幅度的显示数据信号，其中所述第二电压幅度大于所述第一电压幅度；
串并转换装置，用于将由所述第一电平转换装置电平转换后的所述显示数据信号转换成并行显示数据信号；以及
第二电平转换装置，用于将所述并行显示数据信号电平转换成具有第三电压幅度的显示数据信号，其中所述第三电压幅度比所述第二电压幅度小，并且用于将所述显示数据信号发送到所述多个水平驱动电路。
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