JP2017111844A - サンプルホールド回路、および表示装置 - Google Patents

サンプルホールド回路、および表示装置 Download PDF

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Abstract

【課題】サンプルずれを抑制する。
【解決手段】本開示のサンプルホールド回路は、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタを含み、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタの互いのソース端子が所定のノードに相互接続され、第１のＭＯＳトランジスタのゲート端子に入力信号が入力される差動対と、第２のＭＯＳトランジスタのゲート端子に接続され、入力信号をサンプルホールドするキャパシタと、キャパシタおよび第２のＭＯＳトランジスタのゲート端子にソース端子が接続され、所定のオン電圧が印加されたときにキャパシタに入力信号をサンプルホールドさせるスイッチトランジスタと、入力信号をサンプルホールドさせるときに、スイッチトランジスタのゲート端子を所定のノードに接続させるオン電圧制御トランジスタとを備える。
【選択図】図４

Description

本開示は、サンプルホールド回路、および表示装置に関する。
Ａ／Ｄ（アナログ／デジタル）変換器やコンパレータ回路等に利用されるサンプルホールド回路が知られている。サンプルホールド回路は、スイッチトランジスタとキャパシタとを備え、スイッチトランジスタのオン／オフ動作に応じてキャパシタにアナログの電圧信号をサンプルホールドする回路である。
特開２００２−１９７８８６号公報
上記特許文献１には、サンプルホールド回路において、スイッチトランジスタのゲートとキャパシタとの間の浮遊容量に起因するクロックフィードスルーの影響を抑制するための回路構成が提案されている。上記特許文献１に記載のサンプルホールド回路では、クロックフィードスルーの影響を受けてキャパシタに記憶される信号電圧がずれることを抑制するために、入力信号の電圧よりも適度に高いオン電圧を発生させる電圧生成回路を利用して、スイッチトランジスタを駆動する。しかしながら、このような回路構成では、電圧生成回路を構成するためのレイアウト面積が必要となり、また消費電力も増加する。
本開示の目的は、サンプルずれを抑制することができるようにしたサンプルホールド回路、および表示装置を提供することにある。
本開示によるサンプルホールド回路は、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタを含み、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタの互いのソース端子が所定のノードに相互接続され、第１のＭＯＳトランジスタのゲート端子に入力信号が入力される差動対と、第２のＭＯＳトランジスタのゲート端子に接続され、入力信号をサンプルホールドするキャパシタと、キャパシタおよび第２のＭＯＳトランジスタのゲート端子にソース端子が接続され、所定のオン電圧が印加されたときにキャパシタに入力信号をサンプルホールドさせるスイッチトランジスタと、入力信号をサンプルホールドさせるときに、スイッチトランジスタのゲート端子を所定のノードに接続させるオン電圧制御トランジスタとを備えたものである。
本開示による表示装置は、サンプルホールド回路を有し、入力信号として画像信号が入力されるコンパレータ回路を含み、サンプルホールド回路を、上記本開示によるサンプルホールド回路で構成したものである。
本開示によるサンプルホールド回路、または表示装置では、入力信号をサンプルホールドさせるときに、スイッチトランジスタのゲート端子が、差動対の所定のノードに接続される。
本開示のサンプルホールド回路、または表示装置によれば、入力信号をサンプルホールドするときに、スイッチトランジスタのゲート端子を、差動対の所定のノードに接続するようにしたので、サンプルずれを抑制することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
比較例に係るサンプルホールド回路の一構成例を示す回路図である。 図１に示したサンプルホールド回路におけるスイッチトランジスタがオン状態のときの電荷の移動を示す説明図である。 図１に示したサンプルホールド回路におけるスイッチトランジスタがオフ状態のときの電荷の移動を示す説明図である。 本開示の第１の実施の形態に係るサンプルホールド回路の一構成例を示す回路図である。 図１に示したサンプルホールド回路における電源電圧ＶＤＤとスイッチトランジスタのオン電圧との関係を示す説明図である。 図４に示したサンプルホールド回路における電源電圧ＶＤＤとスイッチトランジスタのオン電圧との関係を示す説明図である。 入力信号の信号電圧Ｖｓｉｇとサンプルずれとの関係を示す特性図である。 第２の実施の形態に係るサンプルホールド回路の一構成例を示す回路図である。 比較例に係るサンプルホールド回路におけるスイッチトランジスタのオン電圧を示す説明図である。 図８に示したサンプルホールド回路におけるスイッチトランジスタのオン電圧を示す説明図である。 各実施の形態に係るサンプルホールド回路が適用される表示装置の一構成例を示すブロック図である。 図１１に示した表示装置における画素の一構成例を示すブロック図である。
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
０．比較例のサンプルホールド回路の概要および課題（図１〜図３）
１．第１の実施の形態（図４〜図７）
１．１ 構成
１．２ 動作
１．３ 効果
２．第２の実施の形態（図８〜図１０）
３．適用例（図１１〜図１２）
４．その他の実施の形態
＜０．比較例のサンプルホールド回路の概要および課題＞
図１は、比較例に係るサンプルホールド回路の一構成例を示している。
（比較例に係るサンプルホールド回路の構成）
比較例に係るサンプルホールド回路は、スイッチトランジスタＴｓｗと、キャパシタＣ１と、差動対１０と、電源電圧（ＶＤＤ）供給ライン１１と、グランド電圧（ＧＮＤ）供給ライン１２と、電流源１３と、出力段回路１４とを備えている。また、比較例に係るサンプルホールド回路は、Ｖｓｉｇ入力端子２１と、ゲート電圧信号（Ｇａｔｅ）入力端子２２と、レファレンス電圧信号（Ｒｅｆ）入力端子２３とを備えている。
出力段回路１４は、例えばサンプルホールド回路が表示装置に適用される場合、画素の駆動回路等である。
差動対１０は、第１のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタＴｒ１および第２のＭＯＳトランジスタＴｒ２からなる一対のＭＯＳトランジスタを含んでいる。第１のＭＯＳトランジスタＴｒ１および第２のＭＯＳトランジスタＴｒ２は、ｐ型ＭＯＳ（ＰＭＯＳ）トランジスタからなる。第１のＭＯＳトランジスタＴｒ１および第２のＭＯＳトランジスタＴｒ２は、互いのソース端子が相互接続されている。第１のＭＯＳトランジスタＴｒ１および第２のＭＯＳトランジスタＴｒ２のソース端子は電流源１３に接続されている。第１のＭＯＳトランジスタＴｒ１および第２のＭＯＳトランジスタＴｒ２のドレイン端子は、出力段回路１４に接続されている。
第１のＭＯＳトランジスタＴｒ１のゲート端子には、信号電圧Ｖｓｉｇの入力信号が入力される。差動対１０は、第１のＭＯＳトランジスタＴｒ１のゲート端子が正入力端子、第２のＭＯＳトランジスタＴｒ２のゲート端子が負入力端子を構成し、スイッチトランジスタＴｓｗがオンしたときに負帰還回路を構成する。
スイッチトランジスタＴｓｗはｎ型ＭＯＳ（ＮＭＯＳ）トランジスタからなる。スイッチトランジスタＴｓｗのソース端子は、キャパシタＣ１の一端と第２のＭＯＳトランジスタＴｒ２のゲート端子とに接続されている。スイッチトランジスタＴｓｗは、ゲート端子に所定のオン電圧が印加されたときにキャパシタＣ１に入力信号をサンプルホールドさせる。スイッチトランジスタＴｓｗのゲート端子には、所定のオン電圧として、ＶＤＤ電位のゲート電圧信号Ｇａｔｅが入力される。スイッチトランジスタＴｓｗのドレイン端子は、出力段回路１４に接続されている。
キャパシタＣ１は、一端が、第２のＭＯＳトランジスタＴｒ２のゲート端子に接続され、スイッチトランジスタＴｓｗのスイッチ動作に応じて、入力信号をサンプルホールドする。キャパシタＣ１の他端には、レファレンス電圧信号Ｒｅｆが入力される。
（比較例に係るサンプルホールド回路の動作および課題）
図２は、図１に示したサンプルホールド回路におけるスイッチトランジスタＴｓｗがオン状態のときの電荷の移動を示している。図３は、図１に示したサンプルホールド回路におけるスイッチトランジスタＴｓｗがオフ状態のときの電荷の移動を示している。図５は、図１に示したサンプルホールド回路における電源電圧ＶＤＤとスイッチトランジスタＴｓｗのオン電圧との関係を示している。
図１に示した比較例に係るサンプルホールド回路は、差動対１０を入力段としたコンパレータ回路またはバッファアンプとなっている。図１において、ゲート電圧信号ＧａｔｅがＶＤＤ電位にあるとき、スイッチトランジスタＴｓｗがオンして差動対１０が負帰還を形成し、差動対１０の正入力端子と負入力端子とが同電位になって、キャパシタＣ１に入力信号の信号電圧Ｖｓｉｇが記憶される。次に、ゲート電圧信号ＧａｔｅがＧＮＤ電位に遷移してスイッチトランジスタＴｓｗがオフとなるとき、スイッチトランジスタＴｓｗの寄生容量ｐＣａｐを介してキャパシタＣ１に記憶された入力信号の信号電圧Ｖｓｉｇの値がずれてしまう。これは、図５に示したように、ＶＤＤ電位が高く、入力信号の信号電圧Ｖｓｉｇとの乖離が大きい場合に顕著となる。
比較例に係るサンプルホールド回路では、サンプル期間終了時に、スイッチトランジスタＴｓｗのゲート端子がＶＤＤ電位からＧＮＤ電位に遷移すると、スイッチトランジスタＴｓｗの寄生容量ｐＣａｐを介して、入力信号の信号電圧Ｖｓｉｇを記憶したキャパシタＣ１に電荷が流れ、電位がずれる。この流れる電荷は、図２に示すようにスイッチトランジスタＴｓｗがオン状態で導通しているときはスイッチトランジスタＴｓｗのソース側およびドレイン側の両側からキャパシタＣ１に流れる。一方、図３に示すようにスイッチトランジスタＴｓｗがオフ状態で導通していないときには、ソース側からのみ電荷がキャパシタＣ１に流れる。このため、入力信号の信号電圧Ｖｓｉｇが低くＶＤＤ電位との乖離が大きいほど、流れる電荷も多くなって、サンプルした電位のずれも大きくなる。
＜１．第１の実施の形態＞
次に、本開示の第１の実施の形態について説明する。以下では、上記比較例と略同様の構成および作用等を有する部分については、適宜説明を省略する。
［１．１ 構成］
図４は、本開示の第１の実施の形態に係るサンプルホールド回路の一構成例を示している。図６は、図４に示したサンプルホールド回路における電源電圧ＶＤＤとスイッチトランジスタＴｓｗのオン電圧との関係を示している。
本実施の形態に係るサンプルホールド回路は、図１に示した比較例に係るサンプルホールド回路の構成に対して、オン電圧制御トランジスタＴｒ１１と、オフ電圧制御トランジスタＴｒ１２と、ｘゲート電圧信号（ｘＧａｔｅ）入力端子２４とをさらに備えている。
オン電圧制御トランジスタＴｒ１１は、ＮＭＯＳトランジスタからなる。オン電圧制御トランジスタＴｒ１１は、ソース端子がスイッチトランジスタＴｓｗのゲート端子に接続されている。オン電圧制御トランジスタＴｒ１１のゲート端子には、ゲート電圧信号Ｇａｔｅが入力される。オン電圧制御トランジスタＴｒ１１のドレイン端子は、第１のＭＯＳトランジスタＴｒ１と第２のＭＯＳトランジスタＴｒ２とが相互接続された所定のノード２０に接続されている。
オン電圧制御トランジスタＴｒ１１は、入力信号をサンプルホールドさせるときに、スイッチトランジスタＴｓｗのゲート端子を所定のノード２０に接続させる。オン電圧制御トランジスタＴｒ１１は、差動対１０が負帰還回路を構成する場合にのみ、スイッチトランジスタＴｓｗのゲート端子を所定のノード２０に接続させる。これにより、スイッチトランジスタＴｓｗのオン電圧は、所定のノード２０の電圧となる。
ここで、所定のノード２０の電圧は、入力信号の信号電圧Ｖｓｉｇと第１のＭＯＳトランジスタＴｒ１および第２のＭＯＳトランジスタＴｒ２におけるゲート−ソース間の電圧Ｖｇｓとの和（Ｖｓｉｇ＋Ｖｇｓ）である。入力信号をサンプルホールドさせるときの所定のノード２０の電圧は、図６に示したように、電源電圧ＶＤＤよりも低い電圧となる。
オフ電圧制御トランジスタＴｒ１２は、ＮＭＯＳトランジスタからなる。オフ電圧制御トランジスタＴｒ１２は、ソース端子がグランド電圧供給ライン１２に接続されている。オフ電圧制御トランジスタＴｒ１２のゲート端子には、ｘゲート電圧信号ｘＧａｔｅが入力される。オフ電圧制御トランジスタＴｒ１２のドレイン端子は、スイッチトランジスタＴｓｗのゲート端子に接続されている。
オフ電圧制御トランジスタＴｒ１２は、スイッチトランジスタＴｓｗのゲート端子に、スイッチトランジスタＴｓｗをオフさせる所定のオフ電圧として、ＧＮＤ電圧を印加する。
その他の構成は、上記比較例に係るサンプルホールド回路と略同様であってもよい。
［１．２ 動作］
上記したように、比較例に係るサンプルホールド回路では、サンプル終了時にスイッチトランジスタＴｓｗのゲート電圧を電源電圧ＶＤＤからＧＮＤ電圧に遷移させてオフとする。このとき、図２に示すように寄生容量ｐＣａｐを介してゲート端子からキャパシタＣ１に電荷の移動が起こり、スイッチトランジスタＴｓｗがオフするまでは、スイッチトランジスタＴｓｗのソース側およびドレイン側の両側から寄生容量ｐＣａｐの電荷がキャパシタＣ１に流れる。しかしながら、スイッチトランジスタＴｓｗをオフしてからは、図３に示すようにスイッチトランジスタＴｓｗのソース側からのみ、片側分の電荷だけがキャパシタＣ１に流れ込み、サンプルした電圧信号がずれる。これを抑制するには、図６に示すように、スイッチトランジスタＴｓｗのオン状態の電圧を下げればよい。
図６に示すように、スイッチトランジスタＴｓｗがオンするのに十分な、かつサンプルする入力信号の信号電圧Ｖｓｉｇとの乖離が大きくならない電位でスイッチトランジスタＴｓｗを駆動すれば、オンからオフへの遷移時にスイッチトランジスタＴｓｗがオンしている期間が短くなって、サンプルずれも抑制される。なお、図５および図６において、Ｖｔｈは、スイッチトランジスタＴｓｗがオンする、信号電圧Ｖｓｉｇからの閾値電圧を示す。一方で、先行技術文献（特開２００２−１９７８８６号公報）に記載されているような電圧生成回路を用いる手法では、電圧生成回路を構成するためのレイアウト面積が必要となり、また消費電力も増加する。また、電圧生成回路を構成するために回路素子が増加する。
本実施の形態では、差動対１０を入力段としたコンパレータ回路もしくはバッファアンプが負帰還を構成しているとき、つまりスイッチトランジスタＴｓｗが導通しているときにのみ、差動対１０の所定のノード２０の電圧が、「Ｖｓｉｇ＋Ｖｇｓ」となる。
図７は、入力信号の信号電圧Ｖｓｉｇとサンプルずれとの関係を示している。図７には、比較例として図１に示したサンプルホールド回路の特性を示す。また、実施例として、図４に示したサンプルホールド回路の特性を示す。
図７において、横軸は信号電圧Ｖｓｉｇ（Ｖ）を示している。図７において、縦軸は、信号電圧Ｖｓｉｇと実際にキャパシタＣ１にサンプルホールドされた電圧との差分を、サンプルずれ量として示している。
図７では、サンプルホールド回路を構成する各ＭＯＳトランジスタの特性を、Ｔ（Ｔｙｐｉｃａｌ）、Ｆ（Ｆａｓｔ）、およびＳ（Ｓｌｏｗ）で示している。また、図７において、例えば、ＦＳは、サンプルホールド回路内のＮＭＯＳトランジスタの特性がＦ（Ｆａｓｔ）、ＰＭＯＳトランジスタの特性がＳ（Ｓｌｏｗ）であることを示す。すなわち、図７のＴＴ、ＦＦ、ＦＳ等の表記は、サンプルホールド回路内のＮＭＯＳトランジスタの特性を前に、ＰＭＯＳトランジスタの特性を後ろに表記したものである。
図７に示したように、図４に示したサンプルホールド回路では、比較例に係るサンプルホールド回路に対して、ＭＯＳトランジスタの特性ばらつきに対して、サンプルずれが改善されている。比較例に係るサンプルホールド回路では、ＴＴ（ｔｙｐｉｃａｌ）の場合を中心として、ＦＦ，ＦＳ，ＳＳ，ＳＦの場合ではサンプルずれがばらついている。これに対して、図４に示したサンプルホールド回路では、サンプルずれの絶対値が全体に減ってＶｓｉｇ依存も減ったうえに、ＭＯＳトランジスタの特性ばらつきに対してもＴＴ，ＳＳ，ＦＦの場合のようにＮＭＯＳトランジスタとＰＭＯＳトランジスタとが同じ特性方向にばらついた場合はサンプルずれは略同じになる。また、ＦＳやＳＦの場合のようにＭＯＳトランジスタの特性ばらつきがアンバランスになったときだけ、サンプルずれ量がばらつく、という改善効果がある。
その他の動作は、上記比較例に係るサンプルホールド回路と略同様であってもよい。
［１．３ 効果］
以上のように、本実施の形態によれば、入力信号をサンプルホールドするときに、スイッチトランジスタＴｓｗのゲート端子を、差動対１０の所定のノード２０に接続するようにしたので、サンプルずれを抑制することができる。
本実施の形態によれば、サンプルする入力信号の信号電圧Ｖｓｉｇがどのような電圧であっても、常にスイッチトランジスタＴｓｗのオン電圧が「Ｖｓｉｇ＋Ｖｇｓ」となって、サンプルずれが抑制される（図７）。また、本実施の形態によれば、サンプルずれの量のＶｓｉｇ依存性が減少する（図７）。
また、本実施の形態によれば、オン電圧発生回路のような特別な回路は不要であり、オン電圧発生回路を用いる場合のような消費電力の増加がない。本実施の形態によれば、比較例のサンプルホールド回路に対して２つの回路素子（オン電圧制御トランジスタＴｒ１１およびオフ電圧制御トランジスタＴｒ１２）の追加のみで、オン電圧発生回路を用いた場合と同様の効果があり、レイアウト面積の増加が微小で済む。これらの効果は、特にディスプレイドライバのような多チャンネル回路に適用した場合に特に大きくなる。
なお、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があってもよい。以降の他の実施の形態の効果についても同様である。
＜２．第２の実施の形態＞
次に、本開示の第２の実施の形態について説明する。以下では、上記第１の実施の形態と略同様の構成および作用を有する部分については、適宜説明を省略する。
図８は、本開示の第２の実施の形態に係るサンプルホールド回路の一例を示している。図１０は、図８に示したサンプルホールド回路におけるオン電圧を示している。
図８に示したサンプルホールド回路は、図４に示したサンプルホールド回路におけるＮＭＯＳトランジスタをＰＭＯＳトランジスタに、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに置き換えた回路構成となっている。
本実施の形態に係るサンプルホールド回路は、図４に示したサンプルホールド回路の構成における差動対１０に代えて差動対１０’を備えている。差動対１０’は、第１のＭＯＳトランジスタＴｒ１’および第２のＭＯＳトランジスタＴｒ２’からなる一対のＭＯＳトランジスタを含んでいる。第１のＭＯＳトランジスタＴｒ１’および第２のＭＯＳトランジスタＴｒ２’は、ＮＭＯＳトランジスタからなる。
また、本実施の形態に係るサンプルホールド回路は、図４に示したサンプルホールド回路の構成におけるスイッチトランジスタＴｓｗに代えてスイッチトランジスタＴｓｗ’を備えている。スイッチトランジスタＴｓｗ’は、ＰＭＯＳトランジスタからなる。
また、本実施の形態に係るサンプルホールド回路は、図４に示したサンプルホールド回路の構成におけるオン電圧制御トランジスタＴｒ１１に代えてオン電圧制御トランジスタＴｒ１２’を備えている。また、本実施の形態に係るサンプルホールド回路は、図４に示したサンプルホールド回路の構成におけるオフ電圧制御トランジスタＴｒ１２に代えてオフ電圧制御トランジスタＴｒ１１’を備えている。
オン電圧制御トランジスタＴｒ１２’は、ＰＭＯＳトランジスタからなる。オン電圧制御トランジスタＴｒ１２’は、ソース端子がスイッチトランジスタＴｓｗ’のゲート端子に接続されている。オン電圧制御トランジスタＴｒ１２’のゲート端子には、ｘゲート電圧信号ｘＧａｔｅが入力される。オン電圧制御トランジスタＴｒ１２’のドレイン端子は、第１のＭＯＳトランジスタＴｒ１’と第２のＭＯＳトランジスタＴｒ２’とが相互接続された所定のノード２０’に接続されている。
オン電圧制御トランジスタＴｒ１２’は、入力信号をサンプルホールドさせるときに、スイッチトランジスタＴｓｗ’のゲート端子を所定のノード２０’に接続させる。オン電圧制御トランジスタＴｒ１２’は、差動対１０’が負帰還回路を構成する場合にのみ、スイッチトランジスタＴｓｗ’のゲート端子を所定のノード２０’に接続させる。これにより、スイッチトランジスタＴｓｗ’のオン電圧は、所定のノード２０’の電圧となる。
ここで、所定のノード２０’の電圧は、入力信号の信号電圧Ｖｓｉｇと第１のＭＯＳトランジスタＴｒ１’および第２のＭＯＳトランジスタＴｒ２’におけるゲート−ソース間の電圧Ｖｇｓとの差（Ｖｓｉｇ−Ｖｇｓ）である。入力信号をサンプルホールドさせるときの所定のノード２０’の電圧は、図１０に示したように、ＧＮＤ電圧よりも高い電圧となる。
オフ電圧制御トランジスタＴｒ１１’は、ＰＭＯＳトランジスタからなる。オフ電圧制御トランジスタＴｒ１１’は、ソース端子が電源電圧供給ライン１１に接続されている。オフ電圧制御トランジスタＴｒ１１’のゲート端子には、ゲート電圧信号Ｇａｔｅが入力される。オフ電圧制御トランジスタＴｒ１１’のドレイン端子は、スイッチトランジスタＴｓｗ’のゲート端子に接続されている。
オフ電圧制御トランジスタＴｒ１１’は、スイッチトランジスタＴｓｗ’のゲート端子に、スイッチトランジスタＴｓｗ’をオフさせる所定のオフ電圧として、図１０に示したように、電源電圧ＶＤＤを印加する。
図９は、比較例に係るサンプルホールド回路におけるオン電圧を示している。なお、ここでの比較例に係るサンプルホールド回路とは、図１に示したサンプルホールド回路におけるＮＭＯＳトランジスタをＰＭＯＳトランジスタに、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに置き換えた回路構成である。なお、図９および図１０において、Ｖｔｈは、スイッチトランジスタＴｓｗ’がオンする、信号電圧Ｖｓｉｇからの閾値電圧を示す。
比較例に係るサンプルホールド回路では、図９に示したようにスイッチトランジスタＴｓｗ’のオン電圧はＧＮＤ電圧であり、入力信号の信号電圧Ｖｓｉｇとの乖離が大きい。これに対して、本実施の形態に係るサンプルホールド回路では、図１０に示すように、スイッチトランジスタＴｓｗ’がオンするのに十分な、かつサンプルする入力信号の信号電圧Ｖｓｉｇとの乖離が大きくならない電位でスイッチトランジスタＴｓｗ’を駆動する。これにより、上記第１の実施の形態と同様にサンプルずれが抑制される。
その他の構成および動作、ならびに効果は、上記比較例または第１の実施の形態と略同様であってもよい。
＜３．適用例＞
次に、上記各実施の形態で説明したサンプルホールド回路の適用例について説明する。
本開示のサンプルホールド回路は、各種の装置におけるＡ／Ｄ変換器やコンパレータ回路に適用可能である。ここでは、一例として、表示装置のコンパレータ回路に適用した例を説明する。
図１１は、各実施の形態に係るサンプルホールド回路が適用される表示装置の一構成例を示している。図１２は、図１１に示した表示装置における画素の一構成例を示している。なお、図面の簡略化のため、図１１には３×５個の画素のみを図示しているが、これよりも多くの画素を有した構成であってもよい。
表示装置は、発光部３１、および、発光部３１を駆動する駆動回路３２から構成された画素３０が、複数、２次元マトリクス状に配列されてなる。画素３０は副画素であってもよい。複数の画素３０は、第１の方向および第２の方向に２次元マトリクス状に配列されている。表示装置はさらに、画素３０を駆動するための周辺の駆動部として、電圧供給部１０１、走査回路１０２、制御波形生成回路１０３、および、画像信号出力回路１０４を備えている。走査回路１０２は、走査線ＳＣＬに接続されている。
発光部３１は、発光ダイオード（ＬＥＤ）から構成されており、アノード電極が電源部に接続されている。複数の画素３０の各駆動回路３２は、コンパレータ回路３３、電流源３４、および、発光部駆動用トランジスタＴＲDrvを備えている。
発光部駆動用トランジスタＴＲDrvは、例えば、ｎチャネル型のトランジスタからなる。ただし、ｎチャネル型のトランジスタに限られるものではない。発光部駆動用トランジスタＴＲDrvは、ドレイン電極が発光部３１のカソード電極に接続され、ソース電極が電流源３４を介して接地部（グランド）に接続されている。
コンパレータ回路３３には、上記各実施の形態に係るサンプルホールド回路を適用可能である。コンパレータ回路３３には、鋸波形の電圧変化を有する制御波形（発光制御波形）ＶSawが制御波形生成回路１０３から制御波形線ＰＳＬを通して与えられるとともに、信号電圧Ｖｓｉｇが画像信号出力回路１０４からデータ線ＤＴＬを通して与えられる。なお、信号電圧Ｖｓｉｇは、具体的には、画素３０における発光状態（輝度）を制御する発光強度信号の電圧（画像信号電圧）である。コンパレータ回路３３は、制御波形ＶSawと信号電圧Ｖｓｉｇに基づく電位とを比較し、比較結果に基づく所定電圧（便宜上、『第１の所定電圧』と呼ぶ）を出力する。
電流源３４には、電圧供給部１０１から基準電圧ＶRefおよび基準電流ＩRefが供給される。電流源３４は、基準電圧ＶRefおよび基準電流ＩRefを基に電圧電流変換して定電流を生成する。発光部駆動用トランジスタＴＲDrvは、コンパレータ回路３３から出力される第１の所定電圧によって駆動されることで、発光部３１に電流を供給し、発光部３１を発光させる。すなわち、発光部駆動用トランジスタＴＲDrvは、コンパレータ回路３３の出力に応じて発光部３１に電流を供給する電流供給部を構成している。
表示装置は、各画素３０がコンパレータ回路３３を含む駆動回路３２を有することで、信号電圧Ｖｓｉｇに基づく電位に応じた時間だけ発光部３１を発光させる、すなわち、発光部３１をＰＷＭ駆動する駆動法を採っている。このＰＷＭ駆動法によれば、発光部３１の発光ばらつきを軽減できる利点がある。
＜４．その他の実施の形態＞
本開示による技術は、上記各実施の形態の説明に限定されず種々の変形実施が可能である。
例えば、本技術は以下のような構成を取ることができる。
（１）
第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタを含み、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタの互いのソース端子が所定のノードに相互接続され、前記第１のＭＯＳトランジスタのゲート端子に入力信号が入力される差動対と、
前記第２のＭＯＳトランジスタのゲート端子に接続され、前記入力信号をサンプルホールドするキャパシタと、
前記キャパシタおよび前記第２のＭＯＳトランジスタのゲート端子にソース端子が接続され、所定のオン電圧が印加されたときに前記キャパシタに前記入力信号をサンプルホールドさせるスイッチトランジスタと、
前記入力信号をサンプルホールドさせるときに、前記スイッチトランジスタのゲート端子を前記所定のノードに接続させるオン電圧制御トランジスタと
を備えるサンプルホールド回路。
（２）
前記差動対は、前記第１のＭＯＳトランジスタのゲート端子が正入力端子、前記第２のＭＯＳトランジスタのゲート端子が負入力端子を構成すると共に、前記スイッチトランジスタがオンしたときに負帰還回路を構成し、
前記オン電圧制御トランジスタは、前記負帰還回路を構成する場合にのみ、前記スイッチトランジスタのゲート端子を前記所定のノードに接続させる
上記（１）に記載のサンプルホールド回路。
（３）
前記スイッチトランジスタのゲート端子に、前記スイッチトランジスタをオフさせる所定のオフ電圧を印加するオフ電圧制御トランジスタ
をさらに備える
上記（１）または（２）に記載のサンプルホールド回路。
（４）
前記所定のノードの電圧は、前記入力信号の電圧と第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタにおけるゲート−ソース間の電圧との和である
上記（１）ないし（３）のいずれか１つに記載のサンプルホールド回路。
（５）
電源電圧を供給する電源電圧供給ラインをさらに備え、
前記入力信号をサンプルホールドさせるときの前記所定のノードの電圧は、前記電源電圧よりも低い電圧である
上記（１）ないし（４）のいずれか１つに記載のサンプルホールド回路。
（６）
サンプルホールド回路を有し、入力信号として画像信号が入力されるコンパレータ回路を含み、
前記サンプルホールド回路は、
第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタを含み、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタの互いのソース端子が所定のノードに相互接続され、前記第１のＭＯＳトランジスタのゲート端子に入力信号が入力される差動対と、
前記第２のＭＯＳトランジスタのゲート端子に接続され、前記入力信号をサンプルホールドするキャパシタと、
前記キャパシタおよび前記第２のＭＯＳトランジスタのゲート端子にソース端子が接続され、所定のオン電圧が印加されたときに前記キャパシタに前記入力信号をサンプルホールドさせるスイッチトランジスタと、
前記入力信号をサンプルホールドさせるときに、前記スイッチトランジスタのゲート端子を前記所定のノードに接続させるオン電圧制御トランジスタと
を備える表示装置。
１０，１０’…差動対、１１…電源電圧（ＶＤＤ）供給ライン、１２…グランド電圧（ＧＮＤ）供給ライン、１３…電流源、１４…出力段回路、２０，２０’…所定のノード、２１…Ｖｓｉｇ入力端子、２２…ゲート電圧信号（Ｇａｔｅ）入力端子、２３…レファレンス電圧信号（Ｒｅｆ）入力端子、２４…ｘゲート電圧信号（ｘＧａｔｅ）入力端子、
３０…画素、３１…発光部、３２…駆動回路、３３…コンパレータ回路、３４…電流源、１０１…電圧供給部、１０２…走査回路、１０３…制御波形生成回路、１０４…画像信号出力回路、ＤＴＬ…データ線、ＰＳＬ…制御波形線、ＳＣＬ…走査線、Ｔｓｗ…スイッチトランジスタ（ＮＭＯＳトランジスタ）、Ｔｓｗ’…スイッチトランジスタ（ＰＭＯＳトランジスタ）、Ｔｒ１…第１のＭＯＳトランジスタ（ＰＭＯＳトランジスタ）、Ｔｒ２…第２のＭＯＳトランジスタ（ＰＭＯＳトランジスタ）、Ｔｒ１’…第１のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）、Ｔｒ２’…第２のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）、Ｔｒ１１…オン電圧制御トランジスタ（ＮＭＯＳトランジスタ）、Ｔｒ１２…オフ電圧制御トランジスタ（ＮＭＯＳトランジスタ）、Ｔｒ１１’…オフ電圧制御トランジスタトランジスタ（ＰＭＯＳトランジスタ）、Ｔｒ１２’…オン電圧制御トランジスタ（ＰＭＯＳトランジスタ）、Ｃ１…キャパシタ、ｐＣａｐ…寄生容量、ＴＲDrv…発光部駆動用トランジスタ、Ｖｓｉｇ…信号電圧（画像信号電圧）。

Claims (6)

  1. 第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタを含み、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタの互いのソース端子が所定のノードに相互接続され、前記第１のＭＯＳトランジスタのゲート端子に入力信号が入力される差動対と、
    前記第２のＭＯＳトランジスタのゲート端子に接続され、前記入力信号をサンプルホールドするキャパシタと、
    前記キャパシタおよび前記第２のＭＯＳトランジスタのゲート端子にソース端子が接続され、所定のオン電圧が印加されたときに前記キャパシタに前記入力信号をサンプルホールドさせるスイッチトランジスタと、
    前記入力信号をサンプルホールドさせるときに、前記スイッチトランジスタのゲート端子を前記所定のノードに接続させるオン電圧制御トランジスタと
    を備えるサンプルホールド回路。
  2. 前記差動対は、前記第１のＭＯＳトランジスタのゲート端子が正入力端子、前記第２のＭＯＳトランジスタのゲート端子が負入力端子を構成すると共に、前記スイッチトランジスタがオンしたときに負帰還回路を構成し、
    前記オン電圧制御トランジスタは、前記負帰還回路を構成する場合にのみ、前記スイッチトランジスタのゲート端子を前記所定のノードに接続させる
    請求項１に記載のサンプルホールド回路。
  3. 前記スイッチトランジスタのゲート端子に、前記スイッチトランジスタをオフさせる所定のオフ電圧を印加するオフ電圧制御トランジスタ
    をさらに備える
    請求項１に記載のサンプルホールド回路。
  4. 前記所定のノードの電圧は、前記入力信号の電圧と第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタにおけるゲート−ソース間の電圧との和である
    請求項１に記載のサンプルホールド回路。
  5. 電源電圧を供給する電源電圧供給ラインをさらに備え、
    前記入力信号をサンプルホールドさせるときの前記所定のノードの電圧は、前記電源電圧よりも低い電圧である
    請求項１に記載のサンプルホールド回路。
  6. サンプルホールド回路を有し、入力信号として画像信号が入力されるコンパレータ回路を含み、
    前記サンプルホールド回路は、
    第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタを含み、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタの互いのソース端子が所定のノードに相互接続され、前記第１のＭＯＳトランジスタのゲート端子に入力信号が入力される差動対と、
    前記第２のＭＯＳトランジスタのゲート端子に接続され、前記入力信号をサンプルホールドするキャパシタと、
    前記キャパシタおよび前記第２のＭＯＳトランジスタのゲート端子にソース端子が接続され、所定のオン電圧が印加されたときに前記キャパシタに前記入力信号をサンプルホールドさせるスイッチトランジスタと、
    前記入力信号をサンプルホールドさせるときに、前記スイッチトランジスタのゲート端子を前記所定のノードに接続させるオン電圧制御トランジスタと
    を備える表示装置。
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