KR102609645B1 - 샘플 홀드 회로, 및 표시 장치 - Google Patents

샘플 홀드 회로, 및 표시 장치 Download PDF

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Abstract

본 개시의 샘플 홀드 회로는, 제1의 MOS 트랜지스터 및 제2의 MOS 트랜지스터를 포함하고, 제1의 MOS 트랜지스터 및 제2의 MOS 트랜지스터의 서로의 소스 단자가 소정의 노드에 상호 접속되고, 제1의 MOS 트랜지스터의 게이트 단자에 입력 신호가 입력되는 차동쌍과, 제2의 MOS 트랜지스터의 게이트 단자에 접속되고, 입력 신호를 샘플 홀드하는 커패시터와, 커패시터 및 제2의 MOS 트랜지스터의 게이트 단자에 소스 단자가 접속되고, 소정의 온 전압이 인가된 때에 커패시터에 입력 신호를 샘플 홀드시키는 스위치 트랜지스터와, 입력 신호를 샘플 홀드시킬 때에, 스위치 트랜지스터의 게이트 단자를 소정의 노드에 접속시키는 온 전압 제어 트랜지스터를 구비한다.

Description

샘플 홀드 회로, 및 표시 장치
본 개시는, 샘플 홀드 회로, 및 표시 장치에 관한 것이다.
A/D(아날로그/디지털) 변환기나 콤퍼레이터(comparator) 회로 등에 이용되는 샘플 홀드 회로가 알려져 있다. 샘플 홀드 회로는, 스위치 트랜지스터와 커패시터를 구비하고, 스위치 트랜지스터의 온/오프 동작에 응하여 커패시터에 아날로그의 전압 신호를 샘플 홀드하는 회로이다.
일본 특개2002-197886호 공보
상기 특허문헌 1에는, 샘플 홀드 회로에서, 스위치 트랜지스터의 게이트와 커패시터 사이의 부유용량(浮遊容量)에 기인하는 클록 피드스루(clock feedthrough)의 영향을 억제하기 위한 회로 구성이 제안되어 있다. 상기 특허문헌 1에 기재된 샘플 홀드 회로에서는, 클록 피드스루의 영향을 받아서 커패시터에 기억되는 신호 전압이 어긋나는 것을 억제하기 위해, 입력 신호의 전압보다도 적당하게 높은 온 전압을 발생시키는 전압 생성 회로를 이용하여, 스위치 트랜지스터를 구동한다. 그렇지만, 이와 같은 회로 구성에서는, 전압 생성 회로를 구성하기 위한 레이아웃 면적이 필요해지고, 또한 소비 전력도 증가한다.
샘플 어긋남을 억제할 수 있도록 한 샘플 홀드 회로, 및 표시 장치를 제공하는 것이 바람직하다.
본 개시의 한 실시의 형태에 관한 샘플 홀드 회로는, 제1의 MOS 트랜지스터 및 제2의 MOS 트랜지스터를 포함하고, 제1의 MOS 트랜지스터 및 제2의 MOS 트랜지스터의 서로의 소스 단자가 소정의 노드에 상호 접속되고, 제1의 MOS 트랜지스터의 게이트 단자에 입력 신호가 입력되는 차동쌍(差動對, differential pair)과, 제2의 MOS 트랜지스터의 게이트 단자에 접속되고, 입력 신호를 샘플 홀드하는 커패시터와, 커패시터 및 제2의 MOS 트랜지스터의 게이트 단자에 소스 단자가 접속되고, 소정의 온 전압이 인가된 때에 커패시터에 입력 신호를 샘플 홀드시키는 스위치 트랜지스터와, 입력 신호를 샘플 홀드시킬 때에, 스위치 트랜지스터의 게이트 단자를 소정의 노드에 접속시키는 온 전압 제어 트랜지스터를 구비한 것이다.
본 개시의 한 실시의 형태에 관한 표시 장치는, 샘플 홀드 회로를 가지며, 입력 신호로서 화상 신호가 입력되는 콤퍼레이터 회로를 포함하고, 샘플 홀드 회로를, 상기 본 개시에 의한 샘플 홀드 회로로 구성한 것이다.
본 개시의 한 실시의 형태에 관한 샘플 홀드 회로, 또는 표시 장치에서는, 입력 신호를 샘플 홀드시킬 때에, 스위치 트랜지스터의 게이트 단자가, 차동쌍의 소정의 노드에 접속된다.
본 개시의 한 실시의 형태에 관한 샘플 홀드 회로, 또는 표시 장치에 의하면, 입력 신호를 샘플 홀드할 때에, 스위치 트랜지스터의 게이트 단자를, 차동쌍의 소정의 노드에 접속하도록 하였기 때문에, 샘플 어긋남을 억제할 수 있다.
또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시 중에 기재된 어느 하나의 효과라도 좋다.
도 1은 비교례에 관한 샘플 홀드 회로의 한 구성례를 도시하는 회로도.
도 2는 도 1에 도시한 샘플 홀드 회로에서의 스위치 트랜지스터가 온 상태일 때의 전하의 이동을 도시하는 설명도.
도 3은 도 1에 도시한 샘플 홀드 회로에서의 스위치 트랜지스터가 오프 상태일 때의 전하의 이동을 도시하는 설명도.
도 4는 본 개시의 제1의 실시의 형태에 관한 샘플 홀드 회로의 한 구성례를 도시하는 회로도.
도 5는 도 1에 도시한 샘플 홀드 회로에서의 전원 전압(VDD)과 스위치 트랜지스터의 온 전압과의 관계를 도시하는 설명도.
도 6은 도 4에 도시한 샘플 홀드 회로에서의 전원 전압(VDD)과 스위치 트랜지스터의 온 전압과의 관계를 도시하는 설명도.
도 7은 입력 신호의 신호 전압(Vsig)과 샘플 어긋남과의 관계를 도시하는 특성도.
도 8은 제2의 실시의 형태에 관한 샘플 홀드 회로의 한 구성례를 도시하는 회로도.
도 9는 비교례에 관한 샘플 홀드 회로에서의 스위치 트랜지스터의 온 전압을 도시하는 설명도.
도 10은 도 8에 도시한 샘플 홀드 회로에서의 스위치 트랜지스터의 온 전압을 도시하는 설명도.
도 11은 각 실시의 형태에 관한 샘플 홀드 회로가 적용되는 표시 장치의 한 구성례를 도시하는 블록도.
도 12는 도 11에 도시한 표시 장치에서의 화소의 한 구성례를 도시하는 블록도.
이하, 본 개시의 실시의 형태에 관해 도면을 참조하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.
0. 비교례의 샘플 홀드 회로의 개요 및 과제(도 1∼도 3)
1. 제1의 실시의 형태(도 4∼도 7)
1. 1 구성
1. 2 동작
1. 3 효과
2. 제2의 실시의 형태(도 8∼도 10)
3. 적용례(도 11∼도 12)
4. 기타의 실시의 형태
<0. 비교례의 샘플 홀드 회로의 개요 및 과제>
도 1은, 비교례에 관한 샘플 홀드 회로의 한 구성례를 도시하고 있다.
(비교례에 관한 샘플 홀드 회로의 구성)
비교례에 관한 샘플 홀드 회로는, 스위치 트랜지스터(Tsw)와, 커패시터(C1)와, 차동쌍(10)과, 전원 전압(VDD) 공급 라인(11)과, 그라운드 전압(GND) 공급 라인(12)과, 전류원(13)과, 출력단 회로(14)를 구비하고 있다. 또한, 비교례에 관한 샘플 홀드 회로는, Vsig 입력단자(21)와, 게이트 전압 신호(Gate) 입력단자(22)와, 레퍼런스 전압 신호(Ref) 입력단자(23)를 구비하고 있다.
출력단 회로(14)는, 예를 들면 샘플 홀드 회로가 표시 장치에 적용되는 경우, 화소의 구동 회로 등이다.
차동쌍(10)은, 제1의 MOS(Metal-Oxide-Semiconductor) 트랜지스터(Tr1) 및 제2의 MOS 트랜지스터(Tr2)로 이루어지는 한 쌍의 MOS 트랜지스터를 포함하고 있다. 제1의 MOS 트랜지스터(Tr1) 및 제2의 MOS 트랜지스터(Tr2)는, p형 MOS(PMOS) 트랜지스터로 이루어진다. 제1의 MOS 트랜지스터(Tr1) 및 제2의 MOS 트랜지스터(Tr2)는, 서로의 소스 단자가 상호 접속되어 있다. 제1의 MOS 트랜지스터(Tr1) 및 제2의 MOS 트랜지스터(Tr2)의 소스 단자는 전류원(13)에 접속되어 있다. 제1의 MOS 트랜지스터(Tr1) 및 제2의 MOS 트랜지스터(Tr2)의 드레인 단자는, 출력단 회로(14)에 접속되어 있다.
제1의 MOS 트랜지스터(Tr1)의 게이트 단자에는, 신호 전압(Vsig)의 입력 신호가 입력된다. 차동쌍(10)은, 제1의 MOS 트랜지스터(Tr1)의 게이트 단자가 정 입력단자, 제2의 MOS 트랜지스터(Tr2)의 게이트 단자가 부 입력단자를 구성하고, 스위치 트랜지스터(Tsw)가 온 한 때에 부귀환 회로(negative feedback curcuit)를 구성한다.
스위치 트랜지스터(Tsw)는 n형 MOS(NMOS) 트랜지스터로 이루어진다. 스위치 트랜지스터(Tsw)의 소스 단자는, 커패시터(C1)의 일단과 제2의 MOS 트랜지스터(Tr2)의 게이트 단자에 접속되어 있다. 스위치 트랜지스터(Tsw)는, 게이트 단자에 소정의 온 전압이 인가된 때에 커패시터(C1)에 입력 신호를 샘플 홀드 시킨다. 스위치 트랜지스터(Tsw)의 게이트 단자에는, 소정의 온 전압으로서, VDD 전위의 게이트 전압 신호(Gate)가 입력된다. 스위치 트랜지스터(Tsw)의 드레인 단자는, 출력단 회로(14)에 접속되어 있다.
커패시터(C1)는, 일단이, 제2의 MOS 트랜지스터(Tr2)의 게이트 단자에 접속되어, 스위치 트랜지스터(Tsw)의 스위치 동작에 응하여, 입력 신호를 샘플 홀드 한다. 커패시터(C1)의 타단에는, 레퍼런스 전압 신호(Ref)가 입력된다.
(비교례에 관한 샘플 홀드 회로의 동작 및 과제)
도 2는, 도 1에 도시한 샘플 홀드 회로에서의 스위치 트랜지스터(Tsw)가 온 상태일 때의 전하의 이동을 도시하고 있다. 도 3은, 도 1에 도시한 샘플 홀드 회로에서의 스위치 트랜지스터(Tsw)가 오프 상태일 때의 전하의 이동을 도시하고 있다. 도 5는, 도 1에 도시한 샘플 홀드 회로에서의 전원 전압(VDD)과 스위치 트랜지스터(Tsw)의 온 전압과의 관계를 도시하고 있다.
도 1에 도시한 비교례에 관한 샘플 홀드 회로는, 차동쌍(10)을 입력단으로 한 콤퍼레이터 회로 또는 버퍼 앰프로 되어 있다. 도 1에서, 게이트 전압 신호(Gate)가 VDD 전위에 있을 때, 스위치 트랜지스터(Tsw)가 온 하여 차동쌍(10)이 부귀환을 형성하고, 차동쌍(10)의 정 입력단자와 부 입력단자가 동전위가 되어, 커패시터(C1)에 입력 신호의 신호 전압(Vsig)이 기억된다. 다음에, 게이트 전압 신호(Gate)이 GND 전위로 천이하여 스위치 트랜지스터(Tsw)가 오프로 된 때, 스위치 트랜지스터(Tsw)의 기생용량(pCap)을 통하여 커패시터(C1)에 기억된 입력 신호의 신호 전압(Vsig)의 값이 어긋나 버린다. 이것은, 도 5에 도시한 바와 같이, VDD 전위가 높고, 입력 신호의 신호 전압(Vsig)과의 괴리가 큰 경우에 현저해진다.
비교례에 관한 샘플 홀드 회로에서는, 샘플 기간 종료시에, 스위치 트랜지스터(Tsw)의 게이트 단자가 VDD 전위로부터 GND 전위로 천이하면, 스위치 트랜지스터(Tsw)의 기생용량(pCap)을 통하여, 입력 신호의 신호 전압(Vsig)을 기억한 커패시터(C1)에 전하가 흘러서, 전위가 어긋난다. 이 흐르는 전하는, 도 2에 도시하는 바와 같이 스위치 트랜지스터(Tsw)가 온 상태로 도통하고 있을 때는 스위치 트랜지스터(Tsw)의 소스측 및 드레인측의 양측부터 커패시터(C1)에 흐른다. 한편, 도 3에 도시하는 바와 같이 스위치 트랜지스터(Tsw)가 오프 상태로 도통하지 않은 때에는, 소스측부터만 전하가 커패시터(C1)에 흐른다. 이 때문에, 입력 신호의 신호 전압(Vsig)이 낮고 VDD 전위와의 괴리가 클수록, 흐르는 전하도 많아지고, 샘플한 전위의 어긋남도 커진다.
<1. 제1의 실시의 형태>
다음에, 본 개시의 제1의 실시의 형태에 관해 설명한다. 이하에서는, 상기 비교례와 개략 같은 구성 및 작용 등을 갖는 부분에 관해서는, 적절히 설명을 생략한다.
[1. 1 구성]
도 4는, 본 개시의 제1의 실시의 형태에 관한 샘플 홀드 회로의 한 구성례를 도시하고 있다. 도 6은, 도 4에 도시한 샘플 홀드 회로에서의 전원 전압(VDD)과 스위치 트랜지스터(Tsw)의 온 전압과의 관계를 도시하고 있다.
본 실시의 형태에 관한 샘플 홀드 회로는, 도 1에 도시한 비교례에 관한 샘플 홀드 회로의 구성에 대해, 온 전압 제어 트랜지스터(Tr11)와, 오프 전압 제어 트랜지스터(Tr12)와, x게이트 전압 신호(xGate) 입력단자(24)를 또한 구비하고 있다.
온 전압 제어 트랜지스터(Tr11)는, NMOS 트랜지스터로 이루어진다. 온 전압 제어 트랜지스터(Tr11)는, 소스 단자가 스위치 트랜지스터(Tsw)의 게이트 단자에 접속되어 있다. 온 전압 제어 트랜지스터(Tr11)의 게이트 단자에는, 게이트 전압 신호(Gate)가 입력된다. 온 전압 제어 트랜지스터(Tr11)의 드레인 단자는, 제1의 MOS 트랜지스터(Tr1)와 제2의 MOS 트랜지스터(Tr2)가 상호 접속된 소정의 노드(20)에 접속되어 있다.
온 전압 제어 트랜지스터(Tr11)는, 입력 신호를 샘플 홀드시킬 때에, 스위치 트랜지스터(Tsw)의 게이트 단자를 소정의 노드(20)에 접속시킨다. 온 전압 제어 트랜지스터(Tr11)는, 차동쌍(10)이 부귀환 회로를 구성하는 경우에만, 스위치 트랜지스터(Tsw)의 게이트 단자를 소정의 노드(20)에 접속시킨다. 이에 의해, 스위치 트랜지스터(Tsw)의 온 전압은, 소정의 노드(20)의 전압이 된다.
여기서, 소정의 노드(20)의 전압은, 입력 신호의 신호 전압(Vsig)과 제1의 MOS 트랜지스터(Tr1) 및 제2의 MOS 트랜지스터(Tr2)에서의 게이트-소스 사이의 전압(Vgs)과의 합(Vsig+Vgs)이다. 입력 신호를 샘플 홀드시킬 때의 소정의 노드(20)의 전압은, 도 6에 도시한 바와 같이, 전원 전압(VDD)보다도 낮은 전압이 된다.
오프 전압 제어 트랜지스터(Tr12)는, NMOS 트랜지스터로 이루어진다. 오프 전압 제어 트랜지스터(Tr12)는, 소스 단자가 그라운드 전압 공급 라인(12)에 접속되어 있다. 오프 전압 제어 트랜지스터(Tr12)의 게이트 단자에는, x게이트 전압 신호(xGate)가 입력된다. 오프 전압 제어 트랜지스터(Tr12)의 드레인 단자는, 스위치 트랜지스터(Tsw)의 게이트 단자에 접속되어 있다.
오프 전압 제어 트랜지스터(Tr12)는, 스위치 트랜지스터(Tsw)의 게이트 단자에, 스위치 트랜지스터(Tsw)를 오프시키는 소정의 오프 전압으로서, GND 전압을 인가한다.
기타의 구성은, 상기 비교례에 관한 샘플 홀드 회로와 개략 같아도 좋다.
[1. 2 동작]
상기한 바와 같이, 비교례에 관한 샘플 홀드 회로에서는, 샘플 종료시에 스위치 트랜지스터(Tsw)의 게이트 전압을 전원 전압(VDD)으로부터 GND 전압으로 천이시켜서 오프로 한다. 이때, 도 2에 도시하는 바와 같이 기생용량(pCap)을 통하여 게이트 단자로부터 커패시터(C1)에 전하의 이동이 일어나, 스위치 트랜지스터(Tsw)가 오프할 때까지는, 스위치 트랜지스터(Tsw)의 소스측 및 드레인측의 양측부터 기생용량(pCap)의 전하가 커패시터(C1)에 흐른다. 그렇지만, 스위치 트랜지스터(Tsw)를 오프하고 나서는, 도 3에 도시하는 바와 같이 스위치 트랜지스터(Tsw)의 소스측부터만, 편측분(片側分)의 전하만이 커패시터(C1)에 흘러 들어가, 샘플한 전압 신호가 어긋난다. 이것을 억제하려면, 도 6에 도시하는 바와 같이, 스위치 트랜지스터(Tsw)의 온 상태의 전압을 내리면 좋다.
도 6에 도시하는 바와 같이, 스위치 트랜지스터(Tsw)가 온 하는데 충분한, 또한 샘플하는 입력 신호의 신호 전압(Vsig)과의 괴리가 커지지 않는 전위로 스위치 트랜지스터(Tsw)를 구동하면, 온으로부터 오프로의 천이시에 스위치 트랜지스터(Tsw)가 온 하고 있는 기간이 짧아져서, 샘플 어긋남도 억제된다. 또한, 도 5 및 도 6에서, Vth는, 스위치 트랜지스터(Tsw)가 온 하는, 신호 전압(Vsig)으로부터의 임계치 전압을 나타낸다. 한편으로, 선행기술문헌(일본 특개2002-197886호 공보)에 기재되어 있는 바와 같은 전압 생성 회로를 이용하는 수법에서는, 전압 생성 회로를 구성하기 위한 레이아웃 면적이 필요해지고, 또한 소비 전력도 증가한다. 또한, 전압 생성 회로를 구성하기 위해 회로 소자가 증가한다.
본 실시의 형태에서는, 차동쌍(10)을 입력단으로 한 콤퍼레이터 회로 또는 버퍼 앰프가 부귀환을 구성하고 있을 때, 즉 스위치 트랜지스터(Tsw)가 도통하고 있는 때에만, 차동쌍(10)의 소정의 노드(20)의 전압이, 「Vsig+Vgs」가 된다.
도 7은, 입력 신호의 신호 전압(Vsig)과 샘플 어긋남과의 관계를 도시하고 있다. 도 7에는, 비교례로서 도 1에 도시한 샘플 홀드 회로의 특성을 나타낸다. 또한, 실시례로서, 도 4에 도시한 샘플 홀드 회로의 특성을 나타낸다.
도 7에서, 횡축은 신호 전압(Vsig)(V)을 나타내고 있다. 도 7에서, 종축은, 신호 전압(Vsig)과 실제로 커패시터(C1)에 샘플 홀드된 전압과의 차분을, 샘플 어긋남량으로서 나타내고 있다.
도 7에서는, 샘플 홀드 회로를 구성하는 각 MOS 트랜지스터의 특성을, T(Typical), F(Fast), 및 S(Slow)로 나타내고 있다. 또한, 도 7에서, 예를 들면, FS는, 샘플 홀드 회로 내의 NMOS 트랜지스터의 특성이 F(Fast), PMOS 트랜지스터의 특성이 S(Slow)인 것을 나타낸다. 즉, 도 7의 TT, FF, FS 등의 표기는, 샘플 홀드 회로 내의 NMOS 트랜지스터의 특성을 앞에, PMOS 트랜지스터의 특성을 뒤에 표기한 것이다.
도 7에 도시한 바와 같이, 도 4에 도시한 샘플 홀드 회로에서는, 비교례에 관한 샘플 홀드 회로에 대해, MOS 트랜지스터의 특성 편차에 대해, 샘플 어긋남이 개선되어 있다. 비교례에 관한 샘플 홀드 회로에서는, TT(typical)의 경우를 중심으로 하여, FF, FS, SS, SF의 경우에서는 샘플 어긋남이 흐트러져 있다. 이에 대해, 도 4에 도시한 샘플 홀드 회로에서는, 샘플 어긋남의 절대치가 전체에서 감소하여 Vsig 의존도 감소하는데다가, MOS 트랜지스터의 특성 편차에 대해서도 TT, SS, FF의 경우와 같이 NMOS 트랜지스터와 PMOS 트랜지스터가 같은 특성 방향으로 흐트러진 경우는 샘플 어긋남은 개략 같게 된다. 또한, FS나 SF의 경우와 같이 MOS 트랜지스터의 특성 편차가 언밸런스가 되었을 때만, 샘플 어긋남량이 흐트러진다는 개선 효과가 있다.
기타의 동작은, 상기 비교례에 관한 샘플 홀드 회로와 개략 같아도 좋다.
[1. 3 효과]
이상과 같이, 본 실시의 형태에 의하면, 입력 신호를 샘플 홀드할 때에, 스위치 트랜지스터(Tsw)의 게이트 단자를, 차동쌍(10)의 소정의 노드(20)에 접속하도록 하였기 때문에, 샘플 어긋남을 억제할 수 있다.
본 실시의 형태에 의하면, 샘플하는 입력 신호의 신호 전압(Vsig)이 어떤 전압이라도, 항상 스위치 트랜지스터(Tsw)의 온 전압이 「Vsig+Vgs」가 되어, 샘플 어긋남이 억제된다(도 7). 또한, 본 실시의 형태에 의하면, 샘플 어긋남의 양의 Vsig 의존성이 감소한다(도 7).
또한, 본 실시의 형태에 의하면, 온 전압 발생 회로와 같은 특별한 회로는 불필요하여, 온 전압 발생 회로를 이용하는 경우와 같은 소비 전력의 증가가 없다. 본 실시의 형태에 의하면, 비교례의 샘플 홀드 회로에 대해 2개의 회로 소자(온 전압 제어 트랜지스터(Tr11) 및 오프 전압 제어 트랜지스터(Tr12))의 추가만으로, 온 전압 발생 회로를 이용한 경우와 같은 효과가 있어서, 레이아웃 면적의 증가가 미소하게 끝난다. 이들의 효과는, 특히 디스플레이 드라이버와 같은 다채널 회로에 적용한 경우에 특히 커진다.
또한, 본 명세서에 기재된 효과는 어디까지나 예시이고 한정되는 것이 아니고, 또한 다른 효과가 있어도 좋다. 이후의 다른 실시의 형태의 효과에 대해서도 마찬가지이다.
<2. 제2의 실시의 형태>
다음에, 본 개시의 제2의 실시의 형태에 관해 설명한다. 이하에서는, 상기 제1의 실시의 형태와 거의 같은 구성 및 작용을 갖는 부분에 관해서는, 적절히 설명을 생략한다.
도 8은, 본 개시의 제2의 실시의 형태에 관한 샘플 홀드 회로의 한 예를 도시하고 있다. 도 10은, 도 8에 도시한 샘플 홀드 회로에서의 온 전압을 도시하고 있다.
도 8에 도시한 샘플 홀드 회로는, 도 4에 도시한 샘플 홀드 회로에서의 NMOS 트랜지스터를 PMOS 트랜지스터로, PMOS 트랜지스터를 NMOS 트랜지스터로 치환한 회로 구성으로 되어 있다.
본 실시의 형태에 관한 샘플 홀드 회로는, 도 4에 도시한 샘플 홀드 회로의 구성에서의 차동쌍(10)에 대신하여 차동쌍(10')을 구비하고 있다. 차동쌍(10')은, 제1의 MOS 트랜지스터(Tr1') 및 제2의 MOS 트랜지스터(Tr2')로 이루어지는 한 쌍의 MOS 트랜지스터를 포함하고 있다. 제1의 MOS 트랜지스터(Tr1') 및 제2의 MOS 트랜지스터(Tr2')는, NMOS 트랜지스터로 이루어진다.
또한, 본 실시의 형태에 관한 샘플 홀드 회로는, 도 4에 도시한 샘플 홀드 회로의 구성에서의 스위치 트랜지스터(Tsw)에 대신하여 스위치 트랜지스터(Tsw')를 구비하고 있다. 스위치 트랜지스터(Tsw')는, PMOS 트랜지스터로 이루어진다.
또한, 본 실시의 형태에 관한 샘플 홀드 회로는, 도 4에 도시한 샘플 홀드 회로의 구성에서의 온 전압 제어 트랜지스터(Tr11)에 대신하여 온 전압 제어 트랜지스터(Tr12')를 구비하고 있다. 또한, 본 실시의 형태에 관한 샘플 홀드 회로는, 도 4에 도시한 샘플 홀드 회로의 구성에서의 오프 전압 제어 트랜지스터(Tr12)에 대신하여 오프 전압 제어 트랜지스터(Tr11')를 구비하고 있다.
온 전압 제어 트랜지스터(Tr12')는, PMOS 트랜지스터로 이루어진다. 온 전압 제어 트랜지스터(Tr12')는, 소스 단자가 스위치 트랜지스터(Tsw')의 게이트 단자에 접속되어 있다. 온 전압 제어 트랜지스터(Tr12')의 게이트 단자에는, x게이트 전압 신호(xGate)가 입력된다. 온 전압 제어 트랜지스터(Tr12')의 드레인 단자는, 제1의 MOS 트랜지스터(Tr1')와 제2의 MOS 트랜지스터(Tr2')가 상호 접속된 소정의 노드(20')에 접속되어 있다.
온 전압 제어 트랜지스터(Tr12')는, 입력 신호를 샘플 홀드시킬 때에, 스위치 트랜지스터(Tsw')의 게이트 단자를 소정의 노드(20')에 접속시킨다. 온 전압 제어 트랜지스터(Tr12')는, 차동쌍(10')이 부귀환 회로를 구성하는 경우에만, 스위치 트랜지스터(Tsw')의 게이트 단자를 소정의 노드(20')에 접속시킨다. 이에 의해, 스위치 트랜지스터(Tsw')의 온 전압은, 소정의 노드(20')의 전압이 된다.
여기서, 소정의 노드(20')의 전압은, 입력 신호의 신호 전압(Vsig)과 제1의 MOS 트랜지스터(Tr1') 및 제2의 MOS 트랜지스터(Tr2')에서의 게이트-소스 사이의 전압(Vgs)과의 차(Vsig-Vgs)이다. 입력 신호를 샘플 홀드시킬 때의 소정의 노드(20')의 전압은, 도 10에 도시한 바와 같이, GND 전압보다도 높은 전압이 된다.
오프 전압 제어 트랜지스터(Tr11')는, PMOS 트랜지스터로 이루어진다. 오프 전압 제어 트랜지스터(Tr11')는, 소스 단자가 전원 전압 공급 라인(11)에 접속되어 있다. 오프 전압 제어 트랜지스터(Tr11')의 게이트 단자에는, 게이트 전압 신호(Gate)가 입력된다. 오프 전압 제어 트랜지스터(Tr11')의 드레인 단자는, 스위치 트랜지스터(Tsw')의 게이트 단자에 접속되어 있다.
오프 전압 제어 트랜지스터(Tr11')는, 스위치 트랜지스터(Tsw')의 게이트 단자에, 스위치 트랜지스터(Tsw')를 오프시키는 소정의 오프 전압으로서, 도 10에 도시한 바와 같이, 전원 전압(VDD)을 인가한다.
도 9는, 비교례에 관한 샘플 홀드 회로에서의 온 전압을 나타내고 있다. 또한, 여기에서의 비교례에 관한 샘플 홀드 회로란, 도 1에 도시한 샘플 홀드 회로에서의 NMOS 트랜지스터를 PMOS 트랜지스터로, PMOS 트랜지스터를 NMOS 트랜지스터로 치환한 회로 구성이다. 또한, 도 9 및 도 10에서, Vth는, 스위치 트랜지스터(Tsw')가 온 하는, 신호 전압(Vsig)으로부터의 임계치 전압을 나타낸다.
비교례에 관한 샘플 홀드 회로에서는, 도 9에 도시한 바와 같이 스위치 트랜지스터(Tsw')의 온 전압은 GND 전압이고, 입력 신호의 신호 전압(Vsig)과의 괴리가 크다. 이에 대해, 본 실시의 형태에 관한 샘플 홀드 회로에서는, 도 10에 도시하는 바와 같이, 스위치 트랜지스터(Tsw')가 온 하는데 충분한, 또한 샘플한 입력 신호의 신호 전압(Vsig)과의 괴리가 커지지 않는 전위로 스위치 트랜지스터(Tsw')를 구동한다. 이에 의해, 상기 제1의 실시의 형태와 마찬가지로 샘플 어긋남이 억제된다.
기타의 구성 및 동작, 및 효과는, 상기 비교례 또는 제1의 실시의 형태와 개략 같아도 좋다.
<3. 적용례>
다음에, 상기 각 실시의 형태에서 설명한 샘플 홀드 회로의 적용례에 관해 설명한다.
본 개시의 샘플 홀드 회로는, 각종의 장치에서의 A/D 변환기나 콤퍼레이터 회로에 적용 가능하다. 여기서는, 한 예로서, 표시 장치의 콤퍼레이터 회로에 적용한 예를 설명한다.
도 11은, 각 실시의 형태에 관한 샘플 홀드 회로가 적용되는 표시 장치의 한 구성례를 도시하고 있다. 도 12는, 도 11에 도시한 표시 장치에서의 화소의 한 구성례를 도시하고 있다. 또한, 도면의 간략화를 위해, 도 11에는 3×5개의 화소만을 도시하고 있지만, 이것보다도 많은 화소를 갖는 구성이라도 좋다.
표시 장치는, 발광부(31), 및, 발광부(31)를 구동하는 구동 회로(32)로 구성된 화소(30)가, 복수, 2차원 매트릭스형상으로 배열되어 이루어진다. 화소(30)는 부화소라도 좋다. 복수의 화소(30)는, 제1의 방향 및 제2의 방향으로 2차원 매트릭스형상으로 배열되어 있다. 표시 장치는 또한, 화소(30)를 구동하기 위한 주변의 구동부로서, 전압 공급부(101), 주사 회로(102), 제어 파형 생성 회로(103), 및, 화상 신호 출력 회로(104)를 구비하고 있다. 주사 회로(102)는, 주사선(SCL)에 접속되어 있다.
발광부(31)는, 발광 다이오드(LED)로 구성되어 있고, 애노드 전극이 전원부에 접속되어 있다. 복수의 화소(30)의 각 구동 회로(32)는, 콤퍼레이터 회로(33), 전류원(34), 및, 발광부 구동용 트랜지스터(TRDrv)를 구비하고 있다.
발광부 구동용 트랜지스터(TRDrv)는, 예를 들면, n채널형의 트랜지스터로 이루어진다. 단, n채널형의 트랜지스터로 한정되는 것은 아니다. 발광부 구동용 트랜지스터(TRDrv)는, 드레인 전극이 발광부(31)의 캐소드 전극에 접속되고, 소스 전극이 전류원(34)을 통하여 접지부(그라운드)에 접속되어 있다.
콤퍼레이터 회로(33)에는, 상기 각 실시의 형태에 관한 샘플 홀드 회로를 적용 가능하다. 콤퍼레이터 회로(33)에는, 톱니 파형(鋸波形, saw-tooth wavelike)의 전압 변화를 갖는 제어 파형(발광 제어 파형)(VSaw)이 제어 파형 생성 회로(103)로부터 제어 파형선(PSL)을 통하여 주어짐과 함께, 신호 전압(Vsig)이 화상 신호 출력 회로(104)로부터 데이터선(DTL)을 통하여 주어진다. 또한, 신호 전압(Vsig)은, 구체적으로는, 화소(30)에서의 발광 상태(휘도)를 제어하는 발광 강도 신호의 전압(화상 신호 전압)이다. 콤퍼레이터 회로(33)는, 제어 파형(VSaw)과 신호 전압(Vsig)에 의거한 전위를 비교하고, 비교 결과에 의거한 소정 전압(편의상, 「제1의 소정 전압」라고 부른다)을 출력한다.
전류원(34)에는, 전압 공급부(101)로부터 기준 전압(VRef) 및 기준 전류(IRef)가 공급된다. 전류원(34)은, 기준 전압(VRef) 및 기준 전류(IRef)를 기초로 전압 전류 변환하여 정전류를 생성한다. 발광부 구동용 트랜지스터(TRDrv)는, 콤퍼레이터 회로(33)로부터 출력되는 제1의 소정 전압에 의해 구동됨으로써, 발광부(31)에 전류를 공급하고, 발광부(31)를 발광시킨다. 즉, 발광부 구동용 트랜지스터(TRDrv)는, 콤퍼레이터 회로(33)의 출력에 응하여 발광부(31)에 전류를 공급하는 전류 공급부를 구성하고 있다.
표시 장치는, 각 화소(30)가 콤퍼레이터 회로(33)를 포함하는 구동 회로(32)를 가짐으로써, 신호 전압(Vsig)에 의거한 전위에 응한 시간만큼 발광부(31)를 발광시킨다, 즉, 발광부(31)를 PWM 구동하는 구동법을 채택하고 있다. 이 PWM 구동법에 의하면, 발광부(31)의 발광 편차를 경감할 수 있는 이점이 있다.
<4. 기타의 실시의 형태>
본 개시에 의한 기술은, 상기 각 실시의 형태의 설명으로 한정되지 않고 여러가지의 변형 실시가 가능하다.
예를 들면, 본 기술은 이하와 같은 구성을 취할 수 있다.
(1)
제1의 MOS 트랜지스터 및 제2의 MOS 트랜지스터를 포함하고, 상기 제1의 MOS 트랜지스터 및 상기 제2의 MOS 트랜지스터의 서로의 소스 단자가 소정의 노드에 상호 접속되고, 상기 제1의 MOS 트랜지스터의 게이트 단자에 입력 신호가 입력되는 차동쌍과,
상기 제2의 MOS 트랜지스터의 게이트 단자에 접속되고, 상기 입력 신호를 샘플 홀드하는 커패시터와,
상기 커패시터 및 상기 제2의 MOS 트랜지스터의 게이트 단자에 소스 단자가 접속되고, 소정의 온 전압이 인가된 때에 상기 커패시터에 상기 입력 신호를 샘플 홀드시키는 스위치 트랜지스터와,
상기 입력 신호를 샘플 홀드시킬 때에, 상기 스위치 트랜지스터의 게이트 단자를 상기 소정의 노드에 접속시키는 온 전압 제어 트랜지스터를 구비하는 샘플 홀드 회로.
(2)
상기 차동쌍은, 상기 제1의 MOS 트랜지스터의 게이트 단자가 정 입력단자, 상기 제2의 MOS 트랜지스터의 게이트 단자가 부 입력단자를 구성함과 함께, 상기 스위치 트랜지스터가 온 한 때에 부귀환 회로를 구성하고,
상기 온 전압 제어 트랜지스터는, 상기 부귀환 회로를 구성하는 경우에만, 상기 스위치 트랜지스터의 게이트 단자를 상기 소정의 노드에 접속시키는
상기 (1)에 기재된 샘플 홀드 회로.
(3)
상기 스위치 트랜지스터의 게이트 단자에, 상기 스위치 트랜지스터를 오프시키는 소정의 오프 전압을 인가하는 오프 전압 제어 트랜지스터를 또한 구비하는
상기 (1) 또는 (2)에 기재된 샘플 홀드 회로.
(4)
상기 소정의 노드의 전압은, 상기 입력 신호의 전압과 제1의 MOS 트랜지스터 및 제2의 MOS 트랜지스터에서의 게이트-소스 사이의 전압의 합인
상기 (1) 내지 (3)의 어느 하나에 기재된 샘플 홀드 회로.
(5)
전원 전압을 공급하는 전원 전압 공급 라인을 또한 구비하고,
상기 입력 신호를 샘플 홀드시킬 때의 상기 소정의 노드의 전압은, 상기 전원 전압보다도 낮은 전압인
상기 (1) 내지 (4)의 어느 하나에 기재된 샘플 홀드 회로.
(6)
샘플 홀드 회로를 가지며, 입력 신호로서 화상 신호가 입력되는 콤퍼레이터 회로를 포함하고,
상기 샘플 홀드 회로는,
제1의 MOS 트랜지스터 및 제2의 MOS 트랜지스터를 포함하고, 상기 제1의 MOS 트랜지스터 및 상기 제2의 MOS 트랜지스터의 서로의 소스 단자가 소정의 노드에 상호 접속되고, 상기 제1의 MOS 트랜지스터의 게이트 단자에 입력 신호가 입력되는 차동쌍과,
상기 제2의 MOS 트랜지스터의 게이트 단자에 접속되고, 상기 입력 신호를 샘플 홀드하는 커패시터와,
상기 커패시터 및 상기 제2의 MOS 트랜지스터의 게이트 단자에 소스 단자가 접속되고, 소정의 온 전압이 인가된 때에 상기 커패시터에 상기 입력 신호를 샘플 홀드시키는 스위치 트랜지스터와,
상기 입력 신호를 샘플 홀드시킬 때에, 상기 스위치 트랜지스터의 게이트 단자를 상기 소정의 노드에 접속시키는 온 전압 제어 트랜지스터를 구비하는 표시 장치.
본 출원은, 일본 특허청에서 2015년 12월 16일에 출원된 일본 특허출원 번호 제2015-245531호를 기초로 하여 우선권을 주장하는 것이고, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당업자라면, 설계상의 요건이나 다른 요인에 응하여, 여러 가지의 수정, 콤비네이션, 서브콤비네이션, 및 변경을 상도 할 수 있는데, 그들은 첨부한 청구의 범위나 그 균등물의 범위에 포함되는 것으로 이해된다.

Claims (6)

  1. 제1의 MOS 트랜지스터 및 제2의 MOS 트랜지스터를 포함하고, 상기 제1의 MOS 트랜지스터 및 상기 제2의 MOS 트랜지스터의 서로의 소스 단자가 소정의 노드에 상호 접속되고, 상기 제1의 MOS 트랜지스터의 게이트 단자에 입력 신호가 입력되는 차동쌍과,
    상기 제2의 MOS 트랜지스터의 게이트 단자에 접속되고, 상기 입력 신호를 샘플 홀드하는 커패시터와,
    상기 커패시터 및 상기 제2의 MOS 트랜지스터의 게이트 단자에 소스 단자가 접속되고, 소정의 온 전압이 인가된 때에 상기 커패시터에 상기 입력 신호를 샘플 홀드시키는 스위치 트랜지스터와,
    상기 입력 신호를 샘플 홀드시킬 때에, 상기 스위치 트랜지스터의 게이트 단자를 상기 소정의 노드에 접속시키는 온 전압 제어 트랜지스터와,
    상기 스위치 트랜지스터의 게이트 단자에, 상기 스위치 트랜지스터를 오프시키는 소정의 오프 전압을 인가하는 오프 전압 제어 트랜지스터를 구비하는 것을 특징으로 하는 샘플 홀드 회로.
  2. 제1항에 있어서,
    상기 차동쌍은, 상기 제1의 MOS 트랜지스터의 게이트 단자가 정 입력단자, 상기 제2의 MOS 트랜지스터의 게이트 단자가 부 입력단자를 구성함과 함께, 상기 스위치 트랜지스터가 온 한 때에 부귀환 회로를 구성하고,
    상기 온 전압 제어 트랜지스터는, 상기 부귀환 회로를 구성하는 경우에만, 상기 스위치 트랜지스터의 게이트 단자를 상기 소정의 노드에 접속시키는 것을 특징으로 하는 샘플 홀드 회로.
  3. 제1항에 있어서,
    상기 소정의 노드의 전압은, 상기 입력 신호의 전압과 제1의 MOS 트랜지스터 및 제2의 MOS 트랜지스터에서의 게이트-소스 사이의 전압의 합인 것을 특징으로 하는 샘플 홀드 회로.
  4. 제1항에 있어서,
    전원 전압을 공급하는 전원 전압 공급 라인을 또한 구비하고,
    상기 입력 신호를 샘플 홀드시킬 때의 상기 소정의 노드의 전압은, 상기 전원 전압보다도 낮은 전압인 것을 특징으로 하는 샘플 홀드 회로.
  5. 샘플 홀드 회로를 가지며, 입력 신호로서 화상 신호가 입력되는 콤퍼레이터 회로를 포함하고,
    상기 샘플 홀드 회로는,
    제1의 MOS 트랜지스터 및 제2의 MOS 트랜지스터를 포함하고, 상기 제1의 MOS 트랜지스터 및 상기 제2의 MOS 트랜지스터의 서로의 소스 단자가 소정의 노드에 상호 접속되고, 상기 제1의 MOS 트랜지스터의 게이트 단자에 입력 신호가 입력되는 차동쌍과,
    상기 제2의 MOS 트랜지스터의 게이트 단자에 접속되고, 상기 입력 신호를 샘플 홀드하는 커패시터와,
    상기 커패시터 및 상기 제2의 MOS 트랜지스터의 게이트 단자에 소스 단자가 접속되고, 소정의 온 전압이 인가된 때에 상기 커패시터에 상기 입력 신호를 샘플 홀드시키는 스위치 트랜지스터와,
    상기 입력 신호를 샘플 홀드시킬 때에, 상기 스위치 트랜지스터의 게이트 단자를 상기 소정의 노드에 접속시키는 온 전압 제어 트랜지스터와,
    상기 스위치 트랜지스터의 게이트 단자에, 상기 스위치 트랜지스터를 오프시키는 소정의 오프 전압을 인가하는 오프 전압 제어 트랜지스터를 구비하는 것을 특징으로 하는 표시 장치.
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