JPS63168899A - ピ−クホ−ルド回路 - Google Patents
ピ−クホ−ルド回路Info
- Publication number
- JPS63168899A JPS63168899A JP62000668A JP66887A JPS63168899A JP S63168899 A JPS63168899 A JP S63168899A JP 62000668 A JP62000668 A JP 62000668A JP 66887 A JP66887 A JP 66887A JP S63168899 A JPS63168899 A JP S63168899A
- Authority
- JP
- Japan
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- level
- analog switch
- comparator
- switch element
- control signal
- Prior art date
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- Granted
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- 238000005070 sampling Methods 0.000 claims abstract description 4
- 239000003990 capacitor Substances 0.000 claims description 12
- 230000007257 malfunction Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体回路に関し、特にピークホールド回路に
関する。
関する。
従来この種のピークホールド回路は第３図に示すように
入力側（以下Ｖｉｎと記す）からコンパレータ２１の十
人力とアナログスイッチ素子２２の一方の端子にそれぞ
れ接続しアナログスイッチ２２の他の端子はコパレータ
２１の一人力と接続されさらにこの接続点と接地電位と
の間に容量２３を接続し、これをＶ ｏ ｕ ｔとする
。コンパ−レータ２１の出力はサンプリングのために入
力された制御信号Φとゲート回路２４で論理を取りアナ
ログスイッチ素子２１のゲートに入力される。
入力側（以下Ｖｉｎと記す）からコンパレータ２１の十
人力とアナログスイッチ素子２２の一方の端子にそれぞ
れ接続しアナログスイッチ２２の他の端子はコパレータ
２１の一人力と接続されさらにこの接続点と接地電位と
の間に容量２３を接続し、これをＶ ｏ ｕ ｔとする
。コンパ−レータ２１の出力はサンプリングのために入
力された制御信号Φとゲート回路２４で論理を取りアナ
ログスイッチ素子２１のゲートに入力される。
ここでＶｉｎに接地電位から十方向に変化する電圧を加
えた場合を考える。最初ＶｏｕｔをＯ■とするとＶｉｎ
が○■より少しでも十になるとコンパレータ２１の出力
は“ハイ”レベルとなる、この時制御信号Φも“ハイ”
レベルである場合アナログスイッチ素子２２を導通させ
容量２３にＶｉｎのレベルを充電する、この状態はＶ
ｉ ｎ ＞Ｖｏｕｔの時でかつ制御信号Φが“ハイパレ
ベルの時継続する。Ｖｉ ｎ＜Ｖｏｕｔの時コンパレー
タ２１は“ロー”レベルを出力し、制御信号の状態にか
かわらずアナログスイッチ素子２２は非導通になり、Ｖ
ｏｕｔは以前の値を保持する。ここでＶｏｕｔは高イン
ピーダンスの為入力インピーダンスの高い増幅器で受け
る。
えた場合を考える。最初ＶｏｕｔをＯ■とするとＶｉｎ
が○■より少しでも十になるとコンパレータ２１の出力
は“ハイ”レベルとなる、この時制御信号Φも“ハイ”
レベルである場合アナログスイッチ素子２２を導通させ
容量２３にＶｉｎのレベルを充電する、この状態はＶ
ｉ ｎ ＞Ｖｏｕｔの時でかつ制御信号Φが“ハイパレ
ベルの時継続する。Ｖｉ ｎ＜Ｖｏｕｔの時コンパレー
タ２１は“ロー”レベルを出力し、制御信号の状態にか
かわらずアナログスイッチ素子２２は非導通になり、Ｖ
ｏｕｔは以前の値を保持する。ここでＶｏｕｔは高イン
ピーダンスの為入力インピーダンスの高い増幅器で受け
る。
上述した従来のピークホールド回路はプリチャ−−ジす
る期間つまり制御信号Φが“ハイパレベルの時アナログ
スイッチ素子２２を導通し、比較する期間つまり制御信
号Φが“ロー″レベルの時非導通とする。この非導通す
る時次の問題が起こる。これは第４図（Ａ）に示すよう
にゲートに加わる電圧ＶＱがアナログスイッチ素子Ｍｍ
のスレショルド電圧ＶＴ以上の場合はゲート電圧ＶＧが
変化した時に電極間容量Ｃｄを介して容量ｃｈの端子電
圧Ｖｄに影響が出てくるがＶＴより上の場合アナログス
イッチ素子Ｍｍは導通しているので容量Ｃｈの端子電圧
Ｖｄはすぐにアナログ入力電圧Ｖｓに等しくなる。とこ
ろが第４図（Ｂ）な示すようにＶ。が■Ｔ以下まで、変
化するとアナログスイッチ素子Ｍｍは非導通してしまう
為、ｖｅが゛ハイ”から“ロー”レベルに移る時、Ｖｄ
つまり容ｊＬ２３に畜えられているピーク値を押し下げ
いつまで過ってもピークが見つからないかのような誤動
作をする欠点がある。上述した従来のピークホールド回
路はプリチャージする期間つまり制御信号Φが“ハイパ
レベルの時アナログスイッチ素子を導通し、比較する期
間つまり制御信号Φが“ロー°°レベルの時非導通とす
る。これは制御信号がない場合この回路では“ハイ”に
固定した時次の問題が起こる。この回路のスイッチング
スピードを決めている個所はアナログスイッチ素子のイ
ンピーダンスと保持容量との積で決まる時定数が大部分
である。このピークホールド回路は十人力〉−人力つま
り入力■１゜がロー→ハイの方へ変化する時には素早く
追従しないとピーク値が低くホールドされる、つまり、
精度が悪くなる反面、あまり早く追従すると十人力く一
人力、つまり、入力がハイ−ローの方へ変化する時には
出力を反転させるだけの電位差が発生せずいつまでな
−ってもアナログスイッチ素子を非導通にできない現象
が起こる可能性がある。このような事を防ぐ為アナログ
スイッチ素子をあるサイクルで非導通としコンパレータ
が比較しやすいようにホールド値を固定した。これは、
入力が変化しているとすれば入力とホールド値がどんど
ん離れるからである。しかしこのあるサイクルで非導通
とする時前述の誤動作が起こることになる。
る期間つまり制御信号Φが“ハイパレベルの時アナログ
スイッチ素子２２を導通し、比較する期間つまり制御信
号Φが“ロー″レベルの時非導通とする。この非導通す
る時次の問題が起こる。これは第４図（Ａ）に示すよう
にゲートに加わる電圧ＶＱがアナログスイッチ素子Ｍｍ
のスレショルド電圧ＶＴ以上の場合はゲート電圧ＶＧが
変化した時に電極間容量Ｃｄを介して容量ｃｈの端子電
圧Ｖｄに影響が出てくるがＶＴより上の場合アナログス
イッチ素子Ｍｍは導通しているので容量Ｃｈの端子電圧
Ｖｄはすぐにアナログ入力電圧Ｖｓに等しくなる。とこ
ろが第４図（Ｂ）な示すようにＶ。が■Ｔ以下まで、変
化するとアナログスイッチ素子Ｍｍは非導通してしまう
為、ｖｅが゛ハイ”から“ロー”レベルに移る時、Ｖｄ
つまり容ｊＬ２３に畜えられているピーク値を押し下げ
いつまで過ってもピークが見つからないかのような誤動
作をする欠点がある。上述した従来のピークホールド回
路はプリチャージする期間つまり制御信号Φが“ハイパ
レベルの時アナログスイッチ素子を導通し、比較する期
間つまり制御信号Φが“ロー°°レベルの時非導通とす
る。これは制御信号がない場合この回路では“ハイ”に
固定した時次の問題が起こる。この回路のスイッチング
スピードを決めている個所はアナログスイッチ素子のイ
ンピーダンスと保持容量との積で決まる時定数が大部分
である。このピークホールド回路は十人力〉−人力つま
り入力■１゜がロー→ハイの方へ変化する時には素早く
追従しないとピーク値が低くホールドされる、つまり、
精度が悪くなる反面、あまり早く追従すると十人力く一
人力、つまり、入力がハイ−ローの方へ変化する時には
出力を反転させるだけの電位差が発生せずいつまでな
−ってもアナログスイッチ素子を非導通にできない現象
が起こる可能性がある。このような事を防ぐ為アナログ
スイッチ素子をあるサイクルで非導通としコンパレータ
が比較しやすいようにホールド値を固定した。これは、
入力が変化しているとすれば入力とホールド値がどんど
ん離れるからである。しかしこのあるサイクルで非導通
とする時前述の誤動作が起こることになる。
ところでこのアナログスイッチ素子は上記説明で解るよ
うに１クロツクおきに非導通とする必要がないので非導
通とするのは十人力く一人力の関係が成立した時のみ非
導通とすれば良い０本発明では完全に非導通とする時以
外はこのアナログスイッチ素子を高い抵抗にすることに
より誤動から逃れる事ができる。
うに１クロツクおきに非導通とする必要がないので非導
通とするのは十人力く一人力の関係が成立した時のみ非
導通とすれば良い０本発明では完全に非導通とする時以
外はこのアナログスイッチ素子を高い抵抗にすることに
より誤動から逃れる事ができる。
本発明のピークホールド回路は、前述した誤動作を防ぐ
為に、アナログスイッチ素子を制御する３値の出力レベ
ルを有するレベル制御回路を有している。
為に、アナログスイッチ素子を制御する３値の出力レベ
ルを有するレベル制御回路を有している。
第１図は本発明の第１の実施例を示す回路図である。Ｖ
ｉｎからコンパレータ１の十人力とアナログスイッチ素
子２の一方の端子にそれぞれ接続しアナログスイッチ素
子２の他の端子はコンパレータ１の一人力と接続されさ
らにこの接続点と、接地電位との間に容量３を接続しこ
れをＶｏｕｔとする。コンパレータ１の出力は制御信号
Φとゲート回路４及びレベル制御回路５で論理を取りア
ナログスイッチ素子２のゲートに入力される。
ｉｎからコンパレータ１の十人力とアナログスイッチ素
子２の一方の端子にそれぞれ接続しアナログスイッチ素
子２の他の端子はコンパレータ１の一人力と接続されさ
らにこの接続点と、接地電位との間に容量３を接続しこ
れをＶｏｕｔとする。コンパレータ１の出力は制御信号
Φとゲート回路４及びレベル制御回路５で論理を取りア
ナログスイッチ素子２のゲートに入力される。
第５図はレベル制御回２８５の一例でＰＭＯ３）ランジ
スタ３１とＮＭＯ３）ランジスタ３２でインバータを構
成するとともに、ＮＭＯＳトランジスタ３２のソースが
アナログスイッチ素子２を非導通しない程度の低い電圧
だけバイアスするバイアス源Ｖｏと接続している。この
インバータの入力１でゲート回路４の出力信号を受け、
出力をアナログスイッチ素子２のゲート端子に出してい
る。また人力２はバイアス’ＦＭ Ｖ ｏを短絡するた
めのトランジスタ３３のゲートにインバータ２４を介し
接続されている。この端子はコンパレータ１の出力信号
を受ける。
スタ３１とＮＭＯ３）ランジスタ３２でインバータを構
成するとともに、ＮＭＯＳトランジスタ３２のソースが
アナログスイッチ素子２を非導通しない程度の低い電圧
だけバイアスするバイアス源Ｖｏと接続している。この
インバータの入力１でゲート回路４の出力信号を受け、
出力をアナログスイッチ素子２のゲート端子に出してい
る。また人力２はバイアス’ＦＭ Ｖ ｏを短絡するた
めのトランジスタ３３のゲートにインバータ２４を介し
接続されている。この端子はコンパレータ１の出力信号
を受ける。
動作は基本的には従来のものと同じで十人力（Ｖｉｎ）
＞−人力（Ｖｏｕｔ）のときコンパレータの出力は“°
ハイ”レベル、十人力（Ｖｉｎ）く−人力（Ｖｏｕｔ）
のときコンパレータ１の出力は゛ロー′”レベルとなる
。違う所は制御信号Φが“ハイパレベル、コンパレータ
１の出力も“ハイ”レベルの時、レベル制御回路５の出
力は“ハイ”レベルとなりアナログスイッチ素子２を導
通させ容量３に入力電圧Ｖｉｎを充電する。次に制御信
号Φが“ロー′レベル、コンパレータ１の出力が゛ハイ
”レベルの時レベル制御回路５は中間レベルを出力し、
アナログスイッチ素子２を高い抵抗値にさせる。この時
コンパレータ１の十人力がロー−ハイに変化している場
合は十人力と一人力の差が広がるが、次のサイクルで制
御信号Φが“ハイパレベルになれば、またその差は縮む
、この間コンパレータは“ハイ”レベルを出し続ける。
＞−人力（Ｖｏｕｔ）のときコンパレータの出力は“°
ハイ”レベル、十人力（Ｖｉｎ）く−人力（Ｖｏｕｔ）
のときコンパレータ１の出力は゛ロー′”レベルとなる
。違う所は制御信号Φが“ハイパレベル、コンパレータ
１の出力も“ハイ”レベルの時、レベル制御回路５の出
力は“ハイ”レベルとなりアナログスイッチ素子２を導
通させ容量３に入力電圧Ｖｉｎを充電する。次に制御信
号Φが“ロー′レベル、コンパレータ１の出力が゛ハイ
”レベルの時レベル制御回路５は中間レベルを出力し、
アナログスイッチ素子２を高い抵抗値にさせる。この時
コンパレータ１の十人力がロー−ハイに変化している場
合は十人力と一人力の差が広がるが、次のサイクルで制
御信号Φが“ハイパレベルになれば、またその差は縮む
、この間コンパレータは“ハイ”レベルを出し続ける。
もし十人力がハイ→ローに変化している場合はやはりそ
の差が開くので、もしコンパレータ１内にオフセットが
あり“ハイ”レベルを出していた場合でも゛ロー′”レ
ベルにできる。さらにコンパレータ１の十人力がロー→
ハイ→ローと変化した場合は、−人力はあまり変化しな
いが次のサイクルでコンパレータ１の出力が“ロー”レ
ベルになる。従って必要とされる精度が厳しい場合制御
信号Φのサイクルを速くする必要がある。
の差が開くので、もしコンパレータ１内にオフセットが
あり“ハイ”レベルを出していた場合でも゛ロー′”レ
ベルにできる。さらにコンパレータ１の十人力がロー→
ハイ→ローと変化した場合は、−人力はあまり変化しな
いが次のサイクルでコンパレータ１の出力が“ロー”レ
ベルになる。従って必要とされる精度が厳しい場合制御
信号Φのサイクルを速くする必要がある。
第２図は本発明の第２の実施例を示す回路図である。第
１図のアナログスイッチ素子２の代りにアナログスイッ
チ素子１２と１６を直列に接続したものを使う。この時
アログスイッチ素子１６のゲートにはコンパレータ１１
の出力が直接入り、アナログスイッチ素子１２のゲート
にはレベル制御回路１５の出力が接続される。レベル制
御回路１５は入力１に制御信号ろを入力２には接地レベ
ルを加える。コンパレータ１１の一人力を接地間に容量
１３を接続している。動作はまったく第１の実施例と同
じ論理を取るためにゲート回路４を取り除いている。こ
の為アナログスイッチ素子が２個直列に入った為スイッ
チとして使った場合のオン抵抗およびスイッチングスピ
ードが１個の時に較べ不利となるが回路が簡単になる。
１図のアナログスイッチ素子２の代りにアナログスイッ
チ素子１２と１６を直列に接続したものを使う。この時
アログスイッチ素子１６のゲートにはコンパレータ１１
の出力が直接入り、アナログスイッチ素子１２のゲート
にはレベル制御回路１５の出力が接続される。レベル制
御回路１５は入力１に制御信号ろを入力２には接地レベ
ルを加える。コンパレータ１１の一人力を接地間に容量
１３を接続している。動作はまったく第１の実施例と同
じ論理を取るためにゲート回路４を取り除いている。こ
の為アナログスイッチ素子が２個直列に入った為スイッ
チとして使った場合のオン抵抗およびスイッチングスピ
ードが１個の時に較べ不利となるが回路が簡単になる。
以上説明したように本発明は、コンパレータの出力が“
ハイ”レベルの時２つの状態つまり、制御信号Φが“ハ
イ”レベルの時はアナログスイッチ素子は導通し抵抗の
低い状態となり、制御信号が“ロー”レベルの時はアナ
ログスイッチ素子は導通しているが高抵抗の状態をもつ
ことになる。
ハイ”レベルの時２つの状態つまり、制御信号Φが“ハ
イ”レベルの時はアナログスイッチ素子は導通し抵抗の
低い状態となり、制御信号が“ロー”レベルの時はアナ
ログスイッチ素子は導通しているが高抵抗の状態をもつ
ことになる。
このことによりアナログスイッチ素子は完全な非導通と
ならず、非導通状態の時に起こるゲート、トレインオー
バーラツプ容量分の押し下げがなくなり、従来あったピ
ークを検出できないという誤動作を防ぐ効果がある。
ならず、非導通状態の時に起こるゲート、トレインオー
バーラツプ容量分の押し下げがなくなり、従来あったピ
ークを検出できないという誤動作を防ぐ効果がある。
第１（２Ｉは本発明の第１の実施例を示す回路図、第２
図は本発明の第２の実施例を示す回路図、第３図は従来
例を示す回路図、第４図（Ａ）。 （Ｂ）はゲート、ドレイン間容量による誤動作を説明す
る図、第５図はレベル制御回路５．１５の一例を示す回
路図である。１，１１．２１はコンパレータ、２，１２
．２２はアナログスイッチ素子、３，１３．２３は容量
、５，１５はレベル制御回路、４，２４はゲート回路、
３１はＰＭＯＳトランジスタ、３２．３３はＮＭＯＳト
ランジスタ、３４はインバータ、Ｖｏはバイアス電源。
図は本発明の第２の実施例を示す回路図、第３図は従来
例を示す回路図、第４図（Ａ）。 （Ｂ）はゲート、ドレイン間容量による誤動作を説明す
る図、第５図はレベル制御回路５．１５の一例を示す回
路図である。１，１１．２１はコンパレータ、２，１２
．２２はアナログスイッチ素子、３，１３．２３は容量
、５，１５はレベル制御回路、４，２４はゲート回路、
３１はＰＭＯＳトランジスタ、３２．３３はＮＭＯＳト
ランジスタ、３４はインバータ、Ｖｏはバイアス電源。
Claims (1)
- 【特許請求の範囲】 １、第一のアナログスイッチ素子と第一のコンパレータ
と第一の容量を有し前記第一のコンパレータの＋入力側
、−入力側に第一のアナログスイッチ素子のそれぞれ一
方の端子が接続され＋入力側を入力端子とし−入力側は
第一の容量が対接地間に接続されこれを出力端子とする
ピークホールド回路において、第一のコンパレータの出
力および入力されたサンプリングのための制御信号が“
ハイ”レベルの時第一のアナログスイッチ素子を導通さ
せ、第一のコンパレータの出力が“ハイ”レベルで前記
制御信号が“ロー”レベルの時第一のアナログスイッチ
素子のオン抵抗が前記制御信号が“ハイ”レベルの時よ
り大きくなり、第一のコンパレータの出力が“ロー”レ
ベルの時は制御信号の状態に関係なく第一のアナログス
イッチ素子は非導通させるレベル制御回路を有すること
を特徴とするピークホールド回路。 ２、第一のアナログスイッチ素子と第一のコンパレータ
と第一の容量を有し前記第一のコパレータの＋入力側、
−入力側に第一のアナログスイッチ素子のそれぞれ一方
の端子が接続され＋入力側を入力端子とし−入力側は第
一の容量が対接地間に接続されこれを出力端子とするピ
ークホールド回路において、前記第一のアナログスイッ
チ素子と直列に第二のアナログスイッチ素子を接続し、
一方のアナログスイッチ素子の制御入力は第一のコンパ
レータの出力を入力し、他のアナログスイッチ素子の制
御入力には入力されたサンプリングのための制御信号が
“ハイ”レベルの時導通し、“ロー”レベルの時はその
オン抵抗が前記制御信号が“ハイ”レベルの時より大き
くするレベル制御回路が接続されて成ることを特徴とす
るピークホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62000668A JPS63168899A (ja) | 1987-01-05 | 1987-01-05 | ピ−クホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62000668A JPS63168899A (ja) | 1987-01-05 | 1987-01-05 | ピ−クホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63168899A true JPS63168899A (ja) | 1988-07-12 |
| JPH0512797B2 JPH0512797B2 (ja) | 1993-02-18 |
Family
ID=11480120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62000668A Granted JPS63168899A (ja) | 1987-01-05 | 1987-01-05 | ピ−クホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63168899A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724003B1 (en) | 1999-01-11 | 2004-04-20 | Ebara Corporation | Electron beam-irradiating reaction apparatus |
| WO2017104280A1 (ja) * | 2015-12-16 | 2017-06-22 | ソニー株式会社 | サンプルホールド回路、および表示装置 |
-
1987
- 1987-01-05 JP JP62000668A patent/JPS63168899A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724003B1 (en) | 1999-01-11 | 2004-04-20 | Ebara Corporation | Electron beam-irradiating reaction apparatus |
| WO2017104280A1 (ja) * | 2015-12-16 | 2017-06-22 | ソニー株式会社 | サンプルホールド回路、および表示装置 |
| US10515709B2 (en) | 2015-12-16 | 2019-12-24 | Sony Corporation | Sample- and-hold circuit and display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0512797B2 (ja) | 1993-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |