JPS626537A - フラツシユ型ａ／ｄ変換器用負荷制限装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈発明の利用分野〉 この発明は、フラッシュ型アナログ／ディジタル（Ａ／
Ｄ）変換器に関し、特にＡ／Ｄ変換器に対する動作信号
による負荷を減少させる構成に関する。

〈発明の背景〉 フラッシュ型Ａ／Ｄ変換器は、アナログ入力信号を複数
の階段状の基準電位と同時に比較して、両者間でもつと
も整合したものを求める装置である。例えば、オーバフ
ロービットを備えた７ピツ）Ａ／Ｄ変換器は、同時比較
を行うために１２８（すなわち２）個の比較器を用いる
。例えば、ＲＣＡ社から市販されている集積回路（ＩＣ
）　ＣＡ３３００のような型のＡ／Ｄ変換器では、各比
較器は、結合キャパシタを介して、上述した複数の基準
電位のうちの１つと、アナログ入力信号とに交互に結合
される。入力信号より小さな値の基準電位に結合されて
贋る全ての比較器の出力は、一方の出力状態を呈し、残
りの比較器は他方の出力状態を呈する。

各比較器の出力は、論理回路（例えばＰＬＡ）に供給さ
れ、この論理回路はアナログ入力信号の大きさに関連す
る並列７ビツト２進コードを生成する。

各サイクル中、種々のキャパシタＣ例えば結合キャパシ
タ、およびスイッチングトランジスタのゲート容量と寄
生容量等）か、それぞれの基準電位と入力信号との間で
充放電される。入力信号が基準電位レベル範囲のどちら
か一方の端にあるとき、基準電位を供給するラダーと入
力信号源とに対して最大電流ドレインが生じる。一方、
入力信号が基準電位レベルの中間点にあるときは、多数
のキャパシタが各サイクル中逆方向に等しく充電される
傾向があるので、基準電位ラダーと入力信号源に対する
電流ドレインは最少になる。

基準電位ラダーと入力信号源とに対する電流ドレインは
、装置の特性に非直線性を導入し、さらにＡ／Ｄ変換器
のサイクル率を減少させるか又は、一定のサイクル率に
対する変換器の精度を劣化させてしまうので、この電流
ドレインを減少させることか望ましい。

ディングウオール（Ｄｉ　ｎｇｗａｌ　ｌ　）氏等に付
与された米国特許第４５０’７６４９号の明細書には、
大きな電流ドレインについての上述した問題に対する１
つの解決法が開示されている。この米国特許の発明にお
いては、電界効果トランジスタ（ＦＥＴ　）を複数の結
合キャパシタの各々と人力信号バスとの間に直列に接続
している。各ＦＥＴのゲート電極は、基準電位ラダーに
沿った各ＦＥＴの相対位置に従って調整された直流電位
にバイアスされている。ＦＥＴは、入力信号の成る領域
に対して、複数のキャパシタをそれぞれの負荷素子とす
るソースホロワ−モードで動作するようにされており、
その結果、個々の結合キャパシタは、各ＦＥＴの直流ゲ
ート電位からそのしきい値を差引いた値を越える電位ま
で充放電することがなく、従って基準電位ラダーへの負
荷が減少する。

〈発明の概要〉 この発明は、負荷を減少させるための上記とは別の構想
を提案するもので、この発明によれば、入力信号はその
値か基準電位レベル範囲の中間点より上か下かを決定す
るために検査される。入力信号か中間点より上なら、比
較器の下側のグループ（例えば下側の２５係）に、入力
信号の代シに一定の低電圧（例えば０，２５Ｖ　　　）
が供給される。

ＥＦ 一方、入力信号か中間点より下なら、比較器の上側グル
ープ（例えば上側２５％）には人力信号の代りに、一定
の高電圧（例えば０．７５ｖＲＥＦ）が供給される。

く詳細な説明〉 第１図に並列７ビツト出力信号１２を生成できる代表的
なフラッシュＡ／Ｄ変換器工０を示す。このＡ／Ｄ変換
器１０はおおむね、上述した米国特許第４５０７６４９
号の明細書に開示されている型のものである７ビツト出
力信号は、最大許容入力信号（すなわちＶ　　）を１２
８（すなわち２）の等間隔にＢＦ 分けた階段値に対応する。これは、電源２０から既知の
電圧ＶＲＥＦを線形の抵抗器によって構成された基準電
位ラダー２２に印加し、この抵抗器ラダーの両端間に１
２８個のタップを等間隔に配置して、これから各基準電
位を取シ出すことによってなされる。１２８個のタップ
には、順次増加する基準電圧が生成されてｈる。

アナログ人力信号は、入力信号源３０に結合された入力
バス３２から得られる。複数のスイッチ４０か、各サイ
クル中に、比較器６０に対して、それに対応する結合キ
ャパシタ５０を介して入力信号と各基準電圧とを交互に
供給する。入力電圧より値が小さい基準電圧が供給され
ている比較器６０の出力は、一方の出力状態（例えば論
理「高」）を呈し、残りの比較器は他方の出力状態Ｃ例
えば論理「低」）を呈する。

各比較器６０は、所定の間隔で入力信号をサンプルおよ
び比較するようにクロック制御される。サンプリング期
間の終シで比較器６０の出力状態は、それぞれのランチ
７０に記憶される。

ランチ７０の出力は、それぞれの３人力アンドゲート８
０に供給される。各アンドゲート８０は、各すイクルに
おいて３つの連続する階段状に増加する比較器状態を検
査する。各アンドゲート８０は、そのアンドゲートに結
合されている２つの隣接するランチが論理「冨」出力状
態で、次に高いラッチが論理「低」出力状態を呈してい
る場合だけ、論理「高」出力状態を呈する。このアンド
ゲート構成は、比較器６０の出力状態における遷移点を
検出し、与えられた１つの入力信号に対してただ１つの
論理「高」出力状態を生成する。

アンドゲート８０の出力は、プログラマブル論理配列（
すなわちＰＬＡ　）　９０に供給される。このプログラ
マブル論理配列は、その時論理「高」出力状態を呈して
いるアンドゲートに対応する並列７ビツトの出力信号１
２を生成する。

第１図のＡ　／　Ｄ変換器１０の一部の詳細を第２図に
示す。一対の相補トランジスタスイッチ４２と４４が、
各サイクル中に結合キャパシタ５２を介して比較器６２
に基準電位と入力電位とを交互に供給するように働らく
。

比較器６２は、Ｐ型およびＮ型の電界効果トランジスタ
（ＦＥＴ　）　６４と６６とを備えた自己バイアス型Ｃ
ＭＯＳインバータによって形成されている。ＦＥＴ６４
と６６は、正の電位源（ＶＤＤ　”Ｊと接地電位との間
に互いに直列に結合された導電路を有する。ＦＥＴ６４
と６６のゲート電極は相互に結合されて、共通入力端子
を形成している。ＦＥＴ６４と６６の出力信号は、これ
らＦＢＴの導電路の共通接続点から取出される。

Ｐ型及びＮ型ＭＯ８装置から成る相補トランジスタスイ
ッチ６８が、一対の相補制御信号、φとφとに応動して
、インバータ入力端子にインバータ出力端子を選択的に
結合する。これによって、インバータ６２は結合キャパ
シタ５２に蓄積されたバイアス電位によって、その切換
すなわち中間点にバイアスされる。

平衡期間において、インバータ出力電位は、結合キャパ
シタ５２の一方の極板に帰還される。同じ制御信号φと
φとに応動する第２の相補スイッチ４２が結合キャパシ
タ５２の他方の極板に基準電位を結合する。その後にス
イッチ４２と６８とはターンオフし、インバータ６２は
その動作電位ＣすなわちＶＤＤ　／　２　）にバイアス
された状態に維持され、また結合キャパシタ５２も基準
電位とインバータの動作電位との差のレベルに充電され
た状態に維持される。

スイッチ４２と６８とが開放された後、第３の相補トラ
ンジスタスイッチ４４が、第２の相補制御信号対φ１と
φ１に応動して、結合キャパシタ５２に入力端子を供給
する。これら第１及び第２の制御信号のタイミングは、
スイッチ４４が閉成される前にスイッチ４２と６８が開
放されるようなタイミングとされている。入力電圧と基
準電圧との差が、キャパシタ５２を介してインバータ６
２に供給される。もしインバータ６２に供給された基準
電圧が入力電圧より小さい々ら、インバータ６２は高論
理出力状態を呈し、基準電圧が入力電圧より大きい場合
はインバータ６２は低論理出力状態を呈する。インバー
タ６２の出力は、制御信号φが低状態になると、ランチ
７２に記憶される。

各サンプリング期間において、種々のキャパシタ（すな
わち、結合キャパシタと、スイッチングトランジスタの
ゲート容量および寄生容量）が、各基準電圧と入力電圧
との間で交互に充放電さ丘る。成るサンプリング期間に
キャパシタに供給された入力電圧が、基準電位の領域の
高い側の端部の電位（すなわちＶ　　）であれば、次の
サンプＦ リング期間において、実質的にすべてのキャパシタが入
力電圧より低い基準電位に放電され、その後に最大基準
電位ＶＲＢＦ近傍の入力電圧に再充電される。これによ
って、基準電位源２０と入力信号源とに大きな電流ドレ
インが生じる。電流ドレインの大部分は、人力電位と整
合しているタップから離れた基準電位ラダー２２上の基
準電位タップでむだに生じている。一方、入力電位と整
合している基準電位のタップ近傍の基準電位タップでは
、電流ドレインはほとんど生じていない。同様な理由で
、入力電圧が接地電位近傍のときにも、大きな電流ドレ
インが生じるが、入力電圧が基準電位レベル範囲の中間
点の近傍では、基準゛電位ラダー２２と入力信号源３０
とには、ある程度の電流ドレインしか生じない。

この発明によれば、Ａ／Ｄ変換器１０を第３図に示すよ
うに変更して、人力電位と整合した基準タップから光分
離れた比較器６０には入力信号を供給しないようにして
、基準電位ラグ−２２と入力信号源３０に対する電流ド
レインを実質的に減少させている。比較器６０は、例え
ば図示の実施例においては、これらに供給される基準電
圧の各領域に対応して３つのグループに分けられている
。この図示の実施例では、上、中、下３つの比較器グル
ープ１１０．１２０および１３０には、基準電位タップ
の上側２５係、中間部５０％および下側２５係がそれぞ
れ結合されている。上側および下側の比較器グループ１
１０および１３０に対して入力信号は以下に述べる態様
で選択的に供給される。それに対して、中間の比較器グ
ループ１２０に対しては、入力信号は常時供給されてい
る。ここに述べる特定の実施例においては、比較器のグ
ループを３グループとしたが、この選択は任意であるこ
とに注意されたい。

この発明による構成１００は、入力信号を検査して、こ
の入力信号が基準電位範囲の中間点より上であるか下で
あるかに従ってそれに応じた制御信号を生成する手段１
４０を含む。この中間点検出手段１４０は、入力信号が
Ｖ　　　／２より大きいときＢＦ 論理「低」の制御電位を生成し、入力信号がＶＲＥＦ／
２より小さカとき論理「高」の制御電位を生成する閾値
検出器である。中間点検出手段１４０の出力端子１４２
における制御信号は、上側および下側比較器グループ１
１０および１３０に入力電位と適当な固定電位（例工Ｉ
ｄ　００７５ＶＲＥＦ　オヨ（ｊ　Ｏ，２５ＶＲＥＦ）
のいずれかを選択的に供給するだめの第１および第２の
スイッチング手段１５０および１６０に供給される。

第１のスイッチング手段１５０は、第１および第２のト
ランジスタスイッチ１５２と１５４　（例えば、ＦＥＴ
　）を含む。第１のトランジスタスイッチ１５２は、そ
の導電路が比較的高い固定電圧（例えば、０．７５ＶＢ
Ｅｐ　）と上側の比較器グループ１１０の信号入力端子
１５６との間に直列に接続されている。第１のトランジ
スタスイッチ１５２０制御電極には端子１４２の制御信
号が供給される。第２のトランジスタスイッチ１５４は
、その導電路が入力信号源３０と上側の比較器のグルー
プ１１０の入力端子１５６との間に直列に接続されてい
る。第２のトランジスタスイッチ１５４の制御端子には
、インバータ１５８を介して端子１４２０制御信号が供
給される。トランジスタ１５２と１５４とは、相補的な
態様で動作するように構成されてＡる。入力信号か中間
基準電位より上であれば、端子１４２の制御信号は、第
１のトランジスタスイッチ１５２を開放し、第２のトラ
ンジスタスイッチ１５４を閉成して、信号源３０からの
人力信号が上側グループの比較器の入力端子１５６に供
給されるように働く。逆に、入力信号が中間基準電位よ
り下のときは、第１のトランジスタスイッチ１５２が上
側の比較器グループ１１０の入力端子１５６に比較的高
い固定電圧（０，７５ＶＲＥＦ　）を供給し、第２のト
ランジスタスィッチ１５４ハ信号源３０からの入力信号
が上側比較器グループに供給されるのを阻止する。言い
かえれば、この構成によれば、入力信号が中間の基準電
位より低−ときは、上側の比較器グループ１１０に関連
する全てのキャパシタ（すなわち、結合、ゲートおよび
寄生容量）が比較的低い入力濡号レベルまで放電するの
を阻止し、それゆえに基準電位ラグ−２２と入力信号源
３０に不要に太き、な電流ドレインの生じることが阻止
される。

同様に、第３および第４のトランジスタスイッチ１６２
と１６４（すなわち、ＦＥＴ　）からなる第２のスイッ
チング手段１６０が、入力信号が中間基準電位点より低
いとき、下側の比較器グループ１３０の入力端子１６６
に入力信号源３０を選択的に結合する。

人力信号が中間基準電位よ一シ高いときは、第３のトラ
ンジスタスイッチ１６２が閉成されて、比較的低い固定
電圧（０，２５ＶＲ，Ｅｐ　）を下側比較器グループ１
３００Å力端子１６６に供給し、一方、第４のトランジ
スタスイッチ１６４は開放されて入力信号源３０を下側
グループの比較器から切離す。従って、第２のスイッチ
ング手段１６０は、入力信号が中間基準電位より高いと
き、下側比較器グループ１３０に関連する全てのキャパ
シタ（すなわち、結合、ゲートおよび寄生容量）か比較
的高い入力信号しペルに充電されるのを阻止し、それに
よって、この場合も基準電位ラダー２２と入力信号源３
０における電流ドレインを減少させることができる。

従って、この発明によれば、人力信号は持続的に監視さ
れ、入力信号が中間の基準電位より上か下かに従って、
中間の電位点から隔った大きな入力電流を引出す比較器
に対して、入力信号に代えて固定電位が供給される。こ
の手法によって、約２５〜３０壬の範囲に入力電流ドレ
インを減少させることができる。入力端子の監視を充分
に速く行なえば、アナログ・ディジタル変換処理の精度
を損なうことなく、基準電位ラダーに対する電流ドレイ
ンを実質的に減少させることが出来る。

上記の実施例では、比較器は３つのグループに分けであ
るが、比較器は２又はそれ以上のグループに分けること
ができ、その場合、入力信号と整合している基準電位の
タップか゛ら充分に離れた比較器への入力信号の供給を
阻止することによって、基準電圧ラダーと入力信号源か
らの電流ドレインを減少させることができる。

【図面の簡単な説明】

第１図は公知の７ピツトフラツシユ型アナログ・ディジ
タル（νＤ）変換器のブロック図、第２図は第１図のＡ
／Ｄ変換器の一邪の詳細を示す図、第３図は第１図のＡ
　／　Ｄ変換器をこの発明に従って変形したもの分示す
図である。 １１０・・・第１のグループの比較器、１３０・・・第
２のグループの比較器、１４０・・・検出手段、１５０
．１６０・・・スイッチング手段。 ４１ｆ４Ｂ願人　アールシーニー　コーポレーション化
　埋　大　　清　　水　　　哲　ほか２名才１図 第２Ｄ 第３目

Claims (1)

【特許請求の範囲】
1. （１）入力信号源と、中間点を有し階段状に増加する複
   数の基準電圧の電圧源とに応動するように構成されてお
   り、 各々が上記入力信号と上記基準電圧の中の各１つとが交
   互に供給されるように構成された第１および第２のグル
   ープの複数の比較器を具え、これら比較器の第１および
   第２のグループには少なくとも上記基準電圧の上記中間
   点より上および下の部分がそれぞれ供給される形式のフ
   ラッシュ型Ａ／Ｄ変換器に用いるものであつて； 上記入力信号が上記複数の基準電圧の中間点より上か下
   かを検出するための検出手段と、この検出手段に結合さ
   れており、第１および第２の比較器のグループの一方に
   上記入力信号を、他方に適当な固定電圧を、選択的に供
   給するスイッチング手段と、を含んで成る、上記入力信
   号源と基準電圧源に対する負荷を制限するためのフラッ
   シュ型Ａ／Ｄ変換器用負荷制限装置。