JP2775805B2 - Ｃｍｏｓで構成したａ／ｄ変換回路 - Google Patents
Ｃｍｏｓで構成したａ／ｄ変換回路Info
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- JP2775805B2 JP2775805B2 JP2555789A JP2555789A JP2775805B2 JP 2775805 B2 JP2775805 B2 JP 2775805B2 JP 2555789 A JP2555789 A JP 2555789A JP 2555789 A JP2555789 A JP 2555789A JP 2775805 B2 JP2775805 B2 JP 2775805B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、CMOSで構成したA/D変換回路に関する。
本発明は、CMOSで構成したチョッパ型の複数の比較回
路と、第１の所定電圧間隔を有する複数の第１の基準電
圧を発生する第１の基準電圧発生回路と、入力アナログ
電圧を複数の比較回路に供給して、複数の第１の基準電
圧と比較して得た、複数の第１の比較出力が供給される
第１のエンコーダと、第１の所定電圧間隔の複数分の１
の第２の電圧間隔を有し、第１の所定電圧間隔より低い
複数の固定電圧に、複数の第１の比較出力に応じた可変
基準電圧を加算して得た、複数の第２の基準電圧を発生
する第２の基準電圧発生回路と、入力アナログ電圧を複
数の比較回路に供給して、複数の第２の基準電圧と比較
して得た、複数の第２の比較出力が供給される第２のエ
ンコーダとを有し、第１のエンコーダの出力データを確
定すると共に、第２の基準電圧発生回路の出力基準電圧
の設定と下位オートゼロの動作を同時に行い、第１及び
第２のエンコーダから、デジタル出力を得るようにした
ことにより、デジタル出力のビット数の同じ従来の直並
列型A/D変換回路に比し、その変換速度に略匹敵した変
換速度が得られるにも拘らず、使用する比較回路の個数
を大幅に低減することができるようにしたものである。
路と、第１の所定電圧間隔を有する複数の第１の基準電
圧を発生する第１の基準電圧発生回路と、入力アナログ
電圧を複数の比較回路に供給して、複数の第１の基準電
圧と比較して得た、複数の第１の比較出力が供給される
第１のエンコーダと、第１の所定電圧間隔の複数分の１
の第２の電圧間隔を有し、第１の所定電圧間隔より低い
複数の固定電圧に、複数の第１の比較出力に応じた可変
基準電圧を加算して得た、複数の第２の基準電圧を発生
する第２の基準電圧発生回路と、入力アナログ電圧を複
数の比較回路に供給して、複数の第２の基準電圧と比較
して得た、複数の第２の比較出力が供給される第２のエ
ンコーダとを有し、第１のエンコーダの出力データを確
定すると共に、第２の基準電圧発生回路の出力基準電圧
の設定と下位オートゼロの動作を同時に行い、第１及び
第２のエンコーダから、デジタル出力を得るようにした
ことにより、デジタル出力のビット数の同じ従来の直並
列型A/D変換回路に比し、その変換速度に略匹敵した変
換速度が得られるにも拘らず、使用する比較回路の個数
を大幅に低減することができるようにしたものである。
以下に、従来のA/D変換回路について説明する。先
ず、全並列型A/D変換回路について、例えば、デジタル
出力が８ビットと成る場合について説明する。入力アナ
ログ電圧を255個の電圧比較回路に供給して、等電圧間
隔の255個の基準電圧と比較し、各比較出力をエンコー
ダに供給し、その出力側から８ビットのデジタル出力を
得るようにする。
ず、全並列型A/D変換回路について、例えば、デジタル
出力が８ビットと成る場合について説明する。入力アナ
ログ電圧を255個の電圧比較回路に供給して、等電圧間
隔の255個の基準電圧と比較し、各比較出力をエンコー
ダに供給し、その出力側から８ビットのデジタル出力を
得るようにする。
かかる全並列型A/D変換回路は、変換速度が速いと言
う利点がある反面、入力アナログ電圧を、ｓビットのデ
ジタル出力に変換する場合、電圧比較回路が、２のｓ乗
から１を引いた数、即ち、例えば、ｓが８の場合、255
個の必要と成るため、IC化した場合、チップサイズが大
きく成ると共に、消費電力が大と成るという欠点があ
る。
う利点がある反面、入力アナログ電圧を、ｓビットのデ
ジタル出力に変換する場合、電圧比較回路が、２のｓ乗
から１を引いた数、即ち、例えば、ｓが８の場合、255
個の必要と成るため、IC化した場合、チップサイズが大
きく成ると共に、消費電力が大と成るという欠点があ
る。
そこで、この点を改善すべく、直並列型A/D変換回路
が提案されている。これについて、例えば、８ビットの
場合について説明する。入力アナログ電圧を15個の電圧
比較回路（前段の電圧比較回路）に供給して、15個の第
１の基準電圧と比較し、その各比較出力を前段のエンコ
ーダに供給して、上位４ビットのデジタル出力を得、こ
の４ビットの出力をD/A変換回路に供給してアナログ電
圧に変換し、このアナログ電圧と入力アナログ電圧との
差の電圧を15個の電圧比較回路（後段の電圧比較回路）
に供給して、15個の電圧比較回路（後段の電圧比較回
路）に供給して、第１の基準電圧の電圧間隔を16等分し
て得た15個の第２の基準電圧と比較し、その各比較出力
を後段のエンコーダに供給して、下位の４ビットのデジ
タル出力を得るようにする。
が提案されている。これについて、例えば、８ビットの
場合について説明する。入力アナログ電圧を15個の電圧
比較回路（前段の電圧比較回路）に供給して、15個の第
１の基準電圧と比較し、その各比較出力を前段のエンコ
ーダに供給して、上位４ビットのデジタル出力を得、こ
の４ビットの出力をD/A変換回路に供給してアナログ電
圧に変換し、このアナログ電圧と入力アナログ電圧との
差の電圧を15個の電圧比較回路（後段の電圧比較回路）
に供給して、15個の電圧比較回路（後段の電圧比較回
路）に供給して、第１の基準電圧の電圧間隔を16等分し
て得た15個の第２の基準電圧と比較し、その各比較出力
を後段のエンコーダに供給して、下位の４ビットのデジ
タル出力を得るようにする。
かかる直並列型A/D変換回路は、入力アナログ電圧
を、ｎビットのデジタル出力に変換する場合、電圧比較
回路が、２の（ｓ＋２）/2乗から２を引いた数、即ち、
例えばｓが８の場合、30個あれば良いので、IC化した場
合、チップサイズが左程大きく成らず、又、消費電力も
左程大きく成らない。
を、ｎビットのデジタル出力に変換する場合、電圧比較
回路が、２の（ｓ＋２）/2乗から２を引いた数、即ち、
例えばｓが８の場合、30個あれば良いので、IC化した場
合、チップサイズが左程大きく成らず、又、消費電力も
左程大きく成らない。
しかし、ゲートアレイ、アンダードセル等のアプリケ
ーションへのA/Dセルを考えると、A/D変換回路のチップ
サイズはもっと小さく、又、消費電力ももっと小さい方
が望ましい。
ーションへのA/Dセルを考えると、A/D変換回路のチップ
サイズはもっと小さく、又、消費電力ももっと小さい方
が望ましい。
尚、従来技術を示すものとしては、特開昭58−1532号
があり、本願出願前未公知の先行技術としては特願昭63
−16269号がある。
があり、本願出願前未公知の先行技術としては特願昭63
−16269号がある。
上述の点に鑑み、本発明は、デジタル出力のビット数
の同じ従来の直並列A/D変換回路に比し、その変換速度
に略匹敵した変換速度が得られるにも拘らず、使用する
比較回路の個数を大幅に低減することのできるA/D変換
回路を提案しようとするものである。
の同じ従来の直並列A/D変換回路に比し、その変換速度
に略匹敵した変換速度が得られるにも拘らず、使用する
比較回路の個数を大幅に低減することのできるA/D変換
回路を提案しようとするものである。
本発明は、CMOSで構成したチョッパ型の複数の比較回
路と、第１の所定電圧間隔を有する複数の第１の基準電
圧を発生する第１の基準電圧発生回路と、入力アナログ
電圧を複数の比較回路に供給して、複数の第１の基準電
圧と比較して得た、複数の第１の比較出力が供給される
第１のエンコーダと、第１の所定電圧間隔の複数分の１
の第２の電圧間隔を有し、第１の所定電圧間隔より低い
複数の固定電圧に、複数の第１の比較出力に応じた可変
基準電圧を加算して得た、複数の第２の基準電圧を発生
する第２の基準電圧発生回路と、入力アナログ電圧を複
数の比較回路に供給して、複数の第２の基準電圧と比較
して得た、複数の第２の比較出力が供給される第２のエ
ンコーダとを有し、第１のエンコーダの出力データを確
定すると共に、第２の基準電圧発生回路の出力基準電圧
の設定と下位オートゼロの動作を同時に行い、第１及び
第２のエンコーダから、デジタル出力を得るようにした
ものである。
路と、第１の所定電圧間隔を有する複数の第１の基準電
圧を発生する第１の基準電圧発生回路と、入力アナログ
電圧を複数の比較回路に供給して、複数の第１の基準電
圧と比較して得た、複数の第１の比較出力が供給される
第１のエンコーダと、第１の所定電圧間隔の複数分の１
の第２の電圧間隔を有し、第１の所定電圧間隔より低い
複数の固定電圧に、複数の第１の比較出力に応じた可変
基準電圧を加算して得た、複数の第２の基準電圧を発生
する第２の基準電圧発生回路と、入力アナログ電圧を複
数の比較回路に供給して、複数の第２の基準電圧と比較
して得た、複数の第２の比較出力が供給される第２のエ
ンコーダとを有し、第１のエンコーダの出力データを確
定すると共に、第２の基準電圧発生回路の出力基準電圧
の設定と下位オートゼロの動作を同時に行い、第１及び
第２のエンコーダから、デジタル出力を得るようにした
ものである。
本発明によれば、第１の基準電圧発生回路によって、
第１の所定電圧間隔を有する複数の第１の基準電圧を発
生する。入力アナログ電圧を、CMOSで構成したチョッパ
型の複数の比較回路に供給して、複数の第１の基準電圧
と比較して得た、複数の第１の比較出力を第１のエンコ
ーダに供給する。第２の基準電圧発生回路によって、第
１の所定電圧間隔の複数分の１の第２の電圧間隔を有
し、第１の所定電圧間隔より低い複数の固定電圧に、複
数の第１の比較出力に応じた可変基準電圧を加算して得
た、複数の第２の基準電圧を発生する。入力アナログ電
圧を複数の比較回路に供給して、複数の第２の基準電圧
と比較して得た、複数の第２の比較出力を、第２のエン
コーダに供給する。第１のエンコーダの出力データを確
定すると共に、第２の基準電圧発生回路の出力基準電圧
の設定と下位オートゼロの動作を同時に行い、第１及び
第２のエンコーダから、デジタル出力を得るようする。
第１の所定電圧間隔を有する複数の第１の基準電圧を発
生する。入力アナログ電圧を、CMOSで構成したチョッパ
型の複数の比較回路に供給して、複数の第１の基準電圧
と比較して得た、複数の第１の比較出力を第１のエンコ
ーダに供給する。第２の基準電圧発生回路によって、第
１の所定電圧間隔の複数分の１の第２の電圧間隔を有
し、第１の所定電圧間隔より低い複数の固定電圧に、複
数の第１の比較出力に応じた可変基準電圧を加算して得
た、複数の第２の基準電圧を発生する。入力アナログ電
圧を複数の比較回路に供給して、複数の第２の基準電圧
と比較して得た、複数の第２の比較出力を、第２のエン
コーダに供給する。第１のエンコーダの出力データを確
定すると共に、第２の基準電圧発生回路の出力基準電圧
の設定と下位オートゼロの動作を同時に行い、第１及び
第２のエンコーダから、デジタル出力を得るようする。
〔実施例〕 以下に、第１図を参照して、本発明の第１の実施例を
詳細に説明する。この実施例は、A/D変換回路のビット
数ｓが、８ビットの場合である。入力端子Tsからの入力
アナログ電圧が、サンプルホールド回路SHに供給され、
そのホールド出力が、夫々オンオフスイッチSW−C11〜S
W−1nを通じて、比較回路CMP1〜CMPnに各別に供給され
る。尚、ｎは、２のs/2乗から１を引いた数で、この実
施例では、ｎ＝15である。入力端子T1〜Tnからのｎ個の
第１の等電圧間隔のコアース基準電圧（上位基準電圧）
（一定直流電圧を抵抗電圧分割器で分圧した電圧）が、
夫々オンオフスイッチSW−C21〜SW−C2nを通じて、比較
回路CMP1〜CMPnに各別に供給される。
詳細に説明する。この実施例は、A/D変換回路のビット
数ｓが、８ビットの場合である。入力端子Tsからの入力
アナログ電圧が、サンプルホールド回路SHに供給され、
そのホールド出力が、夫々オンオフスイッチSW−C11〜S
W−1nを通じて、比較回路CMP1〜CMPnに各別に供給され
る。尚、ｎは、２のs/2乗から１を引いた数で、この実
施例では、ｎ＝15である。入力端子T1〜Tnからのｎ個の
第１の等電圧間隔のコアース基準電圧（上位基準電圧）
（一定直流電圧を抵抗電圧分割器で分圧した電圧）が、
夫々オンオフスイッチSW−C21〜SW−C2nを通じて、比較
回路CMP1〜CMPnに各別に供給される。
比較回路（１）（CMP1〜CMPn）は、コンデンサ（２）
及びCMOSから成るインバータ（３）の直列回路のそのイ
ンバータ（３）の入出力端子間にオンオフスイッチSW−
B1〜SW−Bnを接続して構成したものであって、その具体
的回路構成及びその動作は後述する。
及びCMOSから成るインバータ（３）の直列回路のそのイ
ンバータ（３）の入出力端子間にオンオフスイッチSW−
B1〜SW−Bnを接続して構成したものであって、その具体
的回路構成及びその動作は後述する。
比較回路CMP1〜CMPnの各比較出力は、夫々ラッチ回路
LH11〜LH1nに供給されてラッチされる。
LH11〜LH1nに供給されてラッチされる。
ラッチ回路LH11〜LH1nの各ラッチ出力は、夫々オンオ
フスイッチSW−C1〜SW−Cnを夫々通じて、コア−スエン
コーダ（上位ビット用エンコーダ）CENに供給されてエ
ンコードされ、これより上位４ビットのデジタル出力が
得られ、これがラッチ回路LH2を通じて、フルエンコー
ダ（４）に供給されると共に、ファイン基準電圧発生回
路FSTVに供給される。
フスイッチSW−C1〜SW−Cnを夫々通じて、コア−スエン
コーダ（上位ビット用エンコーダ）CENに供給されてエ
ンコードされ、これより上位４ビットのデジタル出力が
得られ、これがラッチ回路LH2を通じて、フルエンコー
ダ（４）に供給されると共に、ファイン基準電圧発生回
路FSTVに供給される。
そして、ファイン基準電圧発生回路（下位基準電圧発
生回路）FSTVより得られた15個のファイン基準電圧（15
個の第１の基準電圧の電圧間隔を16に分割した電圧に等
しい電圧間隔を有する15個の固定電圧に、コアスエンコ
ーダCENの４ビットの上位デジタル出力に応じた、複数
の第１の基準電圧の内の一つを可変電圧として加算した
電圧）が、夫々オンオフスイッチSW−F21〜SW−F2nを通
じて、夫々比較回路CMP1〜CMPnに供給される。
生回路）FSTVより得られた15個のファイン基準電圧（15
個の第１の基準電圧の電圧間隔を16に分割した電圧に等
しい電圧間隔を有する15個の固定電圧に、コアスエンコ
ーダCENの４ビットの上位デジタル出力に応じた、複数
の第１の基準電圧の内の一つを可変電圧として加算した
電圧）が、夫々オンオフスイッチSW−F21〜SW−F2nを通
じて、夫々比較回路CMP1〜CMPnに供給される。
又、ラッチ回路LH11〜LH1nの各ラッチ出力は、夫々オ
ンオフスイッチSW−F1〜SW−Fnを夫々通じて、ファイン
エンコーダ（下位ビット用エンコーダ）FENに供給され
てエンコードされ、これより下位４ビットのデジタル出
力が得られ、これがラッチ回路LH3を通じて、フルエン
コーダ（４）に供給される。
ンオフスイッチSW−F1〜SW−Fnを夫々通じて、ファイン
エンコーダ（下位ビット用エンコーダ）FENに供給され
てエンコードされ、これより下位４ビットのデジタル出
力が得られ、これがラッチ回路LH3を通じて、フルエン
コーダ（４）に供給される。
かくして、フルエンコーダ（４）から８ビットのデジ
タル出力が得られ、これが出力端子（５）に供給され
る。
タル出力が得られ、これが出力端子（５）に供給され
る。
尚、フルエンコーダ（４）は単なる８本の導線でもよ
いが、エンコーダCEN、FENよりの各４ビットのデジタル
出力に誤差がある場合に、それを補正して、誤差のない
８ビットの出力を得るための補正回路を有するにて構成
することもできる。
いが、エンコーダCEN、FENよりの各４ビットのデジタル
出力に誤差がある場合に、それを補正して、誤差のない
８ビットの出力を得るための補正回路を有するにて構成
することもできる。
次に、このA/D変換回路の動作を、第２図のタイミン
グチャートをも参照して説明しよう。ここでは、サンプ
ルホールド回路SHに供給されるあるサンプリングパルス
φｓの立ち上がりから、次のサンプリングパルスφｓの
立ち上がりまでを１サイクルとし、その１サイクルの周
期を互いに等しい４つの期間τ１、τ２、τ３、τ４に
分割する。
グチャートをも参照して説明しよう。ここでは、サンプ
ルホールド回路SHに供給されるあるサンプリングパルス
φｓの立ち上がりから、次のサンプリングパルスφｓの
立ち上がりまでを１サイクルとし、その１サイクルの周
期を互いに等しい４つの期間τ１、τ２、τ３、τ４に
分割する。
先ず、期間τ１においては、オンオフスイッチSW−C2
1〜SW−C2nに供給されるタイミングパルスφｃ′（第２
図Ｄ）が高レベルに成って、そのオンオフスイッチSW−
C21〜SW−C2nがオンに成って、入力端子T1〜Tnからのｎ
個の上位基準電圧CSTVが、夫々比較回路CMP1〜CMPnに供
給される。又、この期間τ１においては、比較回路CMP1
〜CMPnの各オンオフスイッチSW−B1〜SW−Bnに供給され
るタイミングパルスφｂ（第２図Ｇ）が高レベルに成る
ことにより、これらオンオフスイッチSW−B1〜SW−Bnが
オンに成って、比較回路CMP1〜CMPnはオートゼロ、即
ち、高利得に成る。更に、この期間τ１においては、サ
ンプルホールド回路SHに供給されるタイミングパルスφ
ｓ（第２図Ａ）が高レベルに成って、入力端子Tsからの
入力アナログ電圧S1が、このサンプルホールド回路HSに
よって、サンプリングされる。
1〜SW−C2nに供給されるタイミングパルスφｃ′（第２
図Ｄ）が高レベルに成って、そのオンオフスイッチSW−
C21〜SW−C2nがオンに成って、入力端子T1〜Tnからのｎ
個の上位基準電圧CSTVが、夫々比較回路CMP1〜CMPnに供
給される。又、この期間τ１においては、比較回路CMP1
〜CMPnの各オンオフスイッチSW−B1〜SW−Bnに供給され
るタイミングパルスφｂ（第２図Ｇ）が高レベルに成る
ことにより、これらオンオフスイッチSW−B1〜SW−Bnが
オンに成って、比較回路CMP1〜CMPnはオートゼロ、即
ち、高利得に成る。更に、この期間τ１においては、サ
ンプルホールド回路SHに供給されるタイミングパルスφ
ｓ（第２図Ａ）が高レベルに成って、入力端子Tsからの
入力アナログ電圧S1が、このサンプルホールド回路HSに
よって、サンプリングされる。
次に、期間τ２おいては、比較回路CMP1〜CMPnの各オ
ンオフスイッチSW−B1〜SW−Bnに供給されるタイミング
パルスφｂ（第２図Ｇ）が、低レベルに成ることによ
り、これらオンオフスイッチSW−B1〜SW−Bnがオフに成
る。又、この期間τ２においては、サンプルホールド回
路SHに供給されるタイミングパルスφｓ（第２図Ａ）が
低レベルに成ることにより、サンプルホールド回路SHが
ホールド状態に成ると共に、オンオフスイッチSW−C11
〜SW−C1nに供給されるタイミングパルスφｓ′（第２
図Ｆ）が高レベルに成ることにより、これらオンオフス
イッチSW−C11〜SW−C1nがオンに成って、サンプルホー
ルド回路SHによってホールドされた入力アナログ電圧S1
が、比較回路CMP1〜CMPnに共通に供給されて、夫々の上
位基準電圧と比較される。又、この期間τ２において
は、オンオフスイッチSW−C1〜SW−Cnに供給されるタイ
ミングパルスφｃが、高レベルに成ることにより、比較
回路CMP1〜CMPn夫々の比較出力が、ラッチ回路LH11〜LH
n及びオンオフスイッチSW−C1〜SW−Cnを通じて、コア
ースエンコーダCENに供給されてエンコードされると共
に、そのエンコード出力、即ち上位４ビットのデジタル
出力がラッチ回路LH2を通じて、ファイン基準電圧発生
回路FSTVに供給されると共に、フルエンコーダ（４）に
供給される。
ンオフスイッチSW−B1〜SW−Bnに供給されるタイミング
パルスφｂ（第２図Ｇ）が、低レベルに成ることによ
り、これらオンオフスイッチSW−B1〜SW−Bnがオフに成
る。又、この期間τ２においては、サンプルホールド回
路SHに供給されるタイミングパルスφｓ（第２図Ａ）が
低レベルに成ることにより、サンプルホールド回路SHが
ホールド状態に成ると共に、オンオフスイッチSW−C11
〜SW−C1nに供給されるタイミングパルスφｓ′（第２
図Ｆ）が高レベルに成ることにより、これらオンオフス
イッチSW−C11〜SW−C1nがオンに成って、サンプルホー
ルド回路SHによってホールドされた入力アナログ電圧S1
が、比較回路CMP1〜CMPnに共通に供給されて、夫々の上
位基準電圧と比較される。又、この期間τ２において
は、オンオフスイッチSW−C1〜SW−Cnに供給されるタイ
ミングパルスφｃが、高レベルに成ることにより、比較
回路CMP1〜CMPn夫々の比較出力が、ラッチ回路LH11〜LH
n及びオンオフスイッチSW−C1〜SW−Cnを通じて、コア
ースエンコーダCENに供給されてエンコードされると共
に、そのエンコード出力、即ち上位４ビットのデジタル
出力がラッチ回路LH2を通じて、ファイン基準電圧発生
回路FSTVに供給されると共に、フルエンコーダ（４）に
供給される。
次に、期間τ３において、ファイン基準電圧発生回路
FSTVから、ｎ個のファイン基準電圧が発生する。又、こ
の期間においては、比較回路CMP1〜CMPnの各オンオフス
イッチSW−B1〜SW−Bnに供給されるタイミングパルスφ
ｂ（第２図Ｇ）が高レベルとなって、これらオンオフス
イッチSW−B1〜SW−Bnはオンと成り、比較回路CMP1〜CM
Pnは、オートゼロ、即ち、高利得に成る。又、この期間
τ３においては、オンオフスイッチSW−C11〜SW−C1nに
供給されるタイミングパルスφｓ′（第２図Ｆ）は高レ
ベルであるので、これらオンオフスイッチSW−C11〜SW
−C1nはオンのまゝである。
FSTVから、ｎ個のファイン基準電圧が発生する。又、こ
の期間においては、比較回路CMP1〜CMPnの各オンオフス
イッチSW−B1〜SW−Bnに供給されるタイミングパルスφ
ｂ（第２図Ｇ）が高レベルとなって、これらオンオフス
イッチSW−B1〜SW−Bnはオンと成り、比較回路CMP1〜CM
Pnは、オートゼロ、即ち、高利得に成る。又、この期間
τ３においては、オンオフスイッチSW−C11〜SW−C1nに
供給されるタイミングパルスφｓ′（第２図Ｆ）は高レ
ベルであるので、これらオンオフスイッチSW−C11〜SW
−C1nはオンのまゝである。
更に、期間τ４においては、比較回路CMP1〜CMPnの各
オンオフスイッチSW−B1〜SW−Bnに供給されるタイミン
グパルスφｂ（第２図Ｇ）が、低レベルに成ることによ
り、これらオンオフスイッチSW−B1〜SW−Bnがオフに成
る。又、この期間τ４においては、オンオフスイッチSW
−F21〜SW−F2nに供給されるタイミングパルスφｆ′が
高レベルに成ることにより、これらオンオフスイッチSW
−F21〜SW−F2nがオンに成って、ファイン基準電圧発生
回路FSTVからのｎ個のファイン基準電圧FSTVが、夫々オ
ンオフスイッチSW−F21〜SW−F2nを通じて、比較回路CM
P1〜CMPnに供給されて、直前に入力された入力アナログ
電圧S1とそのｎ個のファイン基準電圧とが比較される。
更に、この期間τ４においては、オンオフスイッチSW−
F1〜SW−Fnに供給されるタイミングパルスφｆが高レベ
ルと成るので、これらオンオフスイッチSW−F1〜SW−Fn
がオンと成って、比較回路CMP1〜CMPnの各比較出力が、
ラッチ回路LH11〜LHn及びオンオフスイッチSW−F1〜SW
−Fnを通じて、ファインエンコーダFENに供給され、そ
のエンコード出力、即ち下位４ビットのデジタル出力が
フルエンコーダ（４）に供給される。
オンオフスイッチSW−B1〜SW−Bnに供給されるタイミン
グパルスφｂ（第２図Ｇ）が、低レベルに成ることによ
り、これらオンオフスイッチSW−B1〜SW−Bnがオフに成
る。又、この期間τ４においては、オンオフスイッチSW
−F21〜SW−F2nに供給されるタイミングパルスφｆ′が
高レベルに成ることにより、これらオンオフスイッチSW
−F21〜SW−F2nがオンに成って、ファイン基準電圧発生
回路FSTVからのｎ個のファイン基準電圧FSTVが、夫々オ
ンオフスイッチSW−F21〜SW−F2nを通じて、比較回路CM
P1〜CMPnに供給されて、直前に入力された入力アナログ
電圧S1とそのｎ個のファイン基準電圧とが比較される。
更に、この期間τ４においては、オンオフスイッチSW−
F1〜SW−Fnに供給されるタイミングパルスφｆが高レベ
ルと成るので、これらオンオフスイッチSW−F1〜SW−Fn
がオンと成って、比較回路CMP1〜CMPnの各比較出力が、
ラッチ回路LH11〜LHn及びオンオフスイッチSW−F1〜SW
−Fnを通じて、ファインエンコーダFENに供給され、そ
のエンコード出力、即ち下位４ビットのデジタル出力が
フルエンコーダ（４）に供給される。
かくして、フルエンコーダ（４）の出力側、即ち、出
力端子（５）には、８ビットのデジタル出力が得られ
る。以降、入力アナログ電圧S2、S3、S4、・・・につい
ても、同様の動作が繰り替えされる。
力端子（５）には、８ビットのデジタル出力が得られ
る。以降、入力アナログ電圧S2、S3、S4、・・・につい
ても、同様の動作が繰り替えされる。
この第１図の実施例によれば、変換速度は従来の直並
列型A/D変換回路と同じであるが、比較回路は15個で済
み、従来の直並列型A/D変換回路の場合の30個に比べ
て、大幅に減少することが分かる。
列型A/D変換回路と同じであるが、比較回路は15個で済
み、従来の直並列型A/D変換回路の場合の30個に比べ
て、大幅に減少することが分かる。
次に、第３図を参照して、本発明の第２の実施例を説
明しよう。この第３図の実施例では、第１図の実施例に
おける夫々オンオフスイッチSW−C1〜SW−Cn及びSW−F1
〜SW−Fnの夫々前段のコアースエンコーダCEN及びファ
インエンコーダFENの代わりに、共通のエンコーダEN
を、ラッチ回路LH11〜LHnの次段に設けるようにしたも
ので、その結果、エンコーダENの出力側に得られる上位
４ビットのデジタル出力は、オンオフスイッチSW−Ｃを
通じてラッチ回路LH2を供給し、エンコーダENの出力側
に得られる下位４ビットのデジタル出力は、オンオフス
イッチSW−Ｆを通じてラッチ回路LH3にすれがよいこと
に成る。その他の構成は、第１図のA/D変換回路と同様
である。尚、オンオフスイッチSW−Ｃは、タイミングパ
ルスφｃで制御され、オンオフスイッチSW−Ｆは、タイ
ミングパルスφｆで制御される。又、この第３図の実施
例の動作は、第１図のA/D変換回路の動作と同様であ
る。
明しよう。この第３図の実施例では、第１図の実施例に
おける夫々オンオフスイッチSW−C1〜SW−Cn及びSW−F1
〜SW−Fnの夫々前段のコアースエンコーダCEN及びファ
インエンコーダFENの代わりに、共通のエンコーダEN
を、ラッチ回路LH11〜LHnの次段に設けるようにしたも
ので、その結果、エンコーダENの出力側に得られる上位
４ビットのデジタル出力は、オンオフスイッチSW−Ｃを
通じてラッチ回路LH2を供給し、エンコーダENの出力側
に得られる下位４ビットのデジタル出力は、オンオフス
イッチSW−Ｆを通じてラッチ回路LH3にすれがよいこと
に成る。その他の構成は、第１図のA/D変換回路と同様
である。尚、オンオフスイッチSW−Ｃは、タイミングパ
ルスφｃで制御され、オンオフスイッチSW−Ｆは、タイ
ミングパルスφｆで制御される。又、この第３図の実施
例の動作は、第１図のA/D変換回路の動作と同様であ
る。
かかる第３図の実施例は、第１図の実施例に比し、そ
の構成が簡単に成る。
の構成が簡単に成る。
次に、第４図を参照して、第３の実施例を説明する。
以下に、この第３図の実施例の構成を説明するが、第１
図と対応する部分には、同一符号を付して、重複説明を
省略する。この第４図のA/D変換回路では、第１図のA/D
変換回路のラッチ回路LH2、LH3とフルエンコーダ（４）
との間に、連動してオンオフするオンオフスイッチSW−
OEを挿入した回路を、入力端子Ts及びT1〜Tnに対し、並
列に１対設けて、夫々を第１及び第２の回路K1、K2と
し、フルエンコーダ（４）は共通としたものである。
以下に、この第３図の実施例の構成を説明するが、第１
図と対応する部分には、同一符号を付して、重複説明を
省略する。この第４図のA/D変換回路では、第１図のA/D
変換回路のラッチ回路LH2、LH3とフルエンコーダ（４）
との間に、連動してオンオフするオンオフスイッチSW−
OEを挿入した回路を、入力端子Ts及びT1〜Tnに対し、並
列に１対設けて、夫々を第１及び第２の回路K1、K2と
し、フルエンコーダ（４）は共通としたものである。
そして、第１の回路K1の各部には、上述の第２図に示
したタイミングパルス（これらタイミングパルスを、第
５図Ａ〜Ｅに再掲してあるが、同じ波形のタイミングパ
ルスは夫々まとめて示してある）が供給される。そし
て、この第１の回路K1のオンオフスイッチSW−OEには、
第５図Ｆに示す如きタイミングパルスφoddが供給され
て、そのオンオフが制御される。このタイミングパルス
φoddは、期間τ１、τ２に亘る期間において高レベル
に成って、オンオフスイッチSW−OEをオンにし、期間τ
３、τ４に亘る期間において低レベルに成って、オンオ
フスイッチSW−OEをオフにする。
したタイミングパルス（これらタイミングパルスを、第
５図Ａ〜Ｅに再掲してあるが、同じ波形のタイミングパ
ルスは夫々まとめて示してある）が供給される。そし
て、この第１の回路K1のオンオフスイッチSW−OEには、
第５図Ｆに示す如きタイミングパルスφoddが供給され
て、そのオンオフが制御される。このタイミングパルス
φoddは、期間τ１、τ２に亘る期間において高レベル
に成って、オンオフスイッチSW−OEをオンにし、期間τ
３、τ４に亘る期間において低レベルに成って、オンオ
フスイッチSW−OEをオフにする。
又、第２の回路K2の各部には、第５図Ａ〜Ｅに夫々対
応する第５図Ｇ〜Ｋに示すタイミングパルスが供給され
る。そして、この第２の回路K2のオンオフスイッチSW−
OEには、第５図Ｌに示す如きタイミングパルスφeven
（第５図Ｆのタイミングパルスφoddとは逆相のパル
ス）が供給されて、そのオンオフが制御される。そし
て、この第２の回路K2におけるサンプルホールド回路SH
に供給されるあるサンプリングパルスφｓの立ち上がり
から、次のサンプリングパルスφｓの立ち上がりまでを
１サイクルとし、この第２の回路K2における１サイクル
は、第１の回路K1の１サイクルに対し、１サイクルの周
期の1/2の位相差を有する。そして、この第２の回路K2
の１サイクルの期間も、互いに等しい４つの期間τ３、
τ４、τ５、τ６に分割する。
応する第５図Ｇ〜Ｋに示すタイミングパルスが供給され
る。そして、この第２の回路K2のオンオフスイッチSW−
OEには、第５図Ｌに示す如きタイミングパルスφeven
（第５図Ｆのタイミングパルスφoddとは逆相のパル
ス）が供給されて、そのオンオフが制御される。そし
て、この第２の回路K2におけるサンプルホールド回路SH
に供給されるあるサンプリングパルスφｓの立ち上がり
から、次のサンプリングパルスφｓの立ち上がりまでを
１サイクルとし、この第２の回路K2における１サイクル
は、第１の回路K1の１サイクルに対し、１サイクルの周
期の1/2の位相差を有する。そして、この第２の回路K2
の１サイクルの期間も、互いに等しい４つの期間τ３、
τ４、τ５、τ６に分割する。
そして、入力端子Tsからの入力アナログ電圧を、期間
τ１において、第１の回路K1のサンプリンホールド回路
SHでサンプリングし、次に、期間τ３において、第２の
回路K2のサンプリンホールド回路SHでサンプリングし、
以下このように、1/2サイクル毎に、第１及び第２の回
路K1、K2でサンプリングし、夫々第１及び第２の回路
K1、K2で、第１図のA/D変換回路と同様な動作を行わ
せ、ラッチ回路LH2、LH3からの上位４ビット、下位４ビ
ット、計８ビットのデジタル出力のフルエンコーダ
（４）への供給は、オンオフスイッチSW−OEの、タイミ
ングパルスφodd、φevenによる制御によって、第１及
び第２の回路K1、K2において、1/2サイクル毎に交互に
行わせる。
τ１において、第１の回路K1のサンプリンホールド回路
SHでサンプリングし、次に、期間τ３において、第２の
回路K2のサンプリンホールド回路SHでサンプリングし、
以下このように、1/2サイクル毎に、第１及び第２の回
路K1、K2でサンプリングし、夫々第１及び第２の回路
K1、K2で、第１図のA/D変換回路と同様な動作を行わ
せ、ラッチ回路LH2、LH3からの上位４ビット、下位４ビ
ット、計８ビットのデジタル出力のフルエンコーダ
（４）への供給は、オンオフスイッチSW−OEの、タイミ
ングパルスφodd、φevenによる制御によって、第１及
び第２の回路K1、K2において、1/2サイクル毎に交互に
行わせる。
この実施例の場合には、第１図の実施例に比し、比較
回路が30個と、倍に成るが、変換速度は、全並列型A/D
変換回路の変換速度と同じになる。
回路が30個と、倍に成るが、変換速度は、全並列型A/D
変換回路の変換速度と同じになる。
次に、第６図について、上述の各実施例における比較
回路（１）の具体構成について説明する。（11）は入力
電圧の供給される入力端子、（12）は基準電圧の供給さ
れる入力端子である。これら入力端子（11）、（12）
（共通の１個の入力端子にすることができる）は、夫々
オンオフスイッチ（13）、（14）を通じて、コンデンサ
（15）、（16）の接続中点に接続される。
回路（１）の具体構成について説明する。（11）は入力
電圧の供給される入力端子、（12）は基準電圧の供給さ
れる入力端子である。これら入力端子（11）、（12）
（共通の１個の入力端子にすることができる）は、夫々
オンオフスイッチ（13）、（14）を通じて、コンデンサ
（15）、（16）の接続中点に接続される。
オンオフスイッチ（13）は、第７図Ａのタイミングパ
ルスが高レベルのときオンと成り、オンオフスイッチ
（14）は、第７図Ｂのタイミングパルスが高レベルのと
きオンと成る。第７図Ａ図及びＢのタイミングパルス
は、同じ周波数及び同じデューティ（0.25）を有すると
共に、1/4周期の位相差を有する。
ルスが高レベルのときオンと成り、オンオフスイッチ
（14）は、第７図Ｂのタイミングパルスが高レベルのと
きオンと成る。第７図Ａ図及びＢのタイミングパルス
は、同じ周波数及び同じデューティ（0.25）を有すると
共に、1/4周期の位相差を有する。
コンデンサ（15）、（16）の接続中点は、コンデンサ
（16）を通じて接地されると共に、コンデンサ（15）を
通じて、反転増幅器を構成する（CMOSトランジスタ、以
下同じ）Ｐ型及びＮ型MOSトランジスタ（17）、（18）
の各ゲートに接続される。トランジスタ（17）のソース
が、電源端子（27）に接続され、トランジスタ（18）の
ソースが接地される。
（16）を通じて接地されると共に、コンデンサ（15）を
通じて、反転増幅器を構成する（CMOSトランジスタ、以
下同じ）Ｐ型及びＮ型MOSトランジスタ（17）、（18）
の各ゲートに接続される。トランジスタ（17）のソース
が、電源端子（27）に接続され、トランジスタ（18）の
ソースが接地される。
そして、トランジスタ（17）、（18）の各ゲート及び
各ドレイン間にオンオフスイッチ（19）が接続される。
このスイッチ（19）は、第７図Ａのタイミングパルスに
よって制御されて、上述のスイッチ（13）と連動してオ
ンオフする。
各ドレイン間にオンオフスイッチ（19）が接続される。
このスイッチ（19）は、第７図Ａのタイミングパルスに
よって制御されて、上述のスイッチ（13）と連動してオ
ンオフする。
トランジスタ（17）、（18）の各ドレインは、コンデ
ンサ（20）を通じて、反転増幅器を構成するＰ型及びＮ
型MOSトランジスタ（21）、（22）の各ゲートに接続さ
れる。トランジスタ（21）のソースが、電源端子（27）
に接続され、トランジスタ（22）のソースが接地され
る。
ンサ（20）を通じて、反転増幅器を構成するＰ型及びＮ
型MOSトランジスタ（21）、（22）の各ゲートに接続さ
れる。トランジスタ（21）のソースが、電源端子（27）
に接続され、トランジスタ（22）のソースが接地され
る。
そして、トランジスタ（21）、（22）の各ゲート及び
各ドレイン間にオンオフスイッチ（23）が接続される。
このスイッチ（23）は、第７図Ａのタイミングパルスに
よって制御されて、上述のスイッチ（13）、（19）と連
動してオンオフする。
各ドレイン間にオンオフスイッチ（23）が接続される。
このスイッチ（23）は、第７図Ａのタイミングパルスに
よって制御されて、上述のスイッチ（13）、（19）と連
動してオンオフする。
トランジスタ（21）、（22）の各ドレインは、直接反
転増幅器を構成するＰ型及びＮ型MOSトランジスタ（2
4）、（25）の各ゲートに接続される。トランジスタ（2
4）のソースが、電源端子（27）に接続され、トランジ
スタ（25）のソースが接地される。
転増幅器を構成するＰ型及びＮ型MOSトランジスタ（2
4）、（25）の各ゲートに接続される。トランジスタ（2
4）のソースが、電源端子（27）に接続され、トランジ
スタ（25）のソースが接地される。
そして、トランジスタ（24）、（25）の各ドレインの
接続中点から、出力端子（26）が導出される。
接続中点から、出力端子（26）が導出される。
次に、第７図を参照して、第６図の比較回路の動作を
説明する。第７図Ａのタイミングパルスの高レベル期間
（第７図ＤのＳで示す期間）に、スイッチ（13）、（1
9）、（23）がオンに成ると、入力端子（11）の入力電
圧がスイッチ（13）によってサンプリングされて、コン
デンサ（15）、（16）に印加され、夫々の電位に安定す
るまで充電が行われる。
説明する。第７図Ａのタイミングパルスの高レベル期間
（第７図ＤのＳで示す期間）に、スイッチ（13）、（1
9）、（23）がオンに成ると、入力端子（11）の入力電
圧がスイッチ（13）によってサンプリングされて、コン
デンサ（15）、（16）に印加され、夫々の電位に安定す
るまで充電が行われる。
第７図Ａのタイミングパルスが高レベルと成っている
期間に続いて、第７図Ａ、Ｂのタイミングパルスが共に
低レベルと成る期間（第７図ＤのＨで示す期間）では、
スイッチ（13）、（14）、（19）及び（23）が共にオフ
と成り、トランジスタ（18）、（22）の入出力インピー
ダンスが高いことから、コンデンサ（15）、（16）の電
位がホールドされる。
期間に続いて、第７図Ａ、Ｂのタイミングパルスが共に
低レベルと成る期間（第７図ＤのＨで示す期間）では、
スイッチ（13）、（14）、（19）及び（23）が共にオフ
と成り、トランジスタ（18）、（22）の入出力インピー
ダンスが高いことから、コンデンサ（15）、（16）の電
位がホールドされる。
第７図Ａ、Ｂのタイミングパルスが共に低レベルと成
っている期間に続いて、第７図Ｂのタイミングパルスが
高レベルに成る期間（第７図ＤのCOMPで示す期間）で
は、スイッチ（14）がオンに成って、入力端子（12）か
らの基準電圧が、スイッチ（14）を通じて、コンデンサ
（15）、（16）に印加されて、コンデンサ（15）、（1
6）のホールドされている入力電圧が、この基準電圧と
比較され、出力端子（26）には、第７図Ｄに示すような
比較出力が得られる。
っている期間に続いて、第７図Ｂのタイミングパルスが
高レベルに成る期間（第７図ＤのCOMPで示す期間）で
は、スイッチ（14）がオンに成って、入力端子（12）か
らの基準電圧が、スイッチ（14）を通じて、コンデンサ
（15）、（16）に印加されて、コンデンサ（15）、（1
6）のホールドされている入力電圧が、この基準電圧と
比較され、出力端子（26）には、第７図Ｄに示すような
比較出力が得られる。
尚、コンデンサ（16）の容量値を、コンデンサ（15）
の容量値と等しく選定することにより、入力電圧が安定
化され、安定な出力信号が出力される。
の容量値と等しく選定することにより、入力電圧が安定
化され、安定な出力信号が出力される。
又、この第６図の比較回路におけるスイッチ（13）、
（14）は夫々第１図のスイッチSW−C21〜スイッチSW−C
2n及びスイッチSW−F21〜SW−F2nに夫々対応する。第６
図の比較回路におけるコンデンサ（15）は、第１図の比
較回路（１）のコンデンサ（２）に対応する。第６図の
比較回路におけるCMOSから成るの３段の反転増幅器は、
第１図の比較回路（１）のインバータ（３）に対応す
る。第６図の比較回路におけるスイッチ（19）、（23）
は、第１図の比較回路（１）のスイッチSW−B1〜SW−Bn
に対応する。尚、第６図の比較回路におけるコンデンサ
（16）は、第１図の比較回路（１）においては省略され
ている。
（14）は夫々第１図のスイッチSW−C21〜スイッチSW−C
2n及びスイッチSW−F21〜SW−F2nに夫々対応する。第６
図の比較回路におけるコンデンサ（15）は、第１図の比
較回路（１）のコンデンサ（２）に対応する。第６図の
比較回路におけるCMOSから成るの３段の反転増幅器は、
第１図の比較回路（１）のインバータ（３）に対応す
る。第６図の比較回路におけるスイッチ（19）、（23）
は、第１図の比較回路（１）のスイッチSW−B1〜SW−Bn
に対応する。尚、第６図の比較回路におけるコンデンサ
（16）は、第１図の比較回路（１）においては省略され
ている。
尚、第１及び第２の基準電圧の各個数は、その一方は
ｎ個であっても、その他方はｎより小さい値、例えば、
２のs/2より小さいあちあ上述の比較回路CPM1〜CMPn
は、夫々複数の第１及び第２の基準電圧との比較時に 〔発明の効果〕 本発明によれば、CMOSで構成したチョッパ型の複数の
比較回路と、第１の所定電圧間隔を有する複数の第１の
基準電圧を発生する第１の基準電圧発生回路と、入力ア
ナログ電圧を複数の比較回路に供給して、複数の第１の
基準電圧と比較して得た、複数の第１の比較出力が供給
される第１のエンコーダと、第１の所定電圧間隔の複数
分の１の第２の電圧間隔を有し、第１の所定電圧間隔よ
り低い複数の固定電圧に、複数の第１の比較出力に応じ
た可変基準電圧を加算して得た、複数の第２の基準電圧
を発生する第２の基準電圧発生回路と、入力アナログ電
圧を複数の比較回路に供給して、複数の第２の基準電圧
と比較して得た、複数の第２の比較出力が供給される第
２のエンコーダとを有し、第１のエンコーダの出力デー
タを確定すると共に、第２の基準電圧発生回路の出力基
準電圧の設定と下位オートゼロの動作を同時に行い、第
１及び第２のエンコーダから、デジタル出力を得るよう
にしたので、デジタル出力のビット数の同じ従来の直並
列型A/D変換回路に比し、その変換速度に略匹敵した変
換速度が得られるにも拘らず、使用する比較回路の個数
を大幅に低減することのできるCMOSで構成したA/D変換
回路を得ることができる。
ｎ個であっても、その他方はｎより小さい値、例えば、
２のs/2より小さいあちあ上述の比較回路CPM1〜CMPn
は、夫々複数の第１及び第２の基準電圧との比較時に 〔発明の効果〕 本発明によれば、CMOSで構成したチョッパ型の複数の
比較回路と、第１の所定電圧間隔を有する複数の第１の
基準電圧を発生する第１の基準電圧発生回路と、入力ア
ナログ電圧を複数の比較回路に供給して、複数の第１の
基準電圧と比較して得た、複数の第１の比較出力が供給
される第１のエンコーダと、第１の所定電圧間隔の複数
分の１の第２の電圧間隔を有し、第１の所定電圧間隔よ
り低い複数の固定電圧に、複数の第１の比較出力に応じ
た可変基準電圧を加算して得た、複数の第２の基準電圧
を発生する第２の基準電圧発生回路と、入力アナログ電
圧を複数の比較回路に供給して、複数の第２の基準電圧
と比較して得た、複数の第２の比較出力が供給される第
２のエンコーダとを有し、第１のエンコーダの出力デー
タを確定すると共に、第２の基準電圧発生回路の出力基
準電圧の設定と下位オートゼロの動作を同時に行い、第
１及び第２のエンコーダから、デジタル出力を得るよう
にしたので、デジタル出力のビット数の同じ従来の直並
列型A/D変換回路に比し、その変換速度に略匹敵した変
換速度が得られるにも拘らず、使用する比較回路の個数
を大幅に低減することのできるCMOSで構成したA/D変換
回路を得ることができる。
第１図は本発明の第１の実施例を示すブロック線図、第
２図はその動作説明に供するタイミングチャート、第３
図は本発明の第２の実施例を示すブロック線図、第４図
は本発明の第３の実施例を示すブロック線図、第５図は
その動作説明に供するタイミングチャート、第６図は本
発明の実施例に使用される比較回路の具体的回路構成を
示す回路図、第７図はその動作説明に供するタイミング
チャートである。 CMP1〜CMPnは比較回路、CENは上位エンコーダ、FENは下
位エンコーダ、（４）はフルエンコーダ、K1及びK2は第
１及び第２の回路である。
２図はその動作説明に供するタイミングチャート、第３
図は本発明の第２の実施例を示すブロック線図、第４図
は本発明の第３の実施例を示すブロック線図、第５図は
その動作説明に供するタイミングチャート、第６図は本
発明の実施例に使用される比較回路の具体的回路構成を
示す回路図、第７図はその動作説明に供するタイミング
チャートである。 CMP1〜CMPnは比較回路、CENは上位エンコーダ、FENは下
位エンコーダ、（４）はフルエンコーダ、K1及びK2は第
１及び第２の回路である。
Claims (1)
- 【請求項１】CMOSで構成したチョッパ型の複数の比較回
路と、 第１の所定電圧間隔を有する複数の第１の基準電圧を発
生する第１の基準電圧発生回路と、 入力アナログ電圧を上記複数の比較回路に供給して、上
記複数の第１の基準電圧と比較して得た、複数の第１の
比較出力が供給される第１のエンコーダと、 上記第１の所定電圧間隔の複数分の１の第２の電圧間隔
を有し、上記第１の所定電圧間隔より低い複数の固定電
圧に、上記複数の第１の比較出力に応じた可変基準電圧
を加算して得た、複数の第２の基準電圧を発生する第２
の基準電圧発生回路と、 上記入力アナログ電圧を上記複数の比較回路に供給し
て、上記複数の第２の基準電圧と比較して得た、複数の
第２の比較出力が供給される第２のエンコーダとを有
し、 上記第１のエンコーダの出力データを確定すると共に、
上記第２の基準電圧発生回路の出力基準電圧の設定と下
位オートゼロの動作を同時に行い、上記第１及び第２の
エンコーダから、デジタル出力を得るようにしたことを
特徴とするCMOSで構成したA/D変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2555789A JP2775805B2 (ja) | 1989-02-03 | 1989-02-03 | Ｃｍｏｓで構成したａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2555789A JP2775805B2 (ja) | 1989-02-03 | 1989-02-03 | Ｃｍｏｓで構成したａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02206225A JPH02206225A (ja) | 1990-08-16 |
| JP2775805B2 true JP2775805B2 (ja) | 1998-07-16 |
Family
ID=12169247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2555789A Expired - Lifetime JP2775805B2 (ja) | 1989-02-03 | 1989-02-03 | Ｃｍｏｓで構成したａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2775805B2 (ja) |
-
1989
- 1989-02-03 JP JP2555789A patent/JP2775805B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02206225A (ja) | 1990-08-16 |
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Legal Events
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