JP3338050B2

JP3338050B2 - アナログ／デイジタル変換器

Info

Publication number: JP3338050B2
Application number: JP50061192A
Authority: JP
Inventors: サウアー，ドナルド・ジヨン
Original assignee: サーノフコーポレイション
Priority date: 1990-07-02
Filing date: 1991-07-02
Publication date: 2002-10-28
Anticipated expiration: 2017-10-28
Also published as: DE69133008D1; WO1992001336A1; US5262779A; EP0537304A1; EP0798864A1; ES2129443T3; DE69131099D1; EP0537304B1; EP0537304A4; GB9014679D0; EP0798864B1; JP2002094377A; DE69133008T2; DE69131099T2; JPH05509214A

Description

【発明の詳細な説明】発明の分野本発明は、高速で動作し、高い分解能を与えるアナロ
グ／ディジタル変換器（ADC）にかかわり、更に特定す
るに、金属酸化膜半導体（MOS）技術を用いて、低価格
で作られ且つ低い消費電力で動作する非常に高い性能の
ADCにかかわる。

発明の背景ディジタル信号の処理では、アナログ信号をディジタ
ル・フォーマットに変換する必要がある。この変換での
適切な忠実性を確保するには、そのアナログ信号を、ア
ナログ信号の帯域幅よりも実質的に大きいレートにおい
て標本化することが望ましい。こうした標本化された信
号値は、サンプルごとに、“N"数の２進ビットにより表
わされる等価のディジタル値へと高速において変換され
る。標準としてバイポーラトランジスタを使用している
従来のADCは高いレート（例えば、50MHz）において、し
かも10ビットの分解能でもって動作することができる。
こうしたADCは比較的大きな電力（ワット）を必要とし
且つ非常に高価（数100ドル）である。他方、MOS技術で
もって高速の多ビットADCを履行する企てはそれ程成功
していない。歩溜りの悪さからコストが上がり、性能に
ついても、バイポーラトランジスタ技術を使用して得ら
れるよりも実質的に良くなかった。

MOS技術において高速ADCを履行する際での問題の１つ
は、MOSチップのシリコン基板における誘導電流に起因
した“ノイス”である。或る程度までなら、この問題
は、電力供給バスについての注意深い遮蔽、分離及び隔
絶により、また、相補型金属酸化膜半導体（CMOS）トラ
ンジスタ、すなわち、ｎチャネル及びｐチャネルMOSト
ランジスタ（NMOS及びPMOS）の使用により軽減される。
しかしながら、残留ノイズ，スイッチングの過渡状態、
漂遊容量などの存在は、私の米国特許第4,989,003号に
おいて論議されているように、MOS技術を使用したADCの
感度及びサンプリング速度に或る設計上の拘束及び他の
制約を課すことになる。

別な問題は、MOS回路における個々のトランジスタ及
びコンデンサが、10％程度変わる閾値電圧、静電容量な
どの値を持つことになる点である。こうした変動は、厳
密に整合されるコンポーネント又は、大きなスイッチン
グの過渡状態を持つコンポーネントを必要とする高速、
精密ADCを作るのを極めて困難にする。

“Ｎフラッシュ"ADCと呼ばれる従来でのADCは標本化
されたアナログ電圧から並列に“N"個のデータビットを
同時に作り出す。ADCは、各々が高分解能を持つ、互い
に厳密に整合された2^Nの比較器を含んでいる。ADC回路
はこうした比較器のすべてを入力信号回路に一度に一時
的に接続する。そこで、個々の比較器は、その瞬間に標
本化されつつある入力信号のアナログ値に対応するＮビ
ットの値を同時に決定する。このADCの利点は、それが
動作できる高い速度である。重大な不都合は、比較器の
すべてを入力回路に同時に接続することに起因した重い
容量性負荷（そして、対応する大きなスイッチング過渡
状態）にある。例えば、10ビット出力（Ｎは10に等し
い）ADCに対して、比較器の数は1024!である。かくし
て、並列に接続されたすべての比較器によって表わされ
る適用負荷は単体の比較器のみのものよりも数100倍大
きく、望ましくない大きなスイッチング過渡状態を生じ
させることになる。こうしたスイッチング過渡状態を低
下させる主な理由は、こうしたトランジェントつまり過
渡状態からの回復時間がADCのサンプリング速度の上限
を設定する点にある。この望ましくない状態は、比較的
大きなMOS閾値電圧オフセットを修正するのに使用され
るコンデンサ切換型オート零入力回路装置に対する必要
性のために、入力インピーダンスレベルが本質的に高く
且つスイッチング過渡状態がバイポーラ技術においてよ
りも一層顕著であるMOS技術において悪化される。

シリアルADCと呼ばれる別なADCは、アナログ信号を標
本化し、次いで、１ビットづつ、そのサンプルのディジ
タル値を決定する。ADCにおける単体の比較器はビット
値のすべてを決定するのに使用でき、ここから、そのス
イッチング過渡状態は“Ｎ−フラッシュ"ADCと比較して
大いに減少される。しかしながら、シリアルADCの速度
は、ディジタル出力のビット値の逐次状決定において取
られる時間のために、比較的緩慢である。かくして、10
ビット出力ADCにとって、シリアルADCは10ビット“Ｎ−
フラッシュ"ADCの速度のせいぜい1/10で動作することが
できる。かくして、ADCでの高速に対する要件は重要な
仕方において高い分解能に対する要件と対立し、MOS技
術の使用による低コストに対する要望は高性能に対する
要望と対立する。

ディジタルMOS回路装置を同一の半導体基板上に集積
できるMOS技術を使用して、半導体基板上に形成された
高速でしかも比較的低コストのADCを持つことは望まし
い。

発明の概要この発明はADCに対する有効でしかも能率の良い新し
いアーキテクチャを与える。このADCは大きな特定応用
集積回路（ASIC）の単独ユニットとして又はサブ・モジ
ュールとして今日のMOS技術（例えば、標準の１ミクロ
ンＮ−ウェル製造技術）において容易に履行される。か
くして、新しいADCは、従来のADCに比較して非常に低い
コストで製造でき、しかも新しいASICMOSディジタル回
路と完全に両立可能である。多くの独特な設計上の特長
は、新しいADCが高い分解能（例えば、10ビット）の下
で高速において動作するのを可能にすると共に、ノイズ
に強くし且つ必要とする電力を非常に小さくすることが
できる。また、この新しいADCの独特なアーキテクチャ
はその因子が低いコストに一層貢献する“良好な”チッ
プの歩溜りを実質的に改善する。

高性能のシリアルADCは、厳密に整合されるトランジ
スタ及びコンデンサに対する必要性をなくししかもその
スイッチング過渡状態の遅延及び精度破壊効果を最小に
する新規なアーキテクチャを通して履行される。このア
ーキテクチャは平衡されたPMOS及びNMOSトランジスタを
持つ新規な高速比較器を含み、高度なコモンモードノイ
ズ免疫性がそれらのトランジスタによって得られる。比
較器回路は能動のフィードバックループ（それ自体独特
な）を含み、そのフィード・バックループにより、その
比較器は、マスター電圧基準に対して連続して照合され
る正確に決められた切り換え点に対して、それ自体を連
続して且つ自動的に“零調整”すなわちバイアスする。
正確に決められた切り換え点における1mVのスイッチン
グ感度は、仮りにPMOS及びNMOSトランジスタ及び連動さ
れたカップリング・コンデンサが正確に整合されておら
ず、又は経年変化したとしてさえ、そのオート・バイア
ス作用によって得られる。比較器内での端子における寄
生容量結合により惹起される望ましくないエラーはこの
オートバイアス・ループの作用によって実質的に除去さ
れる。こうした相補型トランジスタは高利得領域へとバ
イアスされると共に、高速スイッチングのための再生フ
ィードバックを備えている。それらは、コモンモードノ
イズ除去のために平衡されているので、ASICでのような
雑音の多いディジタル状況において安定している。それ
らのサンプリング・アパーチャは非常に狭く（約200ピ
コ秒）、比較器回路及びADCが非常に高いクロック率
（例えば、50MHz）において動作するのを可能にする。
比較器回路は標本化された電圧のディジタル値を決定す
るために逐次近似により動作する独特に構成された直列
ビット・レジスタを駆動する。レジスタは、ディジタル
化された信号でのＮビットに、“スイッチング・オフセ
ット補償”のために使用される余分なビットを加えたビ
ット位置、つまり、Ｎ＋１ビット位置の独特な配列を持
っている。比較器の入力回路装置（これ又、新規）での
整定時間（RC時定数から生ずる）を補償することによる
余分なオフセット補償ビットは比較器を他の場合よりも
はるかに高い速度（例えば、２倍）において動作するこ
とを可能にする。オフセット補償電圧を表わしているこ
の余分なビットはレジスタにより、後で詳述される逐次
近似アルゴリズムにおいて適用される。ビットレジスタ
に関連して引き続いて且つ高速において動作する比較器
は、標本化されたアナログ信号電圧のＮビットディジタ
ル値の最上位ビットから最下位ビットまでの値を１ビッ
トづつ決定する。10ビット（Ｎ＝10）の分解能は容易に
得られる。直列ビット・レジスタは、Ｎビットの上位ビ
ット（MSB）を表わしている第１の部分と、Ｎビットの
下位ビット（LSB）を表わしている第２の部分と、そし
て余分なオフセット補償ビットを表わしている第３の部
分とに細分割される。レジスタのMSB部分はディジタル
／アナログ変換器（DAC）を駆動し、そのDACはそのとき
にレジスタにあるMSBを表わしているアナログ基準電圧
を、比較器への指令に際し、適用する。このアナログ基
準電圧の精度は非常に正確なマスター電圧基準を参照し
て決定される。同様にして、レジスタのLSB部分及びオ
フセット・ビット部分は一緒にDACを駆動し、そのDAC
は、指令に際し、そのときにレジスタにあるLSB及びオ
フセット・ビットを表わしている比較器に別なアナログ
基準電圧を印加する。LSB DACからのこのアナログ基準
電圧の高い精度（mV以内）は、LSB DAC及び比較器への
及びそれらからの能動の自動校正フィードバック・ルー
プによって与えられる。これにより、比較器はマスター
電圧基準に関連して、LSB DACを連続して且つ自動的に
校正する。かくして、仮りに、その回路コンポーネント
が比較的大きな交差変動を有しそして雑音のある状況の
下で高速で動作するとしてさえ、ADCに対しては、極端
に高い分解能が得られる。

こうした新しいADCの同一のものが緻密に隣接せる多
重ADCの並列アセンブリにおいて配列される。例とし
て、10ビット（Ｎ＝10）ADCに対しては、外部クロック
に同期された16のクロック相が採用されている。ADCで
は、５つの相カウントがオート零調整、自動校正、信号
サンプリング及びディジタル出力多重化のために使用さ
れている。10のデータビットを決定し、１つのオフセッ
トビットを調整するのに11の相カウントが使用されてい
る。全アセンブリには16のADCが与えられ、各ADCのサン
プリング相は前のADCに関連して１相だけスキューされ
ている。かくして、いづれかの１つの時間では、アセン
ブリにおけるADCの１つの比較器のみがそのアナログ信
号入力を標本化するので、すべての16のADCは16相計数
サイクル中にその入力を標本化することになる。かくし
て、いづれかの所定の相カウントでのサンプリングに対
しては１つの比較器のみがスイッチ・オンされるけれど
も、多段ADCアセンブリの実効アナログ／ディジタル変
換速度は16倍になる。一緒に動作する全ADCの全体的精
度は、各ADC内における変換器の個々のオート零調整及
び自動校正を通して単一のマスター電圧基準によって決
定される。この様な多重ADCのMOS技術における良好なチ
ップ歩溜りでもっての実際的履行は各ADCの独特なアー
キテクチャによりかなり容易になる。

また、本発明はＮビット分解能を持つADCを対象に
し、そこにおいて、Ｎ＋１ビット逐次近似レジスタ（SA
R）は、１つの入力端子、Ｎビット分解能のＮ＋１の出
力端子、第１及び第２のDAC、そして比較器を含んでい
る。第１のDACは出力端子と、ＭをＮよりも小さいとし
て、Ｎ＋１ビットSARのＮ＋１出力端子の最初のサブセ
ット（Ｍ）に結合される入力端子とを持っている。第２
のDACは、校正入力端子及び出力端子を持つとともに、
Ｎ＋１ビットSARのＮ−Ｍ＋１出力端子に結合されるＮ
−Ｍ＋１入力端子を持っている。比較器はアナログ信号
を受信するように適合された第１の入力端子と、第１の
DACの出力に結合される第２の入力端子と、第２のDACの
出力端子に結合される第３の入力端子と、Ｎ＋１ビット
SARの入力端子に結合される第１の出力端子と、第２のD
ACの校正入力端子に結合される第２の出力端子とを持っ
ている。

また、本発明はＮビット分解能を持つADCを対象とし
て、そこにおいて、Ｎ＋１ビットSARは、１つの入力端
子と、Ｎビット分解能のＮ＋１の出力端子と、第１及び
第２のDACと、比較器とを含んでいる。第１のDACは出力
端子を持つとともに、ＭをＮよりも小さいとして、Ｎ＋
１ビットSARのＮ＋１出力端子の最初のサブセット
（Ｍ）に結合される入力端子を持っている。第２のDAC
は校正入力端子と出力端子とを持つとともに、Ｎ＋１ビ
ットSARのＮ−Ｍ＋１は出力端子に結合されるＮ−Ｍ＋
１入力端子を持っている。比較器はアナログ信号を受信
するように適合された第１の入力端子と、第１のDACの
出力に結合される第２の入力端子と、第２のDACの出力
端子に結合される第３の入力端子と、Ｎ＋１ビットSAR
の入力端子に結合される第１の出力端子と、第２のDAC
の校正入力端子に結合される第２の出力端子とを持って
いる。比較器はオート零比較器であって、その比較器
は、データ入力基準電圧レベル、その入力基準電圧レベ
ルよりも大きい電圧レベルを持つ第１のデータ入力信
号、そしてその入力基準電圧レベルよりも小さな電圧レ
ベルを持つ第２のデータ信号を発生するための手段と、
データ入力端子、基準電圧入力端子及び出力端子を有
し、クロックでオン駆動されたときに出力論理状態を発
生するように適合されていると共に、仮りにそのデータ
信号が変化するとしてさえ、クロックでオン駆動された
ときに、そのデータ入力端子に印加された第１又は第２
のデータ信号から達成される出力論理状態を維持するよ
うに適合されているクロック型ラッチ回路と、そのラッ
チ回路の出力に結合される入力及びそのラッチ回路の基
準入力端子に結合される出力を持ち、ラッチ回路がクロ
ックでオン駆動されて、その発生手段のデータ入力基準
電圧がデータ入力端子に結合されるときにおけるその出
力端子における電圧レベルを、入力データ信号がラッチ
回路のデータ入力端子に結合されて、それがクロックで
オン駆動されるときで、しかもそのデータ入力信号がデ
ータ基準電圧レベルの上又は下にあるときに、そのラッ
チ回路が出力状態を切り換えるように、そのデータ入力
基準電圧のレベルに本質的に等しい電圧レベルに設定す
るためのフィードバック兼電圧基準手段とから成ってい
る。

更に、本発明はＮビット分解能を持つADCを対象と
し、そこにおいて、Ｎ＋１ビットSARは、１つの入力端
子と、Ｎビット分解能のＮ＋１の出力端子と、Ｎ＋１ビ
ットDACと、そして比較器とを含んでいる。Ｎ＋１ビッ
トDACは出力端子を持つとともに、Ｎ＋１ビットSARのＮ
＋１出力端子に結合される入力端子を持っている。比較
器はアナログ信号を受信するように適合された第１の入
力端子と、Ｎ＋１ビットDACの出力に結合される第２の
入力端子と、Ｎ＋１ビットSARの入力端子に結合される
第１の出力端子とを持っている。

本発明はまた、Ｎビット分解能を持つADCを対象と
し、そこにおいて、SARは、入力端子と、Ｎビット分解
能の出力端子と、DACと、比較器と、そしてオフセット
補償手段とを持っている。DACは出力端子を持つととも
に、SARの出力端子に結合される入力端子を持ってい
る。比較器は、アナログ信号を受信するように適合され
た第１の入力端子と、DACの出力に結合される第２の入
力端子と、そしてSARの入力端子に結合される第１の出
力端子とを持っている。オフセット補償手段は、整定時
間エラーを補償するように比較器に結合されるオフセッ
ト補償信号を発生する。

更に、本発明はＮビット分解能を持つADCを対象と
し、ここでのADCは比較器手段と、タイミング手段と、
そしてオフセット補償手段とを含んでいる。比較器手段
は、引き続く動作サイクル中に入力アナログ電圧を標本
化するとともに、その入力アナログ電圧が所定の電圧以
下であるか又は以上であるかに依存して、各々が２進０
か又は１のいづれかにある一連のビット出力を発生する
ための入力を持ち、その入力における電圧は整定時間に
従属している。タイミング手段は所定の期間を持つクロ
ックパルスでもって比較器手段を駆動する。オフセット
補償手段は、エラーが比較器手段による入力アナログ電
圧の高速サンプリングにおいて制限されるように、且つ
そのクロック期間がその整定時間よりも実質的に短くな
されるように、オフセット電圧を、引き続き減少する量
において、比較器入力に印加し、以って、そのADCは、
その整定時間がさもなければ許すであろうよりも実質的
に高い速度において正確に動作することになる。

更に、本発明はＮビット分解能を持つADCを対象と
し、そこにおいて、そのADCは比較器手段と、第１及び
第２の照合手段と、SAR手段と、タイミング手段と、DAC
手段と、そしてフィードバック手段とから成っている。
比較器手段はアナログ入力電圧を受けるための入力手段
を持つとともに、そのアナログ入力電圧が設定電圧の上
にあるのか又は下にあるのかどうかにその値が依存して
いる２進ビット出力の印加される出力を持っている。第
１の照合手段はその設定電圧をマスター電圧基準に合わ
せる。SAR手段は比較器手段の出力を受信し、そしてＮ
ビットの２進語におけるビットの部分和を累積して記憶
する。タイミング手段は、Ｎビットがレジスタ手段に累
積されつつある完全な動作サイクルを通して、比較器手
段及びレジスタ手段を駆動する。DAC手段はレジスタ手
段によって駆動され、そしてそのレジスタ手段からのビ
ットの重み付けされた部分和に従って、出力アナログ電
圧を与える。第２の照合手段はDAC手段の出力アナログ
電圧をマスター電圧基準に合わせる。フィードバック手
段はDAC手段の出力アナログ電圧を比較器手段の入力手
段に印加する。

また、本発明は、ラッチ手段と、クロック手段と、入
力手段と、オート・バイアス手段と、電圧基準フィード
バック手段とを持つADCに対する高速比較器を対象とし
ている。ラッチ手段は信号入力と、バイアス入力と、そ
して出力とを持っている。それは、信号入力上での電圧
がバイアス入力上でのバイアス電圧よりも高いのか又は
低いのかどうかに依存して、その出力を電圧において高
いか又は低いかのいづれかに迅速に切り換える。クロッ
ク手段は各スイッチング動作のためにラッチ手段をリセ
ットする。入力手段は標本化されるべき電圧か又は基準
電圧をラッチ手段の信号入力へ選択的に印加する。オー
ト・バイアス手段は、高感度と高いスイッチング速度を
達成するために、そのバイアス電圧を所望の値に設定つ
まりセットする。オート・バイアス手段はラッチ出力と
バイアス入力との間に接続される。電圧基準フィードバ
ック手段は、ラッチ手段と、入力手段と、そしてラッチ
手段がその基準電圧に非常に厳密に対応している電圧に
おいて高く又は低く切り換わるようにそのバイアス電圧
を正確に決定された値に合わせるためのオート・バイア
ス手段とを含んでいる。

図面の簡単な説明第１図は並列に配列され且つスキューされたクロック
及び位相パルスにより駆動される同一のADCを多重に持
つアセンブリを含む本発明のADCの概略図であり；第２図は、第１図でのADCと共に使用されるそれぞれ
の位相及びクロック・パルスのクロック及び位相タイミ
ング図であり；第３図は本発明の別な局面による比較器回路（第１図
のADCの各々の一部）の概略図であり；第3A図は、第３図の比較器に対するオート・バイアス
の重要な効果を示している電圧図であり；第4A図は、第３図の比較器で使用されるタイミング信
号“PSMP"及び“PSMPN"を得るための回路を示してお
り；第4B図は比較器で使用されるタイミング信号“PVR",
“PVRN"及び信号“PVI"及び“PVIN"を得るための回路を
示しており；第4C図は“PSMP"に対する“PVI"のタイミング関係、
そして相Ｐ（３）及びＰ（４）を示しており；第５図は、第１図に示されているようなADCのSARの回
路図であり；第5A図は、第５図でのSARのビット位置の概略表示で
あり；第６図は、第５図におけるSARのMSB DACを示してい
る回路図であり；そして第７図は、第１図のADCの１つの動作シーケンスを示
しているチャートである。

詳細な記載第１図において、ADCアセンブリ10（長方形の大きな
点線内に示されている）は、バス12に接続されているア
ナログ信号入力と、ディジタル出力信号端子14とを含ん
でいる。入力バス12には高周波信号が印加され、そして
出力端子14では、10ビット・ナンバーとして示されてい
るそのディジタル等価値が実時間において得られる。ア
センブリ10は16のADC18（各々が点線のボックス内に示
されている）を含んで示されている。第1,第2,第３及び
第16番目のADC18のうち、第１番目のみが詳細に示され
ている。標準として、アセンブリ10はMOS技術を用いて
シリコン基板上に形成され、各ADC18は約300平方ミルの
面積において履行されている。例えば、アセンブリ10に
は16のADC18があり、各ADCは11ビット・ナンバー（Ｎ＋
１）を発生するものとして示されている。各ADC18は、
入力バス12に対して並列に接続されそしてディジタル化
される予定のアナログ信号入力電圧（VIN）が印加され
るそれぞれの電圧入力端子20を持っている。各ADC18
は、従来においても良く知られている型式の多重（MU
X）ユニット28（“11−ビット 16:1 MUX"として示さ
れている）の入力端子24のそれぞれのものに接続される
出力信号端子22を持っている。MUXユニット28は単一の
出力端子30を持っており、そこには、個々のADC18によ
って発生される並列で11ビットの“語”つまりディジタ
ル化された信号を順に出される。MUX28の出力30には、
従来技術においても周知の加算器兼フォーマット変換器
32が接続されている。MUX28からの各11−ビットの
“語”は特殊な２進フォーマット（Ｎ＋１）にある。フ
ォーマット変換器32は、各かかる語を標準の10−ビット
（Ｎ）フォーマットに変換し、そうしたディジタル値を
10ビット語として、実時間において、アセンブリ10の出
力端子14に印加する。

各ADC18は、図示のように、16の相Ｐ（０）〜Ｐ（1
5）とクロック・パルス“CK"とを発生するクロック兼位
相タイミング・ユニット36によって駆動される。各相Ｐ
は１つのクロック・パルスだけスキューされているの
で、タイミングユニット36の各完全サイクルに対しては
16の相がある。ADC18の各々はユニット36の相Ｐのすべ
て及びクロック・パルスCKによって駆動されるが、第２
のADC18の駆動は第１のADC18の駆動に関連して１つの相
Ｐだけスキューされている。換言するに、各ADC18は前
のADC18に関連して１つの相だけその動作においてスキ
ューされている。かくして、16のADC18は16の引き続く
瞬間においてその入力電圧VINをそれぞれ標本化するよ
うに作用する。この配列はADCアセンブリ10の合成のサ
ンプリング速度を16倍だけ効果的に増大させる。所望と
するサンプリング速度並びに各ADC18内での信号処理時
間に依存して、一層少ない（又は多い）ADC18を使用し
ても良い。

各ADC18は、リード41を介して単体ビットデータをSAR
42（“11−ビットSAR"として示されている）へ送るオー
ト零比較器40を含んでいる。比較器40は入力端子20にお
ける入力電圧VINを瞬時に標本化し、その後、SAR42との
組合せにおけるクロック・シーケンスにおいて、標本化
された入力電圧のディジタル値を１ビットづつ決定す
る。SAR42はデータの３つの上位ビット（MSB）をDAC
（“３ビットMSB DAC"として示されている）44に与
え、DAC44はアナログの“切り換えられる電圧基準”（S
WVR）を、フィードバックループ46を介して、比較器40
に供給する。同様にして、SAR42は７つの下位ビット（L
SB）と１つの“オフセット補償”ビットをDAC（“LSB
DAC＋オフセット”として示されている）48へ印加す
る。従来技術においても良く知られている型式のこのLS
B DAC48は、そのアナログ値が7LSB＋１オフセットビッ
トのディジタル値に非常に正確に対応している定電流を
負荷抵抗器RLに供給する。例えば、1000Ωで良い抵抗器
RLを横切った電圧降下は、リード50を介して、比較器40
の入力に印加されるアナログ電圧“DA"である。ここ
で、比較器40は、後に記述される予定の自動校正フィー
ドバック配列から、フィードバック・リード52を介し
て、自動的に校正されたアナログ電圧基準“VRDA"をLSB
DAC48に供給する。この基準電圧VRDAは、その出力電
流（そして抵抗器RLを横切った電圧）がマスター電圧基
準（示されていない）に正確に合わされるように、LSB
DAC48を自動的に制御する。各ADC18は後で記述される
ようにマスター電圧基準に接続されている。個々に独立
している基準電圧SWVR,DA及びVRDAは、後で記述される
一連のステップを通してマスター電圧基準（示されてい
ない）に対して個別に（例えば、各々がmV以内で）、自
動的に且つ連続して照合される。かくして、各ADC18は
それ自体の動作サイクル内で自動的に、非常に正確にさ
れ、そしてアセンブリ10でのADC18のすべての多重動作
は、第１図の各ADC18の動作サイクル中にタイミユニッ
ト36により作り出されるクロック・パルス（CK）及び相
Ｐ（０）〜Ｐ（15）によって、単一のマスター電圧基準
からの等しくて、自動的に得られる精度において一緒に
関連づけられる。各クロック・パルスCKは、“ハイ”状
態60と、“ロー”状態62と、そして期間64とを持つ非対
称の方形波の形態にある。例えば、期間64は20ナノ秒で
良い。クロック・パルスCKは、クロック期間64の始めに
生じる上昇する前縁66においてローからハイになり、そ
して降下する後縁68においてハイからローになる。16の
同一のパルスからなる０−15クロックパルスCKは図示さ
れているような構成にあって、その後は、16のサイクル
が繰り返される。クロックパルスはそれぞれの相Ｐ
（０）〜Ｐ（15）を発生する。かくして、“0"クロック
・パルスCKの前縁66は点線矢印付ライン71により示され
ているように、“0"相Ｐ（０）のローからハイに行く上
昇する前縁70を発生し（時間において僅かばかり変位さ
れている）、そして“0"クロックパルスCKの後縁68は点
線の矢印付ライン73により示されているように、相Ｐ
（０）の降下する後縁72を発生する。１サイクルでの16
のクロックパルスCKに対しては１つの相Ｐ（０）のみが
ある。その後、別な“0"相Ｐ（０）が発生され、そして
そのサイクルが再び始まる。同様にして、“1"相Ｐ
（１）は、点線の矢印付きライン71a及び73aによって示
されているように、“1"クロック・パルスCKによって発
生され、かかる動作は、相Ｐ（15）まで繰り返される。
こうした相及びクロックパルスは各ADC18を駆動するこ
とになる。全クロック期間64は、前に述べたオフセット
補償ビットにより、精度を犠牲にすることなく実質的に
減少（例えば、約半分）される。

第３図には、第１図のオート零比較器40の好ましい実
施例が詳細に示されていて、それは、入力端子75に信号
電圧入力を持ち、端子76に単一ディジットの電圧出力を
持っている平衡形再生ラッチ74（点線ラインのボックス
内に示されている）を含んでいる。リード41（第１図を
も参照）は端子76に取付けられている。アナログのオー
ト・バイアス電圧（BV）は端子78においてラッチ74に印
加される。電圧BVはラッチの切り換え点を正確に制御さ
れた値に自動的に零調整する。このラッチ74はＰチャネ
ル・トランジスタ80,90,96及び98、ｎチャネル・トラン
ジスタ84,88及び94、そしてインバータ100及び102を含
んでいる。トランジスタ80,90,96及び98のソースは正の
電圧源＋VDDに結合され、そしてトランジスタ88のソー
スは接地として示されている基準電圧に結合されてい
る。トランジスタ80,84及び96のドレインはトランジス
タ94のゲートと、インバータ100の入力と、そして端子8
2とに結合されている。トランジスタ90,94及び98のソー
スはトランジスタ84のゲートと、インバータ102の入力
と、そして端子92とに結合されている。トランジスタ84
及び94のドレインはトランジスタ88のソースと、端子86
とに結合されている。第１図のCK信号は、バス（示され
ていない）を介して、トランジスタ88のゲートと、イン
バータ89の入力と、トランジスタ96及び98のゲートと、
そして端子99とに結合されている。インバータ89はその
出力に、CKNとして示されている反転されたCK信号を発
生する。インバータ100の出力はラッチ74の出力端子76
に結合されている。インバータ102の目的はインバータ1
00の平衡された容量の鏡像を与えることである。この点
において、ラッチ74の回路素子は対称でしかも相補状に
あり、そしてコモンモード・ノイズに対する高度な免疫
性を与えるように配列されている。再生ラッチ74が端子
76におけるその出力電圧を“ロー”か又は“ハイ”に切
り換えるのを可能にする入力端子75における電圧の値
は、マスター電圧基準に対する連続的照合を通した比較
器40の動作中におけるトランジスタ90のゲート上でのバ
イアス電圧BVを自動的に調整（“零化”）することによ
り、非常に正確に決定される。これは後で記述されるフ
ィードバックループにより自動的に行われる。

ラッチ74のトランジスタ88がターンオフされて、そし
てトランジスタ96及び98が各クロックパルスCKでもって
ターン・オンされると、端子82及び92は電位において、
供給電圧VDDへと引き上げられる。これは、クロック・
パルスCK（第２図を参照）が降下する後縁68に沿って高
レベル60から低レベル62へと引くときに生じる。その
後、次のクロックパルスCKの上昇する前縁66において、
トランジスタ88がターンオンし、そしてトランジスタ96
及び98がターンオフする。この瞬間において、もしも端
子75における入力電圧が幾分、端子78におけるバイアス
電圧BVよりも大きいとすると、ラッチ74は出力端子76に
おける電圧を“ハイ”（VDDに実質的に等しい値）に切
り換える。これはラッチ74の２進“1"出力として規定さ
れる。交叉結合された端子82及び92により与えられる再
生フィードバックのために、スイッチングは高速（例え
ば、数ナノ秒）において行われる。同様にして、もしも
端子75における入力電圧がバイアス電圧BVよりも低いな
らば、ラッチ74は出力端子76上における電圧を“ロー”
つまり接地へ切り換える。これは２進“0"として規定さ
れる。

ラッチ74の好ましい実施例において、インバータ100
はVDD/2よりも僅かばかり低い閾値電圧を持つように選
ばれる。これは、CKがハイになってから、端子82及び92
が共に約VDD/2に降下する直後に“0"から“1"に切り換
わらないことによって、端子76における出力電圧が“0"
にあるときにおける出力端子76での電圧スパイクを制限
する。仮りに、入力端子75がバイアス端子78よりも一層
の負にあるために、端子82が高レベルに止どまろうとし
ているとしてさえ、それは瞬間的にVdd/2へ下がる。イ
ンバータ100の閾値電圧をVDD/2よりも僅かばかり低く設
定することにより、端子76において“1"に向う電圧スパ
イクは、その状態が“0"に止どまろうとするときに阻止
される。

第3A図には、ラッチ74の入力端子75における入力電圧
（水平軸）を、端子76におけるスイッチング出力電圧
（垂直軸）に対して関係づけている電圧図が示されてい
る。オート・バイアス電圧BV（一点鎖線の垂直ライン10
8として示されている）は後で記述されるオートバイア
ス・フィードバック・ループにより確立される。実線の
垂直ライン110は、ラッチ74がそこで切り換わる電圧（V
SC）を示している。電圧VSCはバイアス電圧BVの値を調
整することにより基準電圧に実質的に等しいように確立
される。ライン108でのバイアス電圧BVとライン110での
スイッチング電圧VSCとの間で、109により示されてい
る、“オフセット”差分電圧は、所定のラッチ74でのト
ランジスタの特性における小さな差を補償し、そしてオ
ートバイアス・フィードバックループの作用により自動
的に決定される。このオフセット電圧はラッチ74ごとに
異なっているが、スイッチング電圧VSCはすべてのラッ
チにおいて同じである。この切り換え電圧VSCより僅か
ばかり低い端子75における入力電圧に対して、ラッチ74
は出力を“ロー”に切り換え、そして切り換え電圧VSC
以上の電圧に対して、ラッチは“ハイ”に切り換わる。
スイッチングの感度は示されているように1mV以内であ
る。ライン108に沿ったオート・バイアス電圧BVの正確
に決定された、すなわち、“セットされた”値の不在に
おいては、再生ラッチ74におけるトランジスタの閾値電
圧での僅かな変動のために、ラッチは垂直のダッシュ・
ライン111により示されている低いスイッチング電圧を
持つか、又は垂直のダッシュ・ライン112により示され
ている高いスイッチング電圧を持つことができる。この
変動は１つのラッチ74から別なラッチにおいて50〜100m
V程度にあるのが良く、さもなければ、第１図に示され
ているようなADC18のアセンブリでの１つの比較器40か
ら別な比較器でのスイッチング電圧における必要な精度
を壊すことになる。ライン108におけるバイアス電圧BV
とライン110におけるスイッチング電圧VSCとの間でのオ
フセット差分電圧109は、ライン111における低い電圧か
らライン112における高い電圧までの113で示されるレン
ジ内に横たわっている。前にも述べたように、１つの比
較器40におけるラッチ74に対するバイアス電圧BVは、多
重セルADCアセンブリ10での別な比較器40におけるラッ
チ74に対して別個に決定されるバイアス電圧BVと完全に
同じでなくても良い。これに対する理由の中には、アセ
ンブリ10での多重ADC18のそれぞれのラッチ74に対する
入力オフセット電圧における寄生容量性カップリング及
び差が含まれる。しかしながら、所定のADC18の各比較
器40のオート零調整作用は、第3A図に示されているスイ
ッチング精度及び感度を与えるために、それによって見
られるオフセット効果を有効に補償するバイアス電圧BV
のそれ自体の値を決定する。

第３図において、出力端子76でのラッチ74からの出力
電圧は伝送ゲート114（スイッチ114、又はオン・オフ・
スイッチ114としても記述されている）の片側に接続さ
れている。スイッチ114はクロック・パルスCK及び反転
されたクロック・パルスCKNによって制御され、パルスC
KNはインバータ89の出力から得られる。“オン”にある
ときのオン・オフスイッチ114は出力端子76における電
圧をラッチ116の入力に印加する。ラッチ116は図示され
ているように背中合せに接続された第１のインバータ11
6a及び第２のインバータ116bを含んでいる。このラッチ
116は、スイッチ114がターンオフした後のその電流状態
を保有する。ラッチ116は、リード117を介して、それが
保持している電圧レベルを電圧インバータ・リミタ118
（ダッシュ−ライン・ボックス内で示され且つ周知の型
式である）の入力に印加する。インバータ・リミタ118
はＰチャネル・トランジスタ118aを含み、そのソースは
電圧VZHに接続されている。トランジスタ118a及び118b
のドレインは119での端子に接続されている。トランジ
スタ118bのソースは“低”基準電圧（VZL）に接続され
ている。トランジスタ118a及び118bのゲートは入力リー
ド117に接続されている。リード117上での電圧が“ハ
イ”の場合、インバータ・リミタ118はマスター電圧基
準から終局的に得られるVZLをその出力端子119に印加
し、そしてリード117上での電圧が“ロー”である場
合、インバータ・リミッタ118は同様にして得られる
“高”電圧（VZH）を出力端子119に印加する。出力端子
119における“ロー”から“ハイ”への揺動は、電圧“V
ZL"及び“VZH"を選ぶことによって、好都合に決定され
る。例えば、もしもインバータ・リミッタ118への入力
におけるリード117上の電圧が０から＋5Vへ（ローから
ハイへ）揺動するならば、出力端子119における電圧
は、VZH＝＋3V及びVZL＝＋2Vでもって、＋3Vから＋2V、
つまりハイからローへと揺動される。端子119上での電
圧は特別に構成された低減、コンデンサ切換型フィルタ
・ユニット120に印加される。

スイッチ／フィルタ120は、ｎチャネル・トランジス
タ122,124及び142pチャネル・トランジスタ128,130及び
140、インバータ132及び134、そしてコンデンサ136,13
8,144及び146を含んでいる。トランジスタ140のドレイ
ン及びソースと、コンデンサ144の第１の端子とは、電
圧源VDDに接続されている。トランジスタ142のドレイン
及びソース、そしてコンデンサ136,138及び146の第１の
端子は接地電位に結合されている。トランジスタ122及
び128のドレインは端子119に結合されている。トランジ
スタ122のソースはトランジスタ124のドレインと、コン
デンサ136の第２の端子とに結合されている。トランジ
スタ128のソースは、トランジスタ130のドレインと、コ
ンデンサ138の第２の端子とに結合されている。トラン
ジスタ124及び130のソースはコンデンサ144及び146の第
２の端子と、トランジスタ140及び142のゲートと、そし
て端子126とに結合されている。端子126は導体148を介
して端子78に結合されている。相Ｐ（２）はインバータ
132の入力に結合され、その出力はトランジスタ128のゲ
ートに結合されている。相Ｐ（３）はインバータ134の
入力に結合され、その出力はトランジスタ130のゲート
に結合されている。

コンデンサ136は分離せる回路素子ではなくて、組合
せでの空乏容量、トランジスタ122のゲート対ソース静
電容量、そしてトランジスタ124のゲート対ドレイン静
電容量を表わしている。同じことはコンデンサ138、ト
ランジスタ128及び130に対しても当てはまる。こうした
コンデンサは、例えば約5fFのように各々非常に小さ
く、実質的に互いに等しい。相Ｐ（２）又はＰ（３）の
不在において、トランジスタ122,124及びトランジスタ1
28及び130は開放スイッチの状態にある。標準として、
分離せる回路素子でないコンデンサ144はトランジスタ1
40のゲート対ドレイン・ソース静電容量を表わしてい
る。同様にして、コンデンサ146はトランジスタ142の同
じ静電容量を表わしている。コンデンサ144及び146の各
々は例えば約2.5pFの値を持ち、それはコンデンサ136又
は138のいづれよりもはるかに大きい。結節126上での電
圧は、接地とVDDとの間で上又は下に動くことができる
が、通常では、VDDのほぼ半分（例えば、5Vの半分）に
設定されている。トランジスタ122及び128は相補状にあ
るので、それらが相Ｐ（２）及びＰ（２）Ｎ（インバー
タ132の出力）によりスイッチ・オンされる場合、それ
らはそれぞれのコンデンサ136及び138を、その時に端子
119にある“ハイ”又は“ロー”電圧（例えば、電圧VZH
又はVZL）へと実質的に等しく且つ対称に充電する。ト
ランジスタ122及び128のスイッチング“オフ”により行
われるコンデンサ136及び138を充電するときでの何等か
のエラーは自己解消される。例えば、コンデンサ136は
あるべき値よりも僅かばかり低く充電されたままに残さ
れるが、コンデンサ138は僅かばかり高く充電されたま
まに残され、その逆の状態も成立する。その後、トラン
ジスタ124及び130が相Ｐ（３）及びＰ（３）Ｎによりタ
ーンオンされた場合（トランジスタ122及び128がオフの
後）、コンデンサ136及び138上での電荷は端子126に印
加される。その結果、コンデンサ144及び146の大きな値
のために、端子126は電圧において非常に小さな量だけ
上方又は下方に移動する。それらは各々、コンデンサ13
6又は138よりも約500倍程大きい。かくして、端子126上
での電圧は、各クロックパルスCKでもって、端子119に
おいて高く又は低く連続して切り換えられつつあるディ
ジタル電圧に応答して反復される相Ｐ（２）及びＰ
（３）上で連続して調整される高度に濾波されるアナロ
グ電圧である。比較器40が初めに多くのサイクル（非常
に短い時間）にわたって動作した後、端子126における
アナログ電圧は所望の値に漸近し、その後、“自動零調
整された”バイアス電圧BVとなる。この電圧BVは、リー
ド148を介して、ラッチ74のバイアス端子78に印加され
る。勿論、相Ｐ（３）上で端子126に設定されるバイア
ス電圧は、スイッチ／フィルタ・ユニット120のトラン
ジスタ122,128の及びトランジスタ124,130の逐次状オン
−オフ・スイッチングにより、影響を受けず、そして比
較器40の各全動作サイクルの残りの相Ｐ（４）〜Ｐ（1
5）を通して不変のままに残される（入力端子78におけ
る所望のアナログ・バイアス電圧BVとして）。

第３図において、リード52上における自動校正基準電
圧VRDA（第１図も参照）は以下のように得られる。ま
た、スイッチ114及びラッチ116を通して再生ラッチ74の
出力にはリード150が接続されている。リード150は低
域、コンデンサ切換え型フィルタ154の入力端子に接続
されている。このスイッチ／フィルタ154は前に記述さ
れたスイッチ／フィルタ120に実質的に同じである。ス
イッチ／フィルタ154は出力端子156（端子126と類似）
を有し、そして示されているように、相Ｐ（３）及びＰ
（４）によりシーケンスにおいてターン・オン及びオフ
される。出力端子156での電圧は、後で記述されるよう
に、比較器40の作用によりマスター電圧基準に対して照
合されるアナログ電圧である。端子156におけるアナロ
グ電圧は、従来技術において周知のソース／フォロワ15
8に印加される。ソース／フォロワ158は２つのｐチャネ
ル・トランジスタ158a及び158bを含み、それらトランジ
スタのソース及びドレインは、示されているように、電
圧源VDDと接地との間で直列に接続されている。トラン
ジスタ158aのゲートは端子156に接続され、そしてトラ
ンジスタ158bのゲートは電圧VREFに接続されている。ト
ランジスタ158bのドレインは、トランジスタ158aのソー
スと、リード52に接続された端子159とに結合されてい
る。端子159での電圧は、リード52を介して第１図でのL
SB DAC48に印加されるアナログ基準電圧VRDAである。

第３図において、ラッチ74の入力端子75は特別に構成
された相互接続回路160に接続され、回路160は比較器40
の一部を含んでいる。回路160は、後で詳述されるよう
に、種々な入力電圧を、所望のシーケンスにおいて、ラ
ッチ74の入力端子75に印加する。回路160は、各々が第
１及び第２の制御端子、入力端子及び出力端子を持って
いる第1,第２及び第３の伝送ゲート（スイッチ）164,17
4及び176と、そしてコンデンサC1及びC2とを含んでい
る。スイッチ164はその制御端子に結合される信号“PSM
P"及びPSMPN（PSMPのコンプリメント）を持っている。
同様にして、信号“PVI",“PVIN",“PVR"及び“PVRN"は
スイッチ174及び176の制御端子にそれぞれ結合されてい
る。マスター電圧基準に対して照合される基準電圧VREF
は端子166と、スイッチ164の入力とに結合されている。
VREFは例えば2.5Vであり、マスター電圧基準は5.0Vであ
って、非常に正確である。VDDは5Vである。スイッチ174
の入力は入力端子20（第１図をも参照）に結合され、そ
こには、アナログ信号VINが印加される。MSB DAC44
（第１図）からリード46を介して得られる切換え基準電
圧（SWVR）はスイッチ176の入力に結合されている端子1
78に印加される。アナログ電圧DAはC2の第１の端子に接
続された端子180に結合されている。スイッチ174及び17
6の出力はC1の第１の端子に結合されている。C1及びC2
の第２の端子はスイッチ164の出力と、ラッチ74の入力
端子75とに結合されている。

第4A図において、論理回路190は２入力NORゲート192
と、インバータ194,195,196及び199と、そして伝送ゲー
ト198とを含んでいる。NORゲート192の第１及び第２の
入力は相信号Ｐ（０）及びＰ（３）にそれぞれ結合され
ている。NORゲート192の出力はインバータ194の入力に
結合され、その出力はインバータ195及び伝送ゲート198
（オンにバイアス）の入力に結合されている。インバー
タ195の出力はインバータ196の入力に結合され、その出
力には、信号PSMPが発生される。伝送ゲート198の出力
はインバータ199の入力に結合され、その出力には、信
号PSMPN（PSMPのコンプリメント）が発生される。回路1
90は信号PSMP及びPSMPNを発生し、それはそうした２つ
の出力信号間に何の遅延もなく行われる。これはインバ
ータ195と本質的に同じ遅延時間を持つ伝送ゲート198を
選ぶことによって達成される。

第4B図において、交叉結合型論理回路200は第１のNOR
ゲート202を含み、ゲート202はＰ（３）の印加される上
部入力端子203と、下部入力端子204とを持っている。NO
Rゲート202の出力は、第１のインバータ206及び第２の
インバータ208を通して、第１の出力端子210に直列に接
続され、出力端子210には信号PVRが発生される。第２の
出力端子212はリード211を介して第１のインバータ206
の出力に接続されており、出力端子212には、信号PVRN
（PVRのコンプリメント）が発生される。更に、回路200
は第２の“NOR"ゲート214を含み、NORゲート214はＰ
（４）の印加される下部入力端子215と、上部入力端子2
16とを持っている。NORゲート214の出力は第３のインバ
ータ218及び第４のインバータ220を直列に通して第３の
出力端子222に通じている。信号PVIは端子222に発生さ
れる。第４の出力端子224はリード223を介して第３のイ
ンバータ218の出力に接続され、出力端子224には信号PV
IN（PVIのコンプリメント）が発生される。第３の出力
端子222は、リード226を介して、第１のNORゲート202の
入力端子204に交叉接続されている。同様にして、第２
の出力端子210は、リード228を介して、第２のNORゲー
ト214の入力端子216に交叉接続されている。相Ｐ（３）
が第１のNORゲート202の端子203に印加されると、第２
のNORゲート214の端子210から端子216への接続は信号PV
Iを端子222に作り出す。その後、この回路は、相Ｐ
（４）まで、この状態にラッチし続ける。信号PVI及びP
VINはスイッチ174をターンオンさせる極性を有している
（第３図参照）。しかしながら、信号PVR及びPVRNは示
されているものから負の極性において端子210及び212に
相継いで現われる。このように、それらは、それらが印
加される伝送ゲートつまりスイッチ176を動作させな
い。後で、相Ｐ（４）が第２のNORゲート214の端子215
に印加されると、信号PVI及びPVINは極性において反転
され（そして、もはやスイッチ174をオンに保持しな
い）、をして信号PVR（眞）及びPVRN（コンプリメン
ト）は適切な極性でもって端子210及び212に現われる。
その後、それらはスイッチ176をターンオンさせる。相
Ｐ（３）及びＰ（４）、第4A図の信号PSMP（及びコンプ
リメントPSMPN）に関連した信号PVI（及びコンプリメン
トPVIN）のタイミングについては以下に記述する。

第4C図には、３つのパルス“CK2",“CK3"及び“CK4"
をして信号Ｐ（３）,P（４）,PSMP及びPVIを持つクロッ
ク・パルス（CK）が示されている。上昇する縁部66にお
けるクロック・パルスCKはダッシュの矢印付ライン71
（第２図をも参照）により示されているような相信号Ｐ
（３）を発生する。また、相Ｐ（３）は信号PSMP（第4A
図）及び信号PVI（第4B図）を発生する。簡素化のため
に、コンプリメントPSMPN及びPVINは第4C図に示されて
いない。相Ｐ（３）が信号PVIをターンオンすると（実
線での矢印付ライン230によって示されているよう
に）、それは又、PSMPをターンオンする（矢印付ライン
231によって示されているように）。信号PVIは、論理回
路200の交叉結合（第4B図）のために、Ｐ（３）がター
ンオフしてから、相Ｐ（４）がオンになるまで、オンに
止どまる。信号PVIのターンオフは、相Ｐ（４）の始ま
りから矢印付実線232により第4C図に示されている。か
くして、PVIの期間は236において示されているようにPS
MPの期間よりも長い。ここで、PSMPの信号はライン237
により示されているように相Ｐ（３）によりターンオフ
される。PVIがオンにある余分な時間は、クロック・パ
ルスCK3が低いレベル62にある時間に本質的に等しい。P
VIに対するこの余分な時間の重要性については後で記述
されよう。

第３図において、端子75（T75）における電圧は、C1,
C2,電圧VREF,VIN,SWVR及びDAによって決定される。それ
は次の如く、式（１）によって表わされる。つまり、Ｖ
（T75）＝VREF＋（SWVR−VIN）×〔C1/（C1＋C2）〕＋D
A×〔C2/（C1＋C2）〕。かくして、端子75における電圧
は（SWVR＋DA）とVINとの間での差に応動する。コンデ
ンサC1及びC2の品質における小さな変動の影響は、再生
ラッチ74からリード52を介してLSB DAC48へと通じ、そ
してリード50を介してDA端子180に戻っている自動校正
ループにおいて補償される。式（１）において与えられ
るC1とC2との比は、Ｇ×（C2/（１＋C2））＝C1/（C1＋
C2）であるように自動校正ループの有効利得“G"を自動
的に設定することにより、等しくされる。また、コンデ
ンサC1及びC2の長期熱ドリフトは自動校正ループによっ
て補償される。それ故、コンデンサC1及びC2上における
主な要件は、それらが電圧SWVR及びDAの線形和を形成す
ることである。

端子75における電圧は、実際に再生ラッチ74が所定の
クロック計数において“ロー”か又は“ハイ”に切り換
わるのを可能にするものなので、とりわけ、端子75が２
次の寄生効果から自由であることが必要である。かくし
て、端子75は、端子75がスイッチ174によりVIN端子20か
ら切り離される少し前に、スイッチ164によりVREF端子1
66から切り離されることが重要である。これは、第4A
図、第4B図及び第4C図に関連して前にも記述したよう
に、信号PSMP及びPVI（及びそれらのコンプリメント）
のタイミングによって達成される。端子75におけるRC時
定数による全整定時間は相Ｐ（０）により開始されるオ
ート・バイアス・サイクル中に対して許されることが必
要である。かくして、相Ｐ（０）と、相Ｐ（１）の付加
的時間とは自動−零調整のために許される。自動校正は
相Ｐ（２）中に対して与えられ、そして入力電圧VINの
サンプリングは相Ｐ（３）上で開始される。

第５図には、第１図のSAR42の好ましい実施例が示さ
れており、それは、データの10ビットと１つのオフセッ
ト・ビットとに対応する位置“10"〜“0"からなる11の
本質的に同一の回路を含んでいる。便宜上、図面の右側
には位置10〜４が示され、左側には位置３〜０が示され
ている。位置“10"はSAR42での最上位ビットに対応し、
そして位置“0"は最下位ビットに対応している。位置
“3"は“オフセット”ビットに対応している。便宜上、
第5A図に示されている表はそうしたビット位置を概略
し、そして第５図に示されているそれぞれの位置で表示
されているような対応する出力“Ｄ（９）”〜“Ｄ
（０）”を与えている。

第５図において、SAR42の位置10は第１の“NAND"ゲー
ト250を含み、ゲート250は、第２の“NAND"ゲート254の
入力253に交叉接続される端子252に出力を持ち、端子25
6におけるその出力はインバータ258の入力に接続され、
その出力はＤ（９）となっている。端子256は第１のNAN
Dゲート250の第１の入力260に戻されている。第１のNAN
Dゲート250の第２の入力262がインバータ266の出力から
リード264を介してローに駆動されると、インバータ266
の入力はＰ（４）に結合され且つＰ（４）により制御さ
れる。その結果、端子252における第１のNANDゲート250
の出力はハイになり、そして第２のNANDゲート254の端
子256における出力はローになる。この“ロー”は、端
子252でのその出力が“ハイ”にラッチされそして端子2
56がローに保持されるように、第１のNANDゲート250の
入力260に戻される。そこで、インバータ258は、SAR42
の位置10における２進“1"に等価なハイ信号をその出力
Ｄ（９）に印加する。第２のNANDゲート254は、相Ｐ
（０）へ入力端子により結合され且つ相Ｐ（０）によっ
て制御されるインバータ272の出力に接続されているバ
ス270（垂直に引かれている）に接続される第２の入力
端子268を持っている。相Ｐ（０）が生じると、バス270
はローになり、そして第２のNANDゲート254は、端子256
におけるその出力がハイになるように作動される。この
“ハイ”は、端子252におけるその出力が“ロー”にな
り、その回路をこの交互せる状態にラッチするように、
第１のNANDゲート250に戻される。ここで、Ｄ（９）に
おける出力は２進“0"に等価な“ロー”にある。第２の
NANDゲート254はNANDゲート274の出力に接続される第３
の入力端子272を持っている。このNANDゲート274の第１
の入力275は、比較器40（第１図及び第３図をも参照）
の単体のディジット出力をSAR42に印加するリード41に
接続されている。NANDゲート274の第２の入力端子276
は、相Ｐ（５）に結合され且つ相Ｐ（５）により作動さ
れるリード278に接続されている。NANDゲート274の入力
端子275及び276が共に“ハイ”に駆動される場合、NAND
ゲート274は第２のNANDゲート254の第３の入力端子272
を“ロー”にする。これは端子256を“ハイ”にセット
し、そして端子252を“ロー”にセットして、それらを
その状態に残す。そこで、出力Ｄ（９）はロー（２進
“0"）になる。他方、もしも、リード41でのレベルが比
較器40からの２進“1"を表わしている“ロー”であった
とすると、端子256は相Ｐ（５）の発生に際して“ロ
ー”に残され、そしてＤ（９）における出力はハイ（２
進“1"）に置かれる。また、端子256はｎチャネル・ト
ランジスタ280のゲートに接続されていて、そのソース
は接地されている。トランジスタ280のドレインは第２
のｎチャネル・トランジスタ282のソースに接続され、
そのドレインは、VDDに接続された高インピーダンス負
荷（示されていない）に接続されている。トランジスタ
282のゲートは後で記述されるバス284に接続されてい
る。トランジスタ280が無効、つまり、オフにバイアス
されると、トランジスタ282のドレインは“ハイ”（VDD
に近い）になる。トランジスタ282及び284が共に有効、
つまり、オンにバイアスされると、トランジスタ282の
ドレインはロー（接地電位に近い）に止どまる。トラン
ジスタ280のゲートは、端子256がローであるとき、ロー
に保持され、かくして、トランジスタ280はオフに保持
される。第２のトランジスタ282のドレインは、出力端
子MD（９）に２進“0"を与えるために、ハイに引かれ
る。他方、もしもトランジスタ280がハイに保持されて
いるそのゲートによって有効にされるならば、第２のト
ランジスタ282のドレインは、バス284及び相Ｐ（15）に
結合されているそのゲートがハイになるときに、ローに
なる。これは、出力MD（９）に、２進“0"を与える。図
からも見られるように、トランジスタ282のゲートはSAR
42の位置“10"〜“0"のすべに共通にあるバス284に接続
されている。このバス284は、“オン”のときに、SAR42
にある11の２進信号MD（９）〜MD（０）のすべてを出力
する相Ｐ（15）によって制御される。位置“0"のMD
（０）における信号は、バス41がローになって、レジス
タ位置“0"におけるｎチャネル・トランジスタ280をオ
フ状態に保持するときにのみ、２進“0"として出力され
る。SAR42からのこうした11の２進ビットは、第１図に
示されているように、ADC18からの出力端子22へと並列
に印加され、それから、MUXユニット28に印加される。
そうした11の２進ビットは、標準でない２進フォーマッ
トにあるけれども、入力端子20で標本化されたアナログ
信号電圧の正確なディジタル表示である。それらはMUX
ユニット28によりフォーマット変換器ユニット32（周
知）へ印加され、そこでは、10のMSM及びLSBビットが１
つのオフセットビットに付加され、そしてそれらは標準
の２進フォーマット（10ビット）に変換される。

位置９は位置10に関連して記述されたものと同一の素
子を含んでいる。勿論、位置９は、位置10を作動するた
めに使用される相Ｐ（４）及びＰ（５）に代って示され
ているように、相Ｐ（５）及びＰ（６）によって作動さ
れる。位置８に対して、そのNANDゲート290はバス270に
接続された入力端子292を持っている。かくして、相Ｐ
（０）が生じ、そしてバス270が低くなると、位置８に
おける出力Ｄ（７）はハイ（２進“1"）になる。NANDゲ
ート290の上部入力端子294は、反転された相Ｐ（６）信
号を受信するために、インバータ296（インバータ266の
ような他のインバータに同一）を通して接続される。相
Ｐ（６）が生じる場合、位置８の出力Ｄ（７）は２進
“0"にセットされる。位置８のNANDゲート298は、図示
のように、相Ｐ（２）信号を受信するようにインバータ
304を通して接続されているバス302に結合された入力端
子300を持っている。相Ｐ（２）が生じると、位置８の
出力Ｄ（７）は２進“0"にセットされる。位置７のNAND
ゲート306はバス310に接続される入力端子307を持って
いる。相Ｐ（２）が生じると、位置７の出力Ｄ（６）は
２進“1"にセットされる。同様にして、位置6,5及び４
はバス302に接続され、そして相Ｐ（２）により２進
“1"にセットされる。位置７のNANDゲート308は、バス3
10に接続される入力端子309を持ち、バス310はNORゲー
ト312の出力に接続されている。NORゲート312の入力端
子314は相Ｐ（０）を受けるように適合され、そしてNOR
ゲート312の入力端子316は相Ｐ（３）を受けるように適
合されている。かくして、相Ｐ（０）か又はＰ（３）の
いづれかがNORゲート312に印加されると、バス310はロ
ーになり、そして位置７に２進“0"をセットする。同様
にして、位置6,5及び４はバス302に接続されるので、そ
れらは相Ｐ（０）及びＰ（３）によって２進“0"にセッ
トされる。位置３のNANDゲート318は、相Ｐ（４）信号
の反転を受けるために、インバータ322を通して接続さ
れる入力端子320を持っている。位置３のNANDゲート324
はNORゲート328の出力に接続される入力端子326を持
ち、NORゲート328の２つの入力は、図示のように、相Ｐ
（０）及びＰ（９）を受けるように適合されている。か
くして、相Ｐ（０）又はＰ（９）のいづれかが現われる
場合、位置３における出力Ｄ（３）は２進“0"にセット
される。相Ｐ（４）が生じると、位置３は、相Ｐ（０）
による位置８への２進“1"の設定に類似した仕方におい
て、２進“1"にセットされる。

以上では、位置10の交叉結合されたNANDゲート250及
び254のセット及びリセット動作が第５図を参照して詳
細に記述された。SAR42の他の位置“9"〜“0"における
交叉結合されたNANDゲートのセット及び／又はリセット
動作は同様な態様において生じる。SAR42での各種素子
に対する相Ｐ（０）〜Ｐ（15）（但し、Ｐ（１）は使用
されてない）の適用は示されている通りである。

第６図は、第１図のMSB DAC44の好ましい実施例を示
し、そこには、３つの上位ビット（MSB）ディジットＤ
（９）,D（８）及びＤ（７）（第５図及び第5A図を参
照）の入力２進コードと、８つの復号された値とが示さ
れている。かくして、入力信号の２進値“111"に対し
て、SAR42からは、第１のNANDゲート330（第６図）に印
加される出力Ｄ（９）,D（８）及びＤ（７）が得られ
る。ゲート330の出力は、出力信号“T7"をインバータ33
2の出力において得るために、第１のインバータ332に印
加される。第１のインバータ332の出力は第２のインバ
ータ334の入力に印加され、第２のインバータ334の出力
には信号“T7N"（T7のコンプリメント）が発生される。

また、第６図には、出力Ｄ（９）,D（８）及びＤ
（７）の２進符号“110"〜“000"にそれぞれ対応した７
つの同一回路が含まれている。こうした回路は信号“T
6"（及び、そのコンプリメントT6N）〜“T0"及び“T0N"
をそれぞれ作り出す。同様にして、信号“T6",“T6N"〜
“T0"及び“T0N"は、各々が示されているようにタップV
R（６）〜VR（０）の対応するものに接続されている一
連の７つのスイッチ（スイッチ336に同一）に結合され
ている。信号T7及びT7Nは第１の伝送ゲート（スイッ
チ）336の制御端子に印加される。端子338におけるスイ
ッチ336の入力は精密抵抗器におる分圧器（示されてい
ない）のタップVR（７）に接続されている。タップVR
（７）〜VR（０）は各々、互いから電圧において等しく
分離されている。第８番目のタップ（示されていない）
は示されていないマスター電圧基準に接続されている。
かくして、タップVR（７）はマスター電圧基準の7/8を
示し、２進“001"に対応するタップVR（１）はその値の
1/8にある。スイッチ336と、それと同様の７つの他のス
イッチ（参照数字なし）とは、リード46となるバス340
に接続されている。リード46は比較器40の入力端子178
（第３図をも参照）に対してスイッチング基準電圧SWVR
を印加する。例として、マスター電圧基準は正確に5Vで
あり、かくして、タップVR（１）はこの値の1/8であ
る。結果的に、MSB DAC44は、SAR42の位置10,9及び８
の２進ビットを、電圧SWVR（マスター電圧基準に対して
正確に照合されている）によって表わされるそれらのア
ナログ等価値へと変換する。同様にして、LSB DAC変換
器48（第１図）はSAR42の位置“7"〜“0"の２進ビット
を、アナログ電圧DAとしてそれらのアナログ等価値へと
変換する。次いで、マスター電圧基準に対するこの電圧
の照合（自動校正）が記述されよう。

第３図に戻って、スイッチ／フィルタ・ユニット154,
リード52,電圧VRDA,リード50及び電圧DAを含む自動校正
ループについては、前において既に記述した。オート・
バイアス電圧BVは既に、所望の値（相Ｐ（０）,P
（１））にセットされている。SAR42（第５図）の位置
“10",“9"及び“8"は、電圧SWVRが1/8（第６図）にあ
るように、２進“001"にセットされる。相Ｐ（２）の開
始において、SAR42の４つの位置“7",“6",“5"及び
“4"は２進“1111"（位置“3",“2",“1"及び“0"は“0
000"にセット）にセットされる。この点において、標準
の２進ビット・フォーマットの場合、SAR42の初めの３
つの位置10,9及び８は全体の7/8を表わしている。すな
わち、位置10は1/2を表わし、位置９は1/4を表わし、位
置８は1/8を表わしている。同様にして、位置７は1/16
を表わし、位置６は1/32を表わし、位置５は1/64を表わ
し、以下、同様となっている。しかしながら、1/64（1/
128の代りに）の値を位置４に任意に割当てることによ
り、位置7,6,5及び４における２進“1111"の組合せでの
重みは正確に1/8に等しい。かくして、“1111"とセット
されたときにおける４ビットのアナログ値（すなわち、
アナログ電圧DA）はそれが1/8にセットされたときのア
ナログ電圧SWVRに匹敵する。もしもそこに何等かの差つ
まり違いがあるならば、自動校正ループは電圧VRDA、つ
まり、電圧DAを調整することによりその差を自動的に除
去する。SAR42の位置7,6,5及び４は相Ｐ（２）上で“11
11"にセットされそして、位置８はこの時点において、
“0"にセットし、そして位置10,9,3,2,1,0はすでに２進
“0"にセットされている。

第３図において、入力端子166における入力電圧VREF
は、第4A図を参照して前にも記述されたように、スイッ
チ164をターンオンすることにより端子75に対して相Ｐ
（０）において印加された。これは、コンデンサC2を、
端子180（相Ｐ（０）では、零にセットされていた）に
おける電圧DAとVREFとの間での電圧差に合せて充電す
る。コンデンサC1は電圧VREFとSWVRとの間の差へと充電
され、この時点において、スイッチ176はオンにある
（第4B図を参照）。相Ｐ（０）中、電圧SWVRは1/8にセ
ットされる。その後、相Ｐ（２）で、電圧SWVRが零にセ
ットされて、電圧DAが1/8にセットされる場合、コンデ
ンサC1及びC2は実効的に等しいので、端子75上における
電圧は変わらない（電圧DAが正確に1/8に等しいとし
て）。この電圧DA（LSB DAC48に印加されるビット値
“11110000"に対して）は、自動校正ループの作用によ
り、マスター電圧基準の1/8へと漸近することになる
（オートバイアス動作中でのバイアス電圧BVの漸近化と
同じ態様において）。SWVRとDAとの間における小さな差
が検出され、そして電圧DAが自動校正ループの作用によ
って対応的に調整される。かくして、アナログ電圧DAは
マスター電圧基準に対して（電圧SWVRに対して）正確に
照合される。

レジスタの位置４のビットに割当てられる余分な重み
は1/128（1/64の半分）に等しい。この付加的な重み
は、比較器が一層高い速度において動作するのを可能に
するオフセット補償として使用される。抵抗−静電容量
（RC）回路網によって所定の電圧への充電に対して必要
とされる時間はRC時定数によって決定されるために、端
子75（第３図）上での電圧はその充電電圧へ瞬時には変
わらない。そこには“整定時間”と呼ばれる遅延があ
り、それは、RC時定数及び電圧変化に関係している。初
めに小さな“オフセット”電圧を端子180におけるアナ
ログ電圧DAに加えることにより、MSB（そして次の幾つ
かのLSB）の高い値が決定されつつある間、比較器40
は、そこでの“整定時間”が許容するよりも速い割合に
おいて正確に動作できる。すなわち、この小さな補償電
圧（アナログ電圧DAに一時的に加えられる）により、比
較器は、それが整定時間の全量だけそのサンプリングに
おいて遅延されたとしたときに可能であろうよりもはる
かに高い速度（例えば、２倍程）においてそうした高い
値のビットを正確に決定することができる。整定時間
は、端子75における電圧“変化”が益々小さくなるにつ
れて（式（１）を参照）、減少し、これはより多くの
“ビット”がSAR42によって決定されたことを意味す
る。SAR42の動作における適当な点において、そのオフ
セット補償電圧は除かれ、そして比較器40はなおも、そ
れがクロック駆動される高い速度において正確に動作す
る。

整定時間が許容するよりも早めに比較器40が端子75を
サンプリングしている場合、比較器（“オフセット”な
し）は、ハイかローのいづれかでエラー（整定時間エラ
ー）をすることがある。例えば、もしも端子での入力電
圧が２進値“1/2"よりも大きくて、しかも“1/2"が２進
桁の部分和に含まれないように比較器がエラーをするな
らば、その部分和における残りの桁の最大２進値は常に
“1/2"以下である。他方、もしもその入力電圧が値“1/
2"よりも小さく、しかも“1/2"がその部分和に含まれる
ように比較器がエラーをするならば、低次ビット値を用
いてその部分和を減少させる対策はない。整定時間エラ
ーはオフセット電圧（V0）の適正値を選ぶことによって
回避される。V0の値は比較的小さい（例えば、重み付け
された値において1/64）が、高次ビットの決定において
（ここで、端子75上における電圧変化は比較的大きく、
ここから、“整定時間”は長い）、整定時間が補償され
るには十分に大きい。電圧V0/2をアナログ電圧DAに加え
ることにより、SAR42での部分和に貢献するビットに対
する重み付けされた値はVIN−V0/2に収束する。V0より
も大きな値でもって重み付けされるビットに対する部分
和を決定した後、アナログ電圧DA上でのV0/2オフセット
は除去され、そして余分なクロック・サイクルが付与さ
れる。この余分なサイクルは、オフセット電圧V0の重み
付けされた値がSAR42での部分和に付加されるべきか又
は省略されるべきかどうかを、比較器40が決定するのを
可能にする。もしも付加されるならば、その部分和にお
けるエラーは零になる。もしも省略されるならば、その
エラーは−V0/2となる。次のサイクルでは、V0/2の重み
付けされた値を持つ次のビットが省略されるか又はその
部分和に付加されることになる。もしも付加されるなら
ば、前の和の−V0/2のエラーが修正されるが、もしも省
略されるならば、エラーの修正は必要ない。いづれの場
合にも、オフセット・エラーなしのVINはこの点までの
ビットによって表わされる。その後、部分和の残りの低
次ビットは、VINのＮ＋１ビット値を得るために決定さ
れる。

SAR42において、電圧V0は位置４（1/64）により表わ
される２進重みを持ち、そしてV0/2は位置３（1/128）
の２進重みを持っている。位置３でのビットは、比較器
エラーが零であるか又は−V0/2であるかどうかに依存し
て、相Ｐ（12）において付加されるのか又は否かのいづ
れかである。その後、整定時間は、前にも説明したよう
に、もはや関係ないために、比較器40は、いかなるオフ
セットもなく（もはや必要としない）その残りのビット
を決定する際でのその正規のクロック・サイクルを継続
する。

第３図において、SAR42のビットはすべて、相Ｐ
（３）が始まるときに、２進“0"にセットされる。比較
器40は、前にも述べたように、バイアス電圧BV及びアナ
ログ電圧DA（オフセットあり）を所望の値に前以ってセ
ットする。相Ｐ（３）は端子75におけるVREF,SWVR及びD
Aに対してそれを照合することによりVINのサンプリング
を開始する（式１を参照）。スイッチ164,174及び176は
前にも説明したように相Ｐ（３）においてターンオン及
びオフされる（第4A図，第4B図及び第4C図）。その後、
比較器40は、クロックパルスCK4の始めにおいて、その
電圧がオート零スイッチング電圧VSCよりも高いか又は
低いかを決定する。もしも低く、第１のビットに対する
２進“1"を示し、SAR42の位置10に対応しているなら
ば、リード41は低くなる。相Ｐ（４）は位置10を２進
“1"に無条件にセットする。もしも、相Ｐ（５）が生じ
るときにリード41がローであれば、位置10は２進“1"に
とどまる。しかしながら、もしもリード41がハイ（SAR4
2での第１のビットが２進“0"であるべきことを示して
いる）であるならば、相Ｐ（５）及びリード41上におけ
る“ハイ”は位置10を２進“0"にリセットする。この手
順は、その後、レジスタにおけるビットのすべてがセッ
トされるまで、１相づつ繰り返される。前にも述べたよ
うに、相Ｐ（14）では、位置０が“1"にセットされ、相
Ｐ（15）で、このビットは、そのときのリード41がロー
なのか又はハイなのかに依存して、“1"としてか又は
“0"として読み出される（第５図）。

第７図には、SAR42におけるビットのセット及びリセ
ット動作の各相を通したシーケンスが概略表の形態で示
されている。別なサイクルは、16の相Ｐの完全なサイク
ルが完了した後に始まる。位置10と相Ｐ（４）に対応し
ている表での場所を見るに、示されているシンボル1/S
は、この位置10でのビットが“1"に対して無条件にセッ
トされ、次の相Ｐ（５）では、“セット”（Ｓ）がその
最終値（“1"か又は“0"）にセットされることを示して
いる。

相Ｐ（９）において、アナログ電圧DA上におけるオフ
セット補償電圧は、位置３にあった“1"ビットを“0"に
リセットすることによって除去される。その後、相Ｐ
（10）において、位置４におけるオフセット補償ビット
（V0）は“1"にセットされ、そして相Ｐ（11）には、
“セット”（Ｓ）がある。相Ｐ（11）において、位置３
（V0/2）でのビットは“1"にセットされ、相Ｐ（12）で
は、“セット"Sがその最終値にセットされる。相Ｐ（1
5）において、SAR42の11の位置での“セット”（Ｓ）ビ
ットはすべて、前にも述べたように、出力される。

ここで記述されたアーキテクチャ及び回路の実施例は
本発明の一般的原理の例示である。当業者においては、
幾多の修正が本発明の精神及び範囲から逸脱することな
く、容易になし得よう。例えば、回路素子を変えても、
また、オフセット補償の値が示されているものから異な
っていても良い。更に、本発明は、特定の速度、分解
能、語におけるビットの数、又は並列アセンブリにおけ
るADCの数に限定されない。また、１つのみが使用され
ているADC18はMUX28を必要とせず、標準の出力フォーマ
ットを与えるようにフォーマット変換器（加算器）32を
含んでいる。更に、応用によっては、DAC42及び48を単
体のDACへ組み合せて、導体50及び52、それらの接続を
除いても良い。単一のDACを用いる応用において、校正
ライン52は有用である。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 1/00 - 1/88

Claims

(57)【特許請求の範囲】

【請求項１】Ｎビット分解能を持つアナログ／デジタル
変換器（ADC）において、入力端子と、出力用端子を含む（Ｎ＋１）個の出力端子
とを持っているＮビット分解能を有する（Ｎ＋１）ビッ
ト逐次近似レジスタ（SAR）を備え、出力端子を持つとともに、ＭがＮよりも小さいとして、
該SARの（Ｎ＋１）個の出力端子の第１のサブセット
（Ｍ）に結合される入力端子を持っている第１のデジタ
ル／アナログ変換器（DAC）を備え、Ｍ個の出力端子
は、該（Ｎ＋１）ビット逐次近似レジスタの上位ビット
を表しており、基準電圧入力端子及び出力端子を持つとともに、該SAR
の（Ｎ−Ｍ＋１）個の出力端子に結合される（Ｎ−Ｍ＋
１）個の入力端子を持っている第２のDACを備え、（Ｎ
−Ｍ＋１）個の該出力端子は該SARの下位ビットを表
し、該下位ビットの一つは、他の一つの下位ビットの重
みと等しい重みを有する付加的なビットであり、入力端子及び該第２のDACの該基準電圧入力端子と結合
される出力端子を持っている可変電圧ソースを備え、アナログ信号を受けるように適合された第１の入力端子
と、該第１のDACの出力に結合される第２の入力端子
と、該第２のDACの出力端子に結合される第３の入力端
子と、該SARの入力端子に結合される第１の出力端子
と、該可変電圧ソースの該入力端子に結合される第２の
出力端子とを持つ比較器を備え、該比較器は、シーケンス回路を含み、該シーケンス回路は、（Ｎ＋１）ビット逐次近似レジスタ（SAR）の第１のサ
ブセット（Ｍ）の第１の所定値群を第１のDACに当ては
め（apply）、（Ｎ＋１）ビット逐次近似レジスタ（SA
R）の第２のサブセット（Ｎ−Ｍ＋１）の第２の所定値
群を第２のDACに当てはめ（apply）、該第２のDACの、
該付加的なビットを含む（Ｎ＋１）の下位ビットに当て
はめられた第２の所定値群を変換することによって作成
された第２のアナログ信号と、該第１のDACに当てはめ
られた第１の所定値群を変換することによって作成され
た、該第２のアナログ信号に対応する第１のアナログ信
号と、を比較するように比較器を制御し、該比較結果を
第２の出力端子に提供するようになっており、それによって、前記比較器が、該第２のアナログ信号が
該第１のアナログ信号と等しくなるように、可変電圧ソ
ースによって第２のDACに提供される前記基準電圧を校
正するように構成されているアナログ／デジタル変換
器。
【請求項２】該（Ｎ＋１）ビット逐次近似レジスタ（SA
R）の出力端子に結合される入力端子を持ち、Ｎビット
を備える出力を発生するように、該（Ｎ＋１）ビット逐
次近似レジスタの出力端子の１つからの１ビットを該
（Ｎ＋１）ビット逐次近似レジスタ（SAR）の他の出力
端子からの残りのＮビットに加えるための加算手段を更
に含む、請求項１に記載のアナログ／デジタル変換器。
【請求項３】すべての該第１の入力端子が一緒に結合さ
れている本質的に同一の複数の追加のADCと、該各（Ｎ＋１）ビット逐次近似レジスタ（SAR）の出力
端子に結合される入力端子を持つとともに、該加算手段
の入力端子に結合される出力端子を持っているマルチプ
レクサと、を更に含む請求項２に記載のアナログ／デジタル変換
器。
【請求項４】該アナログ／デジタル変換器（ADC）は、該比較器の該第２出力端子と該可変電圧ソースの該入力
端子とに接続されるロウパスフィルタを更に含み、該可変電圧ソースの該入力端子に供給されるフィルタ処
理信号を発生するために、該ロウパスフィルタは該第１
及び該第２入力信号に応答して該比較器の出力信号をフ
ィルタする、請求項１〜３のいずれかに記載のアナログ
／デジタル変換器。