JP2002094377A - アナログ／ディジタル変換器 - Google Patents

Abstract

(57)【要約】 【課題】 高速で動作し、高い分解能を与えるアナログ
／ディジタル変換器を提供する。 【解決手段】 ＡＤＣ(１８)は、逐次近似バイナリレジ
スタ(４２)をビット毎に設定するコンパレータ(４０)を
含む。フィードバック手段(４２，４４，２８)は、自動
バイアス、自動構成、オフセット補償のためにＡＤＣ
(１８)内に設けられている。ＡＤＣ(１８)は、それ自身
をマスター電圧基準を参照することによって自動的に高
精度に設定される。同一のＡＤＣ(１８) は並列に接続
され、サンプリング速度が増加される。ＡＤＣ(１８)の
アーキテクチャは、コモンモードノイズおよび２字寄生
効果に関する構成部品の許容差を補償する。ＡＤＣ(１
８)は、１０ビット及び５０ＭＨｚといった高速および
高精度で動作し、ＭＯＳ技術により実現され高歩留まり
をもたらし、またＡＳＩＣとの相性もよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速で動作し、高
い分解能を与えるアナログ／ディジタル変換器（ＡＤ
Ｃ）に関連する。

【０００２】

【発明の背景】ディジタル信号の処理では、アナログ信
号をディジタル・フォーマットに変換する必要がある。
この変換での適切な忠実性を確保するには、そのアナロ
グ信号を、アナログ信号の帯域幅よりも実質的に大きい
レートにおいて標本化することが望ましい。こうした標
本化された信号値は、サンプルごとに、“Ｎ”数の２進
ビットにより表わされる等価のディジタル値へと高速に
おいて変換される。標準としてバイポーラトランジスタ
を使用している従来のＡＤＣは高いレート（例えば、５
０ＭＨｚ）において、しかも１０ビットの分解能でもっ
て動作することができる。こうしたＡＤＣは比較的大き
な電力（ワット）を必要とし且つ非常に高価（数１００
ドル）である。他方、ＭＯＳ技術でもって高速の多ビッ
トＡＤＣを履行する企てはそれ程成功していない。歩溜
りの悪さからコストが上がり、性能についても、バイポ
ーラトランジスタ技術を使用して得られるよりも実質的
に良くなかった。

【０００３】

【発明が解決しようとする課題】ＭＯＳ技術において高
速ＡＤＣを履行する際での問題の１つは、ＭＯＳチップ
のシリコン基板における誘導電流に起因した“ノイズ”
である。或る程度までなら、この問題は、電力供給バス
についての注意深い遮蔽、分離及び隔絶により、また、
相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ、す
なわち、ｎチャネル及びｐチャネルＭＯＳトランジスタ
（ＮＭＯＳ及びＰＭＯＳ）の使用により軽減される。し
かしながら、残留ノイズ、スイッチングの過渡状態、漂
遊容量などの存在は、私の米国特許第４，９８９，００
３号において論議されているように、ＭＯＳ技術を使用
したＡＤＣの感度及びサンプリング速度に或る設計上の
拘束及び他の制約を課すことになる。

【０００４】別な問題は、ＭＯＳ回路における個々のト
ランジスタ及びコンデンサが、１０％程度変わる閾値電
圧、静電容量などの値を持つことになる点である。こう
した変動は、厳密に整合されるコンポーネント又は、大
きなスイッチングの過渡状態を持つコンポーネントを必
要とする高速、精密ＡＤＣを作るのを極めて困難にす
る。

【０００５】“Ｎフラッシュ”ＡＤＣと呼ばれる従来で
のＡＤＣは標本化されたアナログ電圧から並列に“Ｎ”
個のデータビットを同時に作り出す。ＡＤＣは、各々が
高分解能を持つ、互いに厳密に整合された２^Nの比較器
を含んでいる。ＡＤＣ回路はこうした比較器のすべてを
入力信号回路に一度に一時的に接続する。そこで、個々
の比較器は、その瞬間に標本化されつつある入力信号の
アナログ値に対応するＮビットの値を同時に決定する。
このＡＤＣの利点は、それが動作できる高い速度であ
る。重大な不都合は、比較器のすべてを入力回路に同時
に接続することに起因した重い容量性負荷（そして、対
応する大きなスイッチング過渡状態）にある。例えば、
１０ビット出力（Ｎは１０に等しい）ＡＤＣに対して、
比較器の数は１０２４！である。かくして、並列に接続
されたすべての比較器によって表わされる適用負荷は単
体の比較器のみのものよりも数１００倍大きく、望まし
くない大きなスイッチング過渡状態を生じさせることに
なる。こうしたスイッチング過渡状態を低下させる主な
理由は、こうしたトランジェントつまり過渡状態からの
回復時間がＡＤＣのサンプリング速度の上限を設定する
点にある。この望ましくない状態は、比較的大きなＭＯ
Ｓ閾値電圧オフセットを修正するのに使用されるコンデ
ンサ切換型オート零入力回路装置に対する必要性のため
に、入力インピーダンスレベルが本質的に高く且つスイ
ッチング過渡状態がバイポーラ技術においてよりも一層
顕著であるＭＯＳ技術において悪化される。

【０００６】シリアルＡＤＣと呼ばれる別なＡＤＣは、
アナログ信号を標本化し、次いで、１ビットづつ、その
サンプルのディジタル値を決定する。ＡＤＣにおける単
体の比較器はビット値のすべてを決定するのに使用で
き、ここから、そのスイッチング過渡状態は“Ｎ−フラ
ッシュ”ＡＤＣと比較して大いに減少される。しかしな
がら、シリアルＡＤＣの速度は、ディジタル出力のビッ
ト値の逐次状決定において取られる時間のために、比較
的緩慢である。かくして、１０ビット出力ＡＤＣにとっ
て、シリアルＡＤＣは１０ビット“Ｎ−フラッシュ”Ａ
ＤＣの速度のせいぜい１／１０で動作することができ
る。かくして、ＡＤＣでの高速に対する要件は重要な仕
方において高い分解能に対する要件と対立し、ＭＯＳ技
術の使用による低コストに対する要望は高性能に対する
要望と対立する。

【０００７】ディジタルＭＯＳ回路装置を同一の半導体
基板上に集積できるＭＯＳ技術を使用して、半導体基板
上に形成された高速でしかも比較的低コストのＡＤＣを
持つことは望ましい。

【０００８】

【課題を解決するための手段】本発明のアナログ／ディ
ジタル変換器は、電圧基準、入力アナログ信号、第１の
アナログフィードバック電圧、及び第２のアナログフィ
ードバック電圧にそれぞれ接続可能な第１、第２、第３
及び第４の入力端子を持つ入力接続回路を備え、該入力
接続回路は、共通端子、該第１の入力端子と該共通端子
との間に接続される第１のスイッチ、各々の一端が該共
通端子に接続される第１コンデンサ及び第２のコンデン
サ、該第２の端子と該第１のコンデンサの他端との間に
接続される第２のスイッチ、並びに該第１のコンデンサ
の他端と該第３の入力端子との間に接続される第３のス
イッチを持ち、該第２のコンデンサの他端は該第４の端
子に接続され；入力端子及び出力端子を持ち、該入力端
子が該共通端子に接続されているラッチ手段を備え；該
ラッチ手段の出力に接続される入力を持つビット・レジ
スタ手段を備え、該ビット・レジスタ手段は、該入力ア
ナログ信号の値を表わしているＮビット語のビットをそ
れぞれの位置に蓄積すると共に記憶し、該ビット・レジ
スタ手段は、語の最上位側ビットを表わす位置を持ち、
且つ語の最下位側ビットを表わす引き続く位置を持ち；
該ビットレジスタ手段の最上位側ビット位置によって作
動され、該最上位側ビットを表わしている第１のアナロ
グ電圧を付与する出力を持っている第１のディジタル／
アナログ変換器（ＤＡＣ）手段と；該最下位側ビット位
置によって作動され、該最下位側ビットを表わしている
第２のアナログ電圧を付与する出力を持っている第２の
ディジタル／アナログ変換器（ＤＡＣ）手段と；該第１
及び第２のアナログ電圧を該第３及び第４の入力端子に
それぞれ印加するための印加手段と；当該アナログ／デ
ィジタル変換器が高い分解能でもって高速において正確
に動作するように該ラッチ手段、該レジスタ手段、該第
１、第２及び第３のスイッチを所望の動作シーケンスを
与えるアルゴリズムにおいて作動させるためのタイミン
グ及び制御手段と、を備える。

【０００９】このアナログ／ディジタル変換器では、並
列動作のために接続された複数の同一のアナログ／ディ
ジタル変換器を更に含むようにしてもよい。該複数のア
ナログ／ディジタル変換器は、アセンブリを提供するよ
うに設けられており、該複数のアナログ／ディジタル変
換器の各々は、該入力アナログ電圧が該複数のアナログ
／ディジタル変換器のうちの第１のアナログ／ディジタ
ル変換器の動作サイクル中に該複数のアナログ／ディジ
タル変換器の各々によって順に標本化されるように、先
行するアナログ／ディジタル変換器に相対的に少なくと
も１つのクロック・カウントだけスキューされるそれぞ
れの動作サイクルで該タイミング及び制御手段によって
駆動されるようにしてもよい。

【００１０】このアナログ／ディジタル変換器は、該高
速比較器および該第２のディジタル／アナログ変換器
（ＤＡＣ）に結合され、フィードバック手段を含む自動
校正手段を更に備えるようにしてもよい。該フィードバ
ック手段が、該第２のアナログ出力電圧を正確に決定さ
れた電圧に自動的に関連づけるようにしてもよい。

【００１１】本願に記載された発明はＡＤＣに対する有
効でしかも能率の良い新しいアーキテクチャを与える。
このＡＤＣは大きな特定応用集積回路（ＡＳＩＣ）の単
独ユニットとして又はサブ・モジュールとして今日のＭ
ＯＳ技術（例えば、標準の１ミクロンＮ−ウェル製造技
術）において容易に履行される。かくして、新しいＡＤ
Ｃは、従来のＡＤＣに比較して非常に低いコストで製造
でき、しかも新しいＡＳＩＣＭＯＳディジタル回路と完
全に両立可能である。多くの独特な設計上の特長は、新
しいＡＤＣが高い分解能（例えば、１０ビット）の下で
高速において動作するのを可能にすると共に、ノイズに
強くし且つ必要とする電力を非常に小さくすることがで
きる。また、この新しいＡＤＣの独特なアーキテクチャ
はその因子が低いコストに一層貢献する“良好な”チッ
プの歩溜りを実質的に改善する。

【００１２】高性能のシリアルＡＤＣは、厳密に整合さ
れるトランジスタ及びコンデンサに対する必要性をなく
ししかもそのスイッチング過渡状態の遅延及び精度破壊
効果を最小にする新規なアーキテクチャを通して履行さ
れる。このアーキテクチャは平衡されたＰＭＯＳ及びＮ
ＭＯＳトランジスタを持つ新規な高速比較器を含み、高
度なコモンモードノイズ免疫性がそれらのトランジスタ
によって得られる。比較器回路は能動のフィードバック
ループ（それ自体独特な）を含み、そのフィード・バッ
クループにより、その比較器は、マスター電圧基準に対
して連続して照合される正確に決められた切り換え点に
対して、それ自体を連続して且つ自動的に“零調整”す
なわちバイアスする。正確に決められた切り換え点にお
ける１ｍＶのスイッチング感度は、仮りにＰＭＯＳ及び
ＮＭＯＳトランジスタ及び連動されたカップリング・コ
ンデンサが正確に整合されておらず、又は経年変化した
としてさえ、そのオート・バイアス作用によって得られ
る。比較器内での端子における寄生容量結合により惹起
される望ましくないエラーはこのオートバイアス・ルー
プの作用によって実質的に除去される。こうした相補型
トランジスタは高利得領域へとバイアスされると共に、
高速スイッチングのための再生フィードバックを備えて
いる。それらは、コモンモードノイズ除去のために平衡
されているので、ＡＳＩＣでのような雑音の多いディジ
タル状況において安定している。それらのサンプリング
・アパーチャは非常に狭く（約２００ピコ秒）、比較器
回路及びＡＤＣが非常に高いクロック率（例えば、５０
ＭＨｚ）において動作するのを可能にする。比較器回路
は標本化された電圧のディジタル値を決定するために逐
次近似により動作する独特に構成された直列ビット・レ
ジスタを駆動する。レジスタは、ディジタル化された信
号でのＮビットに、“スイッチング・オフセット補償”
のために使用される余分なビットを加えたビット位置、
つまり、Ｎ＋１ビット位置の独特な配列を持っている。
比較器の入力回路装置（これ又、新規）での整定時間
（ＲＣ時定数から生ずる）を補償することによる余分な
オフセット補償ビットは比較器を他の場合よりもはるか
に高い速度（例えば、２倍）において動作することを可
能にする。オフセット補償電圧を表わしているこの余分
なビットはレジスタにより、後で詳述される逐次近似ア
ルゴリズムにおいて適用される。ビットレジスタに関連
して引き続いて且つ高速において動作する比較器は、標
本化されたアナログ信号電圧のＮビットディジタル値の
最上位ビットから最下位ビットまでの値を１ビットづつ
決定する。１０ビット（Ｎ＝１０）の分解能は容易に得
られる。直列ビット・レジスタは、Ｎビットの上位ビッ
ト（ＭＳＢ）を表わしている第１の部分と、Ｎビットの
下位ビット（ＬＳＢ）を表わしている第２の部分と、そ
して余分なオフセット補償ビットを表わしている第３の
部分とに細分割される。レジスタのＭＳＢ部分はディジ
タル／アナログ変換器（ＤＡＣ）を駆動し、そのＤＡＣ
はそのときにレジスタにあるＭＳＢを表わしているアナ
ログ基準電圧を、比較器への指令に際し、適用する。こ
のアナログ基準電圧の精度は非常に正確なマスター電圧
基準を参照して決定される。同様にして、レジスタのＬ
ＳＢ部分及びオフセット・ビット部分は一緒にＤＡＣを
駆動し、そのＤＡＣは、指令に際し、そのときにレジス
タにあるＬＳＢ及びオフセット・ビットを表わしている
比較器に別なアナログ基準電圧を印加する。ＬＳＢ Ｄ
ＡＣからのこのアナログ基準電圧の高い精度（ｍＶ以
内）は、ＬＳＢ ＤＡＣ及び比較器への及びそれらから
の能動の自動校正フィードバック・ループによって与え
られる。これにより、比較器はマスター電圧基準に関連
して、ＬＳＢ ＤＡＣを連続して且つ自動的に校正す
る。かくして、仮りに、その回路コンポーネントが比較
的大きな交差変動を有しそして雑音のある状況の下で高
速で動作するとしてさえ、ＡＤＣに対しては、極端に高
い分解能が得られる。

【００１３】こうした新しいＡＤＣの同一のものが緻密
に隣接せる多重ＡＤＣの並列アセンブリにおいて配列さ
れる。例として、１０ビット（Ｎ＝１０）ＡＤＣに対し
ては、外部クロックに同期された１６のクロック相が採
用されている。ＡＤＣでは、５つの相カウントがオート
零調整、自動校正、信号サンプリング及びディジタル出
力多重化のために使用されている。１０のデータビット
を決定し、１つのオフセットビットを調整するのに１１
の相カウントが使用されている。全アセンブリには１６
のＡＤＣが与えられ、各ＡＤＣのサンプリング相は前の
ＡＤＣに関連して１相だけスキューされている。かくし
て、いずれかの１つの時間では、アセンブリにおけるＡ
ＤＣの１つの比較器のみがそのアナログ信号入力を標本
化するので、すべての１６のＡＤＣは１６相計数サイク
ル中にその入力を標本化することになる。かくして、い
ずれかの所定の相カウントでのサンプリングに対しては
１つの比較器のみがスイッチ・オンされるけれども、多
段ＡＤＣアセンブリの実効アナログ／ディジタル変換速
度は１６倍になる。一緒に動作する全ＡＤＣの全体的精
度は、各ＡＤＣ内における変換器の個々のオート零調整
及び自動校正を通して単一のマスター電圧基準によって
決定される。この様な多重ＡＤＣのＭＯＳ技術における
良好なチップ歩溜りでもっての実際的履行は各ＡＤＣの
独特なアーキテクチャによりかなり容易になる。

【００１４】また、本発明はＮビット分解能を持つＡＤ
Ｃを対象にし、そこにおいて、Ｎ＋１ビット逐次近似レ
ジスタ（ＳＡＲ）は、１つの入力端子、Ｎビット分解能
のＮ＋１の出力端子、第１及び第２のＤＡＣ、そして比
較器を含んでいる。第１のＤＡＣは出力端子と、ＭをＮ
よりも小さいとして、Ｎ＋１ビットＳＡＲのＮ＋１出力
端子の最初のサブセット（Ｍ）に結合される入力端子と
を持っている。第２のＤＡＣは、校正入力端子及び出力
端子を持つとともに、Ｎ＋１ビットＳＡＲのＮ−Ｍ＋１
出力端子に結合されるＮ−Ｍ＋１入力端子を持ってい
る。比較器はアナログ信号を受信するように適合された
第１の入力端子と、第１のＤＡＣの出力に結合される第
２の入力端子と、第２のＤＡＣの出力端子に結合される
第３の入力端子と、Ｎ＋１ビットＳＡＲの入力端子に結
合される第１の出力端子と、第２のＤＡＣの校正入力端
子に結合される第２の出力端子とを持っている。

【００１５】また、本発明はＮビット分解能を持つＡＤ
Ｃを対象として、そこにおいて、Ｎ＋１ビットＳＡＲ
は、１つの入力端子と、Ｎビット分解能のＮ＋１の出力
端子と、第１及び第２のＤＡＣと、比較器とを含んでい
る。第１のＤＡＣは出力端子を持つとともに、ＭをＮよ
りも小さいとして、Ｎ＋１ビットＳＡＲのＮ＋１出力端
子の最初のサブセット（Ｍ）に結合される入力端子を持
っている。第２のＤＡＣは校正入力端子と出力端子とを
持つとともに、Ｎ＋１ビットＳＡＲのＮ−Ｍ＋１出力端
子に結合されるＮ−Ｍ＋１入力端子を持っている。比較
器はアナログ信号を受信するように適合された第１の入
力端子と、第１のＤＡＣの出力に結合される第２の入力
端子と、第２のＤＡＣの出力端子に結合される第３の入
力端子と、Ｎ＋１ビットＳＡＲの入力端子に結合される
第１の出力端子と、第２のＤＡＣの校正入力端子に結合
される第２の出力端子とを持っている。比較器はオート
零比較器であって、その比較器は、データ入力基準電圧
レベル、その入力基準電圧レベルよりも大きい電圧レベ
ルを持つ第１のデータ入力信号、そしてその入力基準電
圧レベルよりも小さな電圧レベルを持つ第２のデータ信
号を発生するための手段と、データ入力端子、基準電圧
入力端子及び出力端子を有し、クロックでオン駆動され
たときに出力論理状態を発生するように適合されている
と共に、仮りにそのデータ信号が変化するとしてさえ、
クロックでオン駆動されたときに、そのデータ入力端子
に印加された第１又は第２のデータ信号から達成される
出力論理状態を維持するように適合されているクロック
型ラッチ回路と、そのラッチ回路の出力に結合される入
力及びそのラッチ回路の基準入力端子に結合される出力
を持ち、ラッチ回路がクロックでオン駆動されて、その
発生手段のデータ入力基準電圧がデータ入力端子に結合
されるときにおけるその出力端子における電圧レベル
を、入力データ信号がラッチ回路のデータ入力端子に結
合されて、それがクロックでオン駆動されるときで、し
かもそのデータ入力信号がデータ基準電圧レベルの上又
は下にあるときに、そのラッチ回路が出力状態を切り換
えるように、そのデータ入力基準電圧のレベルに本質的
に等しい電圧レベルに設定するためのフィードバック兼
電圧基準手段とから成っている。

【００１６】更に、本発明はＮビット分解能を持つＡＤ
Ｃを対象とし、そこにおいて、Ｎ＋１ビットＳＡＲは、
１つの入力端子と、Ｎビット分解能のＮ＋１の出力端子
と、Ｎ＋１ビットＤＡＣと、そして比較器とを含んでい
る。Ｎ＋１ビットＤＡＣは出力端子を持つとともに、Ｎ
＋１ビットＳＡＲのＮ＋１出力端子に結合される入力端
子を持っている。比較器はアナログ信号を受信するよう
に適合された第１の入力端子と、Ｎ＋１ビットＤＡＣの
出力に結合される第２の入力端子と、Ｎ＋１ビットＳＡ
Ｒの入力端子に結合される第１の出力端子とを持ってい
る。

【００１７】本発明はまた、Ｎビット分解能を持つＡＤ
Ｃを対象とし、そこにおいて、ＳＡＲは、入力端子と、
Ｎビット分解能の出力端子と、ＤＡＣと、比較器と、そ
してオフセット補償手段とを持っている。ＤＡＣは出力
端子を持つとともに、ＳＡＲの出力端子に結合される入
力端子を持っている。比較器は、アナログ信号を受信す
るように適合された第１の入力端子と、ＤＡＣの出力に
結合される第２の入力端子と、そしてＳＡＲの入力端子
に結合される第１の出力端子とを持っている。オフセッ
ト補償手段は、整定時間エラーを補償するように比較器
に結合されるオフセット補償信号を発生する。

【００１８】更に、本発明はＮビット分解能を持つＡＤ
Ｃを対象とし、ここでのＡＤＣは比較器手段と、タイミ
ング手段と、そしてオフセット補償手段とを含んでい
る。比較器手段は、引き続く動作サイクル中に入力アナ
ログ電圧を標本化するとともに、その入力アナログ電圧
が所定の電圧以下であるか又は以上であるかに依存し
て、各々が２進０か又は１のいずれかにある一連のビッ
ト出力を発生するための入力を持ち、その入力における
電圧は整定時間に従属している。タイミング手段は所定
の期間を持つクロックパルスでもって比較器手段を駆動
する。オフセット補償手段は、エラーが比較器手段によ
る入力アナログ電圧の高速サンプリングにおいて制限さ
れるように、且つそのクロック期間がその整定時間より
も実質的に短くなされるように、オフセット電圧を、引
き続き減少する量において、比較器入力に印加し、以っ
て、そのＡＤＣは、その整定時間がさもなければ許すで
あろうよりも実質的に高い速度において正確に動作する
ことになる。

【００１９】更に、本発明はＮビット分解能を持つＡＤ
Ｃを対象とし、そこにおいて、そのＡＤＣは比較器手段
と、第１及び第２の照合手段と、ＳＡＲ手段と、タイミ
ング手段と、ＤＡＣ手段と、そしてフィードバック手段
とから成っている。比較器手段はアナログ入力電圧を受
けるための入力手段を持つとともに、そのアナログ入力
電圧が設定電圧の上にあるのか又は下にあるのかどうか
にその値が依存している２進ビット出力の印加される出
力を持っている。第１の照合手段はその設定電圧をマス
ター電圧基準に合わせる。ＳＡＲ手段は比較器手段の出
力を受信し、そしてＮビットの２進語におけるビットの
部分和を累積して記憶する。タイミング手段は、Ｎビッ
トがレジスタ手段に累積されつつある完全な動作サイク
ルを通して、比較器手段及びレジスタ手段を駆動する。
ＤＡＣ手段はレジスタ手段によって駆動され、そしてそ
のレジスタ手段からのビットの重み付けされた部分和に
従って、出力アナログ電圧を与える。第２の照合手段は
ＤＡＣ手段の出力アナログ電圧をマスター電圧基準に合
わせる。フィードバック手段はＤＡＣ手段の出力アナロ
グ電圧を比較器手段の入力手段に印加する。

【００２０】また、本発明は、ラッチ手段と、クロック
手段と、入力手段と、オート・バイアス手段と、電圧基
準フィードバック手段とを持つＡＤＣに対する高速比較
器を対象としている。ラッチ手段は信号入力と、バイア
ス入力と、そして出力とを持っている。それは、信号入
力上での電圧がバイアス入力上でのバイアス電圧よりも
高いのか又は低いのかどうかに依存して、その出力を電
圧において高いか又は低いかのいずれかに迅速に切り換
える。クロック手段は各スイッチング動作のためにラッ
チ手段をリセットする。入力手段は標本化されるべき電
圧か又は基準電圧をラッチ手段の信号入力へ選択的に印
加する。オート・バイアス手段は、高感度と高いスイッ
チング速度を達成するために、そのバイアス電圧を所望
の値に設定つまりセットする。オート・バイアス手段は
ラッチ出力とバイアス入力との間に接続される。電圧基
準フィードバック手段は、ラッチ手段と、入力手段と、
そしてラッチ手段がその基準電圧に非常に厳密に対応し
ている電圧において高く又は低く切り換わるようにその
バイアス電圧を正確に決定された値に合わせるためのオ
ート・バイアス手段とを含んでいる。

【００２１】本発明は、Ｎビット分解能を持つアナログ
／ディジタル変換器（ＡＤＣ）に関する。アナログ／デ
ィジタル変換器（ＡＤＣ）は、入力端子と、Ｎビット分
解能を有するＮ＋１の出力端子とを持っているＮ＋１ビ
ット逐次近似レジスタと；出力端子を持つとともに、Ｍ
をＮよりも小さいとして、Ｎ＋１ビット逐次近似レジス
タ（ＳＡＲ）のＮ＋１の出力端子の最初のサブセット
（Ｍ）に結合される入力端子を持っている第１のディジ
タル／アナログ変換器（ＤＡＣ）と；校正入力端子及び
出力端子を持つとともに、Ｎ＋１ビットＳＡＲのＮ−Ｍ
＋１の出力端子に結合されるＮ−Ｍ＋１の入力端子を持
っている第２のＤＡＣと；そして、アナログ信号を受信
するように適合された第１の入力端子と、第１のＤＡＣ
の出力に結合される第２の入力端子と、第２のＤＡＣの
出力端子に結合される第３の入力端子と、Ｎ＋１ビット
のＳＡＲの入力端子に結合される第１の出力端子と、第
２のＤＡＣの校正入力端子に結合される第２の出力端子
とを持つ比較器とを備えている。

【００２２】アナログ／ディジタル変換器（ＡＤＣ）
は、Ｎ＋１ビットＳＡＲの出力端子に結合される入力端
子を持ち、Ｎビットからなる出力を発生するように、Ｎ
＋１ビット逐次近似レジスタの出力端子の１つからの１
ビットをＮ＋１ビットＳＡＲの他の出力端子からの残り
のＮビットに加えるための加算手段を更に含んでいるよ
うにしてもよい。

【００２３】アナログ／ディジタル変換器は、すべての
第１の入力端子が一緒に結合されている複数の付加的な
本質的に同一のＡＤＣと；そして、Ｎ＋１ ＳＡＲの各
々の出力端子に結合される入力端子を持つとともに、前
記加算器手段の入力端子に結合される出力端子を持って
いるマルチプレクサとを更に含んでいるようにしてもよ
い。

【００２４】また、本発明はＮビット分解能を持つアナ
ログ／ディジタル変換器（ＡＤＣ）に関する。アナログ
／ディジタル変換器は、入力端子と、Ｎビット分解能を
有するＮ＋１の出力端子とを持つＮ＋１ビット逐次近似
レジスタ（ＳＡＲ）と；出力端子を持つとともに、Ｍを
Ｎよりも小さいとして、Ｎ＋１ビットＳＡＲのＮ＋１の
出力端子の最初のサブセット（Ｍ）に結合される入力端
子を持っている第１のディジタル／アナログ変換器（Ｄ
ＡＣ）と；校正入力端子及び出力端子を持つとともに、
Ｎ＋１ ＳＡＲのＮ−Ｍ＋１の出力端子に結合されるＮ
−Ｍ＋１の入力端子を持っている第２のＤＡＣと；そし
て、アナログ信号を受信するように適合された第１の入
力端子と、第１のＤＡＣの出力に結合される第２の入力
端子と、第２のＤＡＣの出力端子に結合される第３の入
力端子と、Ｎ＋１ビットＳＡＲの入力端子に結合される
第１の出力端子と、第２のＤＡＣの校正入力端子に結合
される第２の出力端子とを持つ比較器とを備えている。

【００２５】前記比較器は、データ入力基準電圧レベル
と、該入力基準電圧レベルよりも大きな電圧レベルを持
つ第１のデータ入力信号と、前記入力基準電圧レベルよ
りも小さい電圧レベルを持つ第２のデータ信号とを発生
するための手段と；データ入力端子、基準電圧入力端子
そして出力端子を持ち、クロック・オンされたときに出
力論理状態を発生するように適合されているとともに、
そのデータ信号が変化するとしてさえ、それがクロック
・オンされたときに、そのデータ入力端子に印加される
第１又は第２のデータ信号から達成される出力論理状態
を維持するように適合されているクロック型ラッチ回路
と；そして、前記クロック型ラッチ回路の出力に結合さ
れる入力を持つとともに、前記クロック型ラッチ回路の
基準入力端子に結合される出力を持ち、前記クロック型
ラッチがクロックオンされそして前記発生手段のデータ
入力基準電圧がデータ入力端子に結合されたときでのそ
の出力端子における電圧レベルを、入力データ信号が前
記クロック型ラッチ回路のデータ入力端子に結合されそ
してそれがクロック・オンされるときに、そのデータ入
力信号がデータ基準電圧レベルの上にあるか又はその下
にあるかに応じて前記クロック型ラッチ回路が出力状態
を切り換えるように、そのデータ入力基準電圧のレベル
に本質的に等しい電圧レベルに設定するためのフィード
バック兼電圧基準手段とからなるオート零比較器であ
る。

【００２６】また、本発明は、Ｎビット分解能を持つア
ナログ／ディジタル変換器（ＡＤＣ）である。アナログ
／ディジタル変換器は、入力端子と、Ｎビット分解能を
有するＮ＋１の出力端子とを持っているＮ＋１ビット逐
次近似レジスタ（ＳＡＲ）と；出力端子を持つととも
に、Ｎ＋１ビットＳＡＲのＮ＋１の出力端子に結合され
る入力端子を持っているＮ＋１ビット・ディジタル／ア
ナログ変換器（ＤＡＣ）と；そして、アナログ信号を受
信するように適合された第１の入力端子、Ｎ＋１ビット
ＤＡＣの出力に結合される第２の入力端子、そしてＮ＋
１ビットＳＡＲの入力端子に結合される第１の出力端子
とを持つ比較器とを備えている。

【００２７】アナログ／ディジタル変換器は、前記ＤＡ
Ｃは前記比較器の校正出力端子に結合される校正入力端
子を持っているようにしてもよい。

【００２８】また、本発明は、アナログ／ディジタル変
換器に関する。Ｎビット分解能を持つアナログ／ディジ
タル変換器（ＡＤＣ）は、入力端子と、Ｎビット分解能
を有する出力端子とを持っている逐次近似レジスタ（Ｓ
ＡＲ）と；出力端子を持つとともに、ＳＡＲの出力端子
に結合される入力端子を持っているディジタル／アナロ
グ変換器（ＤＡＣ）と；アナログ信号を受信するように
適合された第１の入力端子、前記ＤＡＣの出力に結合さ
れる第２の入力端子、そして前記ＳＡＲの入力端子に結
合される第１の出力端子を持っている比較器と；そし
て、整定時間エラーを補償するように前記比較器に結合
されるオフセット補償信号を発生するためのオフセット
補償手段とを備えている。

【００２９】また、本発明は、アナログ／ディジタル変
換器に係わる。アナログ／ディジタル変換器（ＡＤＣ）
は、引き続く動作サイクル中に入力アナログ電圧をサン
プリングするための入力を持ち、そしてその入力アナロ
グ電圧が所定の電圧の下か又はその上にあるのかに依存
して、各々２進０か又は１のいずれかである一連のビッ
ト出力を発生するものであって、そこにおいて、その入
力での電圧が整定時間に従属している比較器手段と；所
定の期間を持つクロック・パルスでもって前記比較器手
段を駆動するためのタイミング手段と；そして、エラー
は前記比較器手段による入力アナログ電圧の高速サンプ
リングにおいて制限されるとともに、そのクロック期間
が前記整定時間よりも実質的に短くされるように、オフ
セット電圧を相継いで減少する量においてその比較器入
力に印加するためのオフセット補償手段とを備え、これ
により、前記ＡＤＣは、前記整定時間がさもなければ許
容するであろうよりも実質的に高い速度において正確に
動作する。

【００３０】アナログ／ディジタル変換器においては、
前記オフセット補償手段は、Ｎビットの２進語に対する
それぞれのビット位置に加えて、小さなオフセット電圧
に対応する重み付けされた値を持つビットに対する付加
的位置を持っている逐次近似レジスタ（ＳＡＲ）手段を
含んでいるようにしてもよい。

【００３１】アナログ／ディタル変換器においては、前
記レジスタ手段によって駆動されるディジタル／アナロ
グ変換器（ＤＡＣ）手段を更に含み、前記ＤＡＣ手段
は、オフセット・ビットの重み付けされた値に従って小
さなオフセット電圧の印加される出力を持っているよう
にしてもよい。

【００３２】アナログ／ディジタル変換器は、前記ＤＡ
Ｃ手段の出力を正確に照合するため自動校正手段を更に
含んでいるようにしてもよい。

【００３３】アナログ／ディジタル変換器においては、
前記自動校正手段は、前記ＤＡＣ手段を通る前記高速比
較器手段からのフィードバックループ手段を含み、前記
フィードバック・ループ手段は該ＤＡＣの出力を正確に
決められた電圧に対して自動的に照合するように作用す
るようにしてもよい。

【００３４】また、本発明は、アナログ・ディジタル変
換器に関する。アナログ／ディジタル変換器（ＡＤＣ）
は、アナログ入力電圧を受信するための入力手段を持つ
とともに、そのアナログ入力電圧が設定電圧の上なのか
又は下なのかに依存した値を有する２進ビット出力の印
加される出力を持っている比較器手段と；前記設定電圧
をマスター電圧基準に対して合わせるための第１の照合
手段と；前記比較器手段の出力を受信し、そしてビット
の部分和をＮビットの２進語において累積し且つ記憶す
るための逐次近似レジスタ（ＳＡＲ）手段と；Ｎビット
が前記レジスタ手段に累積される期間に対応する完全な
動作サイクルを通して前記比較器手段及びレジスタ手段
を駆動するためのタイミング手段と；前記レジスタ手段
により駆動され、そして前記レジスタ手段からのビット
の重み付けされた部分和に従って、出力アナログ電圧を
付与するディジタル／アナログ変換器（ＤＡＣ）手段
と；前記ＤＡＣ手段の出力アナログ電圧をマスター電圧
基準に照合させるための第２の照合手段と；そして、前
記ＤＡＣ手段の出力アナログ電圧を前記比較器手段の入
力手段に印加するためのフィードバック手段とを備えて
いるようにしてもよい。

【００３５】アナログ／ディジタル変換器においては、
出力アナログ電圧を照合する前記第２の手段は、マスタ
ー電圧基準に直列にある抵抗器に接続されていて、各々
が次のものからの電圧差に等しい、複数の電圧タップ
と、そして前記レジスタ手段からの部分和におけるビッ
トの重み付けされた値に従ってそれらタップを選択する
ための複数のスイッチとを含んでいるようにしてもよ
い。

【００３６】アナログ／ディジタル変換器においては、
前記比較器手段の入力手段は、入力アナログ電圧が印加
される電圧端子と；前記電圧端子と、基準電圧が印加さ
れる第１の入力との間に接続される第１のスイッチと；
その片側が前記電圧端子に接続される第１のコンデンサ
と；前記第１のコンデンサの他の側と、標本化され且つ
ディジタル化される予定の入力信号を受信するための第
２の入力端子とに接続される第２のスイッチと；そし
て、前記第１のコンデンサの他の側と、前記ＤＡＣ手段
からのアナログ電圧が印加される第３の入力端子とに接
続される第３のスイッチとを含み、そこにおいて、前記
第１，第２及び第３のスイッチは、前記電圧端子におけ
る電圧が上か又は下に引き続いて変えられそしてそのＮ
ビット値が正確に決定されるように前記タイミング手段
によりオン及びオフの所望のシーケンスにおいて作動さ
れるよにしてもよい。

【００３７】また、本発明は、アナログ／ディジタル変
換器に関する。アナログ／ディジタル変換器（ＡＤＣ）
は、電圧基準、入力アナログ信号、第１のアナログフィ
ードバック電圧、そして第２のアナログフィードバック
電圧にそれぞれ接続可能な第１，第２，第３及び第４の
入力端子を持つとともに、共通端子、前記第１の入力端
子と前記共通端子との間に接続される第１のスイッチ、
各々の片々が前記共通端子に接続される第１コンデンサ
及び第２のコンデンサ、前記第２の端子と前記第１のコ
ンデンサの他の側との間に接続される第２のスイッチ、
そして前記第１のコンデンサの他の側と前記第３の入力
端子との間に接続される第３のスイッチを持っていて、
そこで、前記第２のコンデンサの他の側は第４の端子に
接続されている入力接続回路と；入力端子及び出力端子
を持ち、該入力端子が前記共通端子に接続されているラ
ッチ手段と；前記ラッチ手段の出力に接続される入力を
持つとともに、語の最上位ビットを表わしている初期位
置と、語の最下位ビットを表わしている引き続く位置と
を持ち、入力アナログ信号の値を表わしているＮビット
語のビットをそれぞれの位置に累積しそして記憶するた
めのビット・レジスタ手段と；前記レジスタの最上位ビ
ット位置によって作動され、そしてその最上位ビットを
表わしている第１のアナログ電圧を付与する出力を持っ
ている第１のディジタル／アナログ変換器（ＤＡＣ）手
段と；最下位ビット位置によって作動され、そしてその
最下位ビットを表わしている第２のアナログ電圧を付与
する出力を持っている第２のＤＡＣ手段と；第１及び第
２のアナログ電圧を前記第３及び第４の入力端子にそれ
ぞれ印加するための適用手段と；そして、前記変換器が
高い分解能でもって高速において正確に動作するよう
に、前記ラツチ手段、前記レジスタ手段、前記第１，第
２及び第３のスイッチを所望の動作シーケンスを与える
アルゴリズムにおいて作動させるためのタイミング兼制
御手段とを備えている。

【００３８】アナログ／ディジタル変換器では、前記レ
ジスタは付加的なオフセット・ビット位置を持ち、その
オフセット・ビットの重み付けされたビット値は１／１
２８であり、そしてビット位置の数はＮ＋１であるよう
にしてもよい。

【００３９】アナログ／ディジタル変換器では、前記タ
イミング兼制御手段は１６の分離せる相を与え、そして
その動作シーケンスは図面の第７図のチャートによるよ
うにしてもよい。

【００４０】アナログ／ディジタル変換器では、前記レ
ジスタ手段からのＮ＋１ビットを標準のＮビット・フォ
ーマットへと翻訳するためのフォーマット変換手段と組
合せられているようにしてもよい。

【００４１】アナログ／ディジタル変換器は、並列動作
のために接続される複数の同一のＡＤＣを更に含み、前
記変換器はすべて、前記タイミング兼制御手段の単一の
ものによって作動され、各変換器は先行するＡＤＣに関
連して少なくとも１つのクロックだけスキューされたシ
ーケンスにおいて動作し、そして前記ＡＤＣはすべて、
単一のマスター電圧基準に接続されているようにしても
よい。

【００４２】また、アナログ／ディジタル変換器は、前
記ラッチ手段は入力バイアス端子を含み、そして、前記
ラッチ手段の出力端子から前記バイアス端子に接続され
るオート・バイアス手段と組み合わされており、そし
て、前記オート・バイアス手段は、前記ラッチ手段から
のディジタル信号によって駆動され、そして前記入力接
続回路の第１の入力端子での基準電圧に対して前記ラッ
チ手段により正確に照合されたアナログ・バイアス電圧
を供給するスイッチ／フィルタ手段を含み、前記オート
バイアス手段は前記接続回路の第１の端子を前記端子に
接続している前記第１のスイッチの作動に続くクロック
・カウントで前記タイミング兼制御手段によって駆動さ
れ、その結果、前記バイアス電圧は前。前記切換え出力
に接続される入力を持つとともに、２進語のＮビットを
それぞれ記憶するためのＮビット位置と、オフセット補
償を付与するための付加的なビット位置とを持ち、それ
らビット位置の各々は出力を持っている逐次近似レジス
タ手段と；少なくともそのオフセット補償ビット位置の
出力に接続されていて、それに印加されるオフセット・
ビット出力の重み付けされた値に対応するアナログ電圧
を付与するディジタル／アナログ変換器（ＤＡＣ）手段
と；前記アナログ電圧を前記入力回路手段の入力端子の
１つに印加するための手段と；標本化されるべきアナロ
グ入力信号を前記入力端子の別なものに印加するための
手段と；前記ＤＡＣ手段を制御し、そしてそのアナログ
電圧を電圧基準に対して正確に照合するための自動校正
手段と；そして、前記比較手段及び前記レジスタ手段を
動作サイクルにおいて動作させるための引き続く位相信
号を付与するタイミング兼制御手段とを備え、前記タイ
ミング兼制御手段及びレジスタ手段は、前記レジスタに
おけるＮビットの最上位ビットが決定されるときに、Ｄ
ＡＣ手段の出力からオフセット・ビットの重み付けされ
た値を除く予め決められたアルゴリズムに従って動作す
る。

【００４３】アナログ／ディジタル変換器では、前記Ｄ
ＡＣ手段は前記レジスタ手段のビット位置の多数の出力
により駆動されるようにしてもよい。

【００４４】また、本発明は、アナログ／ディジタル変
換器（ＡＤＣ）アセンブリに関する。アナログ／ディジ
タル変換器（ＡＤＣ）アセンブリは、入力と、並列に接
続される出力とを持つ複数のＡＤＣと；クロック・パル
スとスキューされた相パルスとでもって、前記ＡＤＣの
各々を駆動するためのタイミング手段と；そして、前記
ＡＤＣの各々の出力に接続されていて、そして出力を持
っている多重手段とを備える。前記ＡＤＣの各々は、入
力、出力及びスイッチグ・レベルを持っている比較器手
段と；そのスイッチングレベルを単体の照合された電圧
値に設定するために、前記比較器手段のバイアスを自動
的に調整する手段と；前記比較器出力に接続されてい
て、前記多重手段に接続される複数の出力を持ち、ビッ
トの部分和をＮビット語において累積し、そして最上位
から最下位までのビットをＮ位置に記憶するレジスタ手
段と；そして、前記ＡＤＣの各々が単一の基準電圧値に
より正確に決定された切り換え点を持つように、前記レ
ジスタ手段でのビットの部分和の重み付けされた値を前
記比較器入力でのアナログ信号に対して相継いで比較す
るための前記レジスタ手段から前記比較器手段へのスイ
ッチング・フィードバック手段とを含んでいる。

【００４５】アナログ／ディジタル変換器（ＡＤＣ）ア
センブリでは、前記ＡＤＣの各々は、前記比較器手段の
各々が１回に１つ、前記ＡＤＣの並列接続された入力に
接続されるように１つのＡＤＣから次のものへ少なくと
も１つのクロック・パルスだけスキューされた関係にお
いて前記タイミング手段によって駆動されるようにして
もよい。

【００４６】アセンブリでは、前記スイッチング・フィ
ードバック手段は、前記レジスタに接続されていて、該
レジスタにおけるビットの部分和の重み付けされた値に
対応するアナログ電圧を作り出すためのアナログ手段
と；前記比較器手段の入力に接続される片側を持ってい
る第１のコンデンサと；前記アナログ手段と前記コンデ
ンサの他の側との間に接続される第１のスイッチと；そ
して、前記コンデンサの他の側と前記ＡＤＣの並列接続
された入力との間に接続される第２のスイッチとを含
み、前記第１及び第２のスイッチは前記タイミング手段
により所望のシーケンスにおいて、ターンオン及びオフ
されるようにしてもよい。

【００４７】アセンブリでは、前記スイッチング・フィ
ードバック手段は更に、前記比較器及びレジスタ手段が
Ｎビット語での上位ビットの部分和を決定している間に
小さなオフセット電圧を前記比較器手段に加えるための
オフセット補償手段を含み；そして、前記オフセット補
償手段はオフセット電圧源、そして該電圧源と前記比較
器手段の入力との間に接続される第２のコンデンサを持
っているようにしてもよい。

【００４８】アセンブリでは、前記オフセット補償手段
は更に、語のＮビットの最上位が前記比較器及びレジス
タ手段によって決定されるときにそのオフセット電圧を
零に減少させる手段を含んでいるようにしてもよい。

【００４９】また、本発明は、アナログ／ディジタル変
換器（ＡＤＣ）に関する。アナログ／ディジタル変換器
（ＡＤＣ）は、動作サイクル中に入力アナログ電圧をサ
ンプリングするための入力を持ち、そしてそのアナログ
電圧に従ってディジタル出力ビットの２進語を発生する
ための比較器手段と；前記比較器手段に接続されてい
て、２進語に対応する複数のビット位置を持ち、そして
その比較器ディジタル出力ビットを部分和における重み
付けされたビット値として相継いで記憶する逐次近似レ
ジスタ手段と；前記レジスタ手段によって駆動され、ビ
ットの部分和の重み付けされたビット値に対応する少な
くとも１つのアナログ基準電圧を発生するためのディジ
タル／アナログ変換器（ＤＡＣ）手段と；動作サイクル
を通して前記比較器手段及びレジスタ手段を駆動する複
数のクロック及び相信号を発生するためのタイミング手
段と；そして、標本化される予定のアナログ信号を受信
するための第１の入力と、前記ＤＡＣ手段からのアナロ
グ基準電圧を受信するための第２の入力と、そして前記
比較器手段の入力に接続される出力とを持っている入力
接続兼スイッチング手段とを備え、所望のシーケンスに
おける前記接続兼スイッチング手段はその第１の入力及
び第２の入力を前記比較器手段の入力に印加するタイミ
ング手段により制御される。

【００５０】アナログ／ディジタル変換器では、前記タ
イミング手段は所定の期間を持つクロック・パルスを発
生するとともに、各々が動作サイクルに対する１つのク
ロック・カウントだけスキューされている複数の相信号
を発生し、そこには、２進語におけるビットと少なくと
も同じ数の相信号があるようにしてもよい。

【００５１】アナログ／ディジタル変換器は、並列動作
のために接続されていて、そしてアセンブリを与える複
数の同一のＡＤＣを含む。前記複数のＡＤＣの各々は、
その入力アナログ電圧が前記複数のＡＤＣの初めのもの
の動作サイクル中に該複数のＡＤＣの各々によって相継
いで標本化されるように、先行するＡＤＣに関連して少
なくとも１つのクロック・カウントだけスキューされる
それぞれの動作サイクルにおいて前記タイミング手段に
よって駆動されるようにしてもよい。

【００５２】アナログ／ディジタル変換器では、前記Ａ
ＤＣの各々のレジスタ手段はサイクル動作中に一度、２
進語におけるディジットの完全な和が与えられる出力を
持っており；そして、それとの組合せにおいて；前記Ａ
ＤＣの各々の出力に接続されていて、前記複数のＡＤＣ
からの２進語のすべてがシーケンスにおいて印加される
出力を持っている多重手段を含んでいるようにしてもよ
い。

【００５３】また、本発明は、オート零比較器に関す
る。オート零比較器は、データ入力基準電圧レベル、そ
の入力基準電圧レベルよりも大きな電圧レベルを持つ第
１のデータ入力信号、そしてその入力基準電圧レベルよ
りも小さい電圧レベルを持つ第２のデータ信号を発生す
るための手段と；データ入力端子、基準電圧入力端子及
び出力端子を持ち、クロック・オンされたときに出力論
理状態を発生するように適合されているとともに、その
データ信号が変わるとしてさえそれがクロック・オンさ
れるときには、そのデータ入力端子に印加される第１又
は第２のデータ信号から達成される出力論理状態を維持
するように適合されているクロック型ラッチ回路と；前
記クロック型ラッチ回路の出力に結合される入力を持つ
とともに、該クロック型ラッチ回路の基準入力端子に結
合される出力を持っていて、入力データ信号が前記クロ
ック型ラッチ回路のデータ入力端子に結合されそしてそ
れがクロック・オンされるときには、そのデータ入力信
号がデータ基準電圧レベルの上か又は下かに応じて前記
クロック型ラッチ回路が出力状態を切り換えるように、
該クロック型ラッチ回路がクロックオンされてそして前
記発生手段のデータ入力基準電圧がそのデータ入力端子
に結合されるときでのその出力端子における電圧レベル
を、そのデータ入力基準電圧のレベルに本質的に等しい
電圧レベルに設定するためのフィードバック兼電圧基準
手段とを備えている。

【００５４】本発明は、アナログ／ディジタル変換器
（ＡＤＣ）のための高速比較器に関する。高速比較器
は、信号入力、バイアス入力及び出力を持ち、その信号
入力上での電圧がそのバイアス入力上でのバイアス電圧
よりも高いか又は低いかに依存してその出力をハイか又
はローのいずれかに迅速に切り換えるためのラッチ手段
と；切り換え動作のために前記ラッチ手段をリセットす
るクロック手段と；標本化されるべき電圧又は基準電圧
をそのラッチ信号入力に対して選択的に印加するための
入力手段と；前記ラッチ出力とバイアス入力との間に結
合されていて、ラッチ・バイアス入力上でのバイアス電
圧を高い感度及びスイッチング速度に対する所望のレベ
ルに設定するためのオート・バイアス手段と；そして、
前記ラッチ手段、前記入力手段及びオートバイアス手段
を含み、前記ラッチ手段がその基準電圧に非常に緊密に
対応した電圧においてハイか又はローに切り換わるよう
に、そのラッチ・バイアス入力におけるバイアス電圧を
予め決められた正確な基準電圧に対して照合するための
電圧基準フィードバック手段とを備えている。

【００５５】高速比較器では、前記ラッチ手段は、該ラ
ッチ手段が前記クロック手段によりリセットされた後に
非常に迅速に切り換わり、しかも前記ラッチ信号入力に
おける電圧に対して感度が良く、そしてコモン・モード
ノイズに対して高度な免疫性を持つように、再生的に交
叉結合され且つ対称的に平衡された相補ｐチャネル及び
ｎチャネル・トランジスタを含んでいるようにしてもよ
い。

【００５６】高速比較器は、漸増状に変わる電圧レベル
を前記入力手段に印加するためのアナログ手段と；そし
て、前記アナログ手段の変化する電圧レベルを正確に制
御するために、そのラッチ出力から前記アナログ手段へ
の校正フィードバック手段とを更に含んでいるようにし
てもよい。

【００５７】高速比較器は、前記アナログ手段は、前記
ラッチ手段のスイッチングにおける整定時間エラーが制
限され、そして前記比較器が高分解能、高い精度及び高
い速度を与えるようにその電圧レベルを漸増状に変える
ために、小さなオフセット補償電圧を適用するようにし
てもよい。

【００５８】また、本発明は、高速比較器に関する。高
速比較器は、入力電圧を受ける入力端子と、前記ラッチ
が２進形態でのディジタル電圧を印加する出力端子と、
そしてバイアス端子とを持っているラッチと；前記バイ
アス端子における電圧を、高い感度でもって動作する前
記ラッチにとって望ましい値にセットする手段と；前記
ラッチ入力に接続される電圧端子、第１、第２、第３及
び第４の入力端子、前記第１の端子を前記電圧端子に接
続している第１のスイッチ、前記第２の入力端子に接続
される第２のスイッチ、前記第２のスイッチと前記電圧
端子との間に接続される第１のコンデンサ、前記第１の
コンデンサと前記第３の入力端子との間に接続される第
３のスイッチ、そして前記電圧端子と前記第４の入力端
子との間に接続される第２のコンデンサを持っている相
互接続手段と；前記相互接続手段の第３の端子に第１の
アナログ電圧を印加する、前記ラッチのディジタル・出
力からの第１のフィードバック手段と；前記相互接続手
段の前記第４の端子に第２のアナログ電圧を印加する、
前記ラッチの前記ディジタル出力からの第２のフィード
バック手段と；そして、前記第２の入力端子に印加され
るアナログ信号が高速において標本化され、そして前記
ラッチの動作が、前記第１の入力端子に印加される基準
電圧並びに前記第３及び第４の端子に印加される第１及
び第２のアナログ電圧に対する逐次的照合により正確に
決定されるように、前記ラッチと、前記第１、第２及び
第３のスイッチを所望のシーケンスにおいて作動させる
ためのタイミング手段とを備えている。

【００５９】高速比較器では、バイアス電圧をセットす
る前記手段は、前記ラッチのディジタル出力を該ラッチ
のバイアス端子に接続している第３のフィードバック手
段を含み、該第３のフィードバック手段は、そのバイア
ス電圧が前記ラッチの正確でしかも高い速度の動作を保
証する所望の値に非常に正確に設定されるように、前記
相互接続手段での第１のスイッチが基準電圧を前記相互
接続手段の端子に対して印加した後に前記タイミング手
段により作動されるようになっているようにしてもよ
い。

【００６０】高速比較器では、前記第３のフィードバッ
ク手段は、ラッチの出力に関連したディジタル入力を受
ける入力を持つスイッチ／フィルタを含み、そして出力
を通して、該ラッチのバイアス端子に対して高度に濾波
されたアナログ電圧を与えており、そして前記スイッチ
／フィルタ・ユニットは小さな入力コンデンサと、はる
かに大きな出力コンデンサとを含み、前記小さなコンデ
ンサは前記スイッチ／フィルタ・ユニットの入力に切り
換えられそして、引き続いて、大きなコンデンサに切り
換えられ、前記大きなコンデンサは前記スイッチ／フィ
ルタ・ユニットの出力に接続されているようにしてもよ
い。

【００６１】また、本発明は、高速比較器に関する。高
速比較器は、電源電圧端子と共通接続部との間で２つの
対称の並列対において接続される相補ｐチャネル及びｎ
チャネル・トランジスタを持ち、前記対の１方のトラン
ジスタは入力端子に接続されるそのゲートを持ち、前記
対の他方はバイアス端子に接続されるゲートと、１方の
対のトランジスタ間における第１の端子と、そして他方
の対のトランジスタ間における第２の端子とを持ち、前
記第１及び第２の端子は２つの残りのトランジスタのそ
れぞれのゲートに交叉接続されていて、更に、入力電圧
スイッチング点を持っている再生ラッチと；前記端子の
１つと出力端子との間に接続されるカップリング手段
と；前記端子及び前記電源電圧端子に接続される第１の
スイッチ手段と；前記共通接続部と接地との間に接続さ
れる第２のスイッチ手段と；前記第１のスイッチ手段を
ターンオフし且つ前記第２のスイッチ手段をターンオン
して、それらの端子が電源電圧をクリアーするのを許
し、その後、前記第２のスイッチ手段をターンオンしそ
して前記第１のスイッチ手段をターンオフするクロック
手段と；そして、基準電圧端子から、前記ラッチを通し
て、そのカップリング手段の出力に接続され、そして前
記バイアス端子に戻るオートバイアス・フィードバック
手段とを備える。前記オート・バイアス手段は前記クロ
ック手段からの引き続くクロック・カウントで作動さ
れ、前記オート・バイアス・フィードバック手段は、前
記ラッチが、前記ｐチャネル及びｎチャネル・トランジ
スタの特性における僅かな変動に無関係に、自動的に決
定される入力電圧スイッチング点を持つように、その基
準電圧に対して正確に照合された前記ラッチのバイアス
端子にアナログ・バイアス電圧を印加する。

【００６２】高速比較器は、前記端子の他方に接続され
ていて、前記カップリング手段の静電容量に実質的に等
しい静電容量を持っている平衡化手段を更に含んでいる
ようにしてもよい。

【００６３】高速比較器では、前記オート・バイアス手
段は、前記カップリング手段の出力と前記バイアス端子
との間に接続されるスイッチ兼濾波手段を含むととも
に、そのバイアス電圧が比較器の引き続く動作サイクル
中にその基準電圧に正確に照合されて保持されるよう
に、基準電圧端子に対して前記ラッチの複数の対のトラ
ンジスタの１方の入力を選択的に結合するための第３の
スイッチ手段を含んでいるようにしてもよい。

【００６４】高速比較器は、前記バイアス電圧がセット
された後、前記ラッチが引き続く動作サイクル中にアナ
ログ信号のディジタル値を正確に決定するように、入力
アナログ信号を表わしている電圧を前記ラッチの入力に
別個に印加するための入力・スイッチング手段を更に含
んでいるようにしてもよい。

【００６５】高速比較器では、前記スイッチ兼濾波手段
は、共通入力を持つとともにそれぞれの出力を持つ第１
の対の相補トランジスタを含み、前記第１の対のトラン
ジスタの共通入力は前記カップリング手段の入力に対し
て照合され、前記第１の対のトランジスタは前記クロッ
ク手段からのクロック信号によってスイッチ・オンさ
れ、前記第２の対のトランジスタは、その共通端子が引
き続くクロック信号において漸増状に上又は下に動かさ
れるように、前記クロック手段からの引き続くクロック
信号によってスイッチ・オンされるようにしてもよい。

【００６６】また、本発明は、高速比較器に関する。高
速比較器は、第１の入力、第２の入力、そして電圧にお
けるハイか又はローに動き且つスイッチング過渡状態及
び整定時間に従属する出力端子を持っている入力回路手
段と；前記回路出力端子に接続される入力を持つととも
に、出力を持っていて、該ラッチ入力が予め決められた
電圧よりも高いか又は低いかに従ってその出力をハイか
又はローに切り換えるラッチ手段と；前記ラッチ手段の
スイッチングにおける整定時間エラーを減少させるため
に、オフセット補償電圧を発生するためのオフセット補
償手段と；オフセット電圧を前記第１の入力に自動的に
印加し、前記出力端子が予め決められた電圧に近づくに
つれてそのオフセット電圧を除去するための自動補償手
段と；前記回路手段の第２の入力に累進的に減少する信
号電圧を印加するための電圧手段と；そして、クロック
信号の期間よりもはるかに長い期間を持つ整定時間にも
かかわらず、前記ラッチ手段が高速において正確に動作
するように、前記ラッチ手段及び自動補償手段を駆動す
るための一連のクロック信号を付与するタイミング兼制
御手段とを備えている。

【００６７】高速比較器では、前記入力回路手段の第２
の入力は、前記出力端子に接続される片側を持つコンデ
ンサと、該コンデンサの他の側及び前記電圧手段に接続
されるスイッチとを含み、前記スイッチは前記タイミン
グ兼制御手段によってターンオンされるようにしてもよ
い。

【００６８】また、本発明は、高速比較器に関する。高
速比較器は、電源電圧端子に接続されるそのソースを持
つとともに、入力端子に接続されるそのゲートを持って
いる第１のｐチャネル・トランジスタと；第１の端子に
おいて前記第１のｐチャネルトランジスタのドレインに
接続されるそのドレインを持つとともに、共通接続部に
接続されるそのソースを持ってい。トを接続するための
手段と；前記第２のｎチャネル・トランジスタのゲート
を前記第１の端子に接続し、そして前記第１のｎチャネ
ル・トランジスタのゲートを前記第２の端子に接続する
ための第１の手段と；前記電源端子に接続されるそのソ
ースと、前記第１の端子に接続されるそのドレインとを
持つ第３のｐチャネル・トランジスタと；前記電源端子
に接続されるそのソースを持つとともに、前記第２の端
子に接続されるそのドレインを持っている第４のｐチャ
ネル・トランジスタと；前記第３及び第４のｐチャネル
・トランジスタのゲートを一緒に接続するとともに、ク
ロックパルスを受信する第２の手段と；前記第１の端子
を出力端子に結合するための第３の手段と；前記出力端
子に接続される回路手段、前記回路手段とバイアス端子
との間に結合されるスイッチ／フィルタ・ユニットを含
むとともに、第１及び第２の相パルスを時間調整された
シーケンスにおいて前記スイッチ／フィルタ・ユニット
に印加するための手段を含み、前記第１及び第２のｐチ
ャネル・トランジスタそして前記第１及び第２のｎチャ
ネル・トランジスタのスイッチング・レベル及び感度を
所望のレベルに設定するために、バイアス電圧を前記バ
イアス端子に自動的に印加するためのバイアス手段と；
そして、各々が所定の期間を持ち、そして低い部分より
も実質的に長い高い部分を持つ非対称の方形波であるク
ロックパルスを与えるためのタイミング兼制御手段とを
備え、そこで、前記タイミング手段は各々がクロック・
パルスの高い部分の期間に等しい期間を持つ一連の相パ
ルスを発生し、クロックパルスの低い部分は、第３のｎ
チャネル・トランジスタをターンオフし、そして前記第
３及び第４のｐチャネル・トランジスタをターンオンす
る。

【００６９】高速比較器では、基準電圧に接続されてい
て、そして前記第１のｐチャネル・トランジスタの入力
端子に接続される第１のスイッチを持っている入力回路
手段を更に含み、前記第１のスイッチは、そのバイアス
電圧が基準電圧よりも僅かばかり高いか又は低いかに依
存して、前記第１及び第２のｐチャネル・トランジスタ
と前記第１及び第２のｎチャネル・トランジスタとが前
記第１及び第２の端子をハイ及びロー又はロー及びハイ
にそれぞれ迅速に駆動するように、前記タイミング兼制
御手段により作動され、前記バイアス電圧は複数のクロ
ックパルス中設定値に止どまり、そして前記スイッチ／
フィルタ・ユニットにより、アップか又はダウンに漸増
状にセット可能であるようにしてもよい。

【００７０】高速比較器では、前記第２の端子に接続さ
れていて、前記第３の手段の容量を平衡させる平衡化手
段を更に含み、前記比較器は、コモンモード・ノイズに
対する高い免疫性のために相補トランジスタにより対称
状に接続されているようにしてもよい。

【００７１】高速比較器は、電圧源に接続されていて、
時間と共に漸増状に減少する電圧を供給するためのもの
で、前記第１のｐチャネル・トランジスタの入力端子に
接続される第１の小さなコンデンサと、前記コンデンサ
の他の側及び減少する電圧源に接続される第２のスイッ
チとを持っている第２の入力回路手段と；そして、前記
電圧源からの電圧が予め決められた値以下へ下がるま
で、前記ｐチャネル及びｎチャネル・トランジスタの１
つにオフセット電圧を印加するための補償手段とを更に
備えているようにしてもよい。

【００７２】高速比較器では、前記補償手段は、前記第
１のｐチャネル・トランジスタの入力に接続される第２
のコンデンサと、前記第３の手段の出力端子と前記第２
のコンデンサの他の側との間に接続されるフィードバッ
ク手段とを含んでいるようにしてもよい。

【００７３】また、本発明は、高速比較器の関する。高
速比較器は、入力、出力及びバイアス端子を持つととも
に、前記バイアス端子上での電圧と前記入力端子での電
圧との間の差により決定されるスイッチング点を持って
いる再生ラッチと；前記入力端子を基準電圧に接続する
ためのもので、片側が前記入力端子に接続される第１の
コンデンサ、前記コンデンサの他の側と標本化されるべ
き入力信号電圧との間に接続される第２のスイッチを持
つとともに、前記コンデンサの他の側と、値において段
階状に減少する第２の電圧とに接続される第３のスイッ
チを持っている入力回路手段と；前記ラッチ出力とバイ
アス端子との間にフィードバック接続されていて、前記
基準電圧により決定されるスイッチング点に対応するバ
イアス電圧を発生するオート・バイアス手段と；そし
て、前記バイアス電圧が予め決められた値に設定されそ
して前記ラッチが低下する第２の電圧に対して連続して
応動するように所望のシーケンスにおいて、前記ラッ
チ、前記第１、第２及び第３のスイッチを駆動するため
のクロック・パルスを発生するタイミング手段とを備え
ている。

【００７４】高速比較器では、前記ラッチ入力における
整定時間を自動的に補償するためのオフセット手段を組
合せにおいて含み、前記オフセット手段はオフセット電
圧を発生するためのオフセット発生手段と、そのオフセ
ット電圧を前記ラッチに印加し、そして前記漸増状に減
少する第２の電圧が予め決められた値以下に下がるとき
に前記オフセット電圧を除去するためのフィードバック
手段とを含み、その結果、前記ラッチはそのオフセット
補償なしでよりはるかに高いサンプリング速度において
その入力電圧を正確に決定できるようにしてもよい。

【００７５】

【発明の実施の形態】第１図において、ＡＤＣアセンブ
リ１０（長方形の大きな点線内に示されている）は、バ
ス１２に接続されているアナログ信号入力と、ディジタ
ル出力信号端子１４とを含んでいる。入力バス１２には
高周波信号が印加され、そして出力端子１４では、１０
ビット・ナンバーとして示されているそのディジタル等
価値が実時間において得られる。アセンブリ１０は１６
のＡＤＣ１８（各々が点線のボックス内に示されてい
る）を含んで示されている。第１，第２，第３及び第１
６番目のＡＤＣ１８のうち、第１番目のみが詳細に示さ
れている。標準として、アセンブリ１０はＭＯＳ技術を
用いてシリコン基板上に形成され、各ＡＤＣ１８は約３
００平方ミルの面積において履行されている。例えば、
アセンブリ１０には１６のＡＤＣ１８があり、各ＡＤＣ
は１１ビット・ナンバー（Ｎ＋１）を発生するものとし
て示されている。各ＡＤＣ１８は、入力バス１２に対し
て並列に接続されそしてディジタル化される予定のアナ
ログ信号入力電圧（ＶＩＮ）が印加されるそれぞれの電
圧入力端子２０を持っている。各ＡＤＣ１８は、従来に
おいても良く知られている型式の多重（ＭＵＸ）ユニッ
ト２８（“１１−ビット １６：１ ＭＵＸ”として示
されている）の入力端子２４のそれぞれのものに接続さ
れる出力信号端子２２を持っている。ＭＵＸユニット２
８は単一の出力端子３０を持っており、そこには、個々
のＡＤＣ１８によって発生される並列で１１ビットの
“語”つまりディジタル化された信号を順に出される。
ＭＵＸ２８の出力３０には、従来技術においても周知の
加算器兼フォーマット変換器３２が接続されている。Ｍ
ＵＸ２８からの各１１−ビットの“語”は特殊な２進フ
ォーマット（Ｍ＋１）にある。フォーマット変換器３２
は、各かかる語を標準の１０−ビット（Ｎ）フォーマッ
トに変換し、そうしたディジタル値を１０ビット語とし
て、実時間において、アセンブリ１０の出力端子１４に
印加する。

【００７６】各ＡＤＣ１８は、図示のように、１６の相
Ｐ（０）〜Ｐ（１５）とクロック・パルス“ＣＫ”とを
発生するクロック兼位相タイミング・ユニット３６によ
って駆動される。各相Ｐは１つのクロック・パルスだけ
スキューされているので、タイミングユニット３６の各
完全サイクルに対しては１６の相がある。ＡＤＣ１８の
各々はユニット３６の相Ｐのすべて及びクロック・パル
スＣＫによって駆動されるが、第２のＡＤＣ１８の駆動
は第１のＡＤＣ１８の駆動に関連して１つの相Ｐだけス
キューされている。換言するに、各ＡＤＣ１８は前のＡ
ＤＣ１８に関連して１つの相だけその動作においてスキ
ューされている。かくして、１６のＡＤＣ１８は１６の
引き続く瞬間においてその入力電圧ＶＩＮをそれぞれ標
本化するように作用する。この配列はＡＤＣアセンブリ
１０の合成のサンプリング速度を１６倍だけ効果的に増
大させる。所望とするサンプリング速度並びに各ＡＤＣ
１８内での信号処理時間に依存して、一層少ない（又は
多い）ＡＤＣ１８を使用しても良い。

【００７７】各ＡＤＣ１８は、リード４１を介して単体
ビットデータをＳＡＲ４２（“１１−ビットＳＡＲ”と
して示されている）へ送るオート零比較器４０を含んで
いる。比較器４０は入力端子２０における入力電圧ＶＩ
Ｎを瞬時に標本化し、その後、ＳＡＲ４２との組合せに
おけるクロック・シーケンスにおいて、標本化された入
力電圧のディジタル値を１ビットづつ決定する。ＳＡＲ
４２はデータの３つの上位ビット（ＭＳＢ）をＤＡＣ
（“３ビットＭＳＢ ＤＡＣ”として示されている）４
４に与え、ＤＡＣ４４はアナログの“切り換えられる電
圧基準”（ＳＷＶＲ）を、フィードバックループ４６を
介して、比較器４０に供給する。同様にして、ＳＡＲ４
２は７つの下位ビット（ＬＳＢ）と１つの“オフセット
補償”ビットをＤＡＣ（“ＬＳＢ ＤＡＣ＋オフセッ
ト”として示されている）４８へ印加する。従来技術に
おいても良く知られている型式のこのＬＳＢ ＤＡＣ４
８は、そのアナログ値が７ＬＳＢ＋１オフセットビット
のディジタル値に非常に正確に対応している定電流を負
荷抵抗器ＲＬに供給する。例えば、１０００Ωで良い抵
抗器ＲＬを横切った電圧降下は、リード５０を介して、
比較器４０の入力に印加されるアナログ電圧“ＤＡ”で
ある。ここで、比較器４０は、後に記述される予定の自
動校正フィードバック配列から、フィードバック・リー
ド５２を介して、自動的に校正されたアナログ電圧基準
“ＶＲＤＡ”をＬＳＢ ＤＡＣ４８に供給する。この基
準電圧ＶＲＤＡは、その出力電流（そして抵抗器ＲＬを
横切った電圧）がマスター電圧基準（示されていない）
に正確に合わされるように、ＬＳＢＤＡＣ４８を自動的
に制御する。各ＡＤＣ１８は後で記述されるようにマス
ター電圧基準に接続されている。個々に独立している基
準電圧ＳＷＶＲ，ＤＡ及びＶＲＤＡは、後で記述される
一連のステップを通してマスター電圧基準（示されてい
ない）に対して個別に（例えば、各々がｍＶ以内で）、
自動的に且つ連続して照合される。かくして、各ＡＤＣ
１８はそれ自体の動作サイクル内で自動的に、非常に正
確にされ、そしてアセンブリ１０でのＡＤＣ１８のすべ
ての多重動作は、第１図の各ＡＤＣ１８の動作サイクル
中にタイミングユニット３６により作り出されるクロッ
ク・パルス（ＣＫ）及び相Ｐ（０）〜Ｐ（１５）によっ
て、単一のマスター電圧基準からの等しくて、自動的に
得られる精度において一緒に関連づけられる。各クロッ
ク・パルスＣＫは、“ハイ”状態６０と、“ロー”状態
６２と、そして期間６４とを持つ非対称の方形波の形態
にある。例えば、期間６４は２０ナノ秒で良い。クロッ
ク・パルスＣＫは、クロック期間６４の始めに生じる上
昇する前縁６６においてローからハイになり、そして降
下する後縁６８においてハイからローになる。１６の同
一のパルスからなる０−１５クロックパルスＣＫは図示
されているような構成にあって、その後は、１６のサイ
クルが繰り返される。クロックパルスはそれぞれの相Ｐ
（０）〜Ｐ（１５）を発生する。かくして、“０”クロ
ック・パルスＣＫの前縁６６は点線矢印付ライン７１に
より示されているように、“０”相Ｐ（０）のローから
ハイに行く上昇する前縁７０を発生し（時間において僅
かばかり変位されている）、そして“０”クロックパル
スＣＫの後縁６８は点線の矢印付ライン７３により示さ
れているように、相Ｐ（０）の降下する後縁７２を発生
する。１サイクルでの１６のクロックパルスＣＫに対し
ては１つの相Ｐ（０）のみがある。その後、別な“０”
相Ｐ（０）が発生され、そしてそのサイクルが再び始ま
る。同様にして、“１”相Ｐ（１）は、点線の矢印付き
ライン７１ａ及び７３ａによって示されているように、
“１”クロック・パルスＣＫによって発生され、かかる
動作は、相Ｐ（１５）まで繰り返される。こうした相及
びクロックパルスは各ＡＤＣ１８を駆動することにな
る。全クロック期間６４は、前に述べたオフセット補償
ビットにより、精度を犠牲にすることなく実質的に減少
（例えば、約半分）される。

【００７８】第３図には、第１図のオート零比較器４０
の好ましい実施例が詳細に示されていて、それは、入力
端子７５に信号電圧入力を持ち、端子７６に単一ディジ
ットの電圧出力を持っている平衡形再生ラッチ７４（点
線ラインのボックス内に示されている）を含んでいる。
リード４１（第１図をも参照）は端子７６に取付けられ
ている。アナログのオート・バイアス電圧（ＢＶ）は端
子７８においてラッチ７４に印加される。電圧ＢＶはラ
ッチの切り換え点を正確に制御された値に自動的に零調
整する。このラッチ７４はＰチャネル・トランジスタ８
０，９０，９６及び９８、ｎチャネル・トランジスタ８
４，８８及び９４、そしてインバータ１００及び１０２
を含んでいる。トランジスタ８０，９０，９６及び９８
のソースは正の電圧源＋ＶＤＤに結合され、そしてトラ
ンジスタ８８のソースは接地として示されている基準電
圧に結合されている。トランジスタ８０，８４及び９６
のドレインはトランジスタ９４のゲートと、インバータ
１００の入力と、そして端子８２とに結合されている。
トランジスタ９０，９４及び９８のソースはトランジス
タ８４のゲートと、インバータ１０２の入力と、そして
端子９２とに結合されている。トランジスタ８４及び９
４のドレインはトランジスタ８８のソースと、端子８６
とに結合されている。第１図のＣＫ信号は、バス（示さ
れていない）を介して、トランジスタ８８のゲートと、
インバータ８９の入力と、トランジスタ９６及び９８の
ゲートと、そして端子９９とに結合されている。インバ
ータ８９はその出力に、ＣＫＮとして示されている反転
されたＣＫ信号を発生する。インバータ１００の出力は
ラッチ７４の出力端子７６に結合されている。インバー
タ１０２の目的はインバータ１００の平衡された容量の
鏡像を与えることである。この点において、ラッチ７４
の回路素子は対称でしかも相補状にあり、そしてコモン
モード・ノイズに対する高度な免疫性を与えるように配
列されている。再生ラッチ７４が端子７６におけるその
出力電圧を“ロー”か又は“ハイ”に切り換えるのを可
能にする入力端子７５における電圧の値は、マスター電
圧基準に対する連続的照合を通した比較器４０の動作中
におけるトランジスタ９０のゲート上でのバイアス電圧
ＢＶを自動的に調整（“零化”）することにより、非常
に正確に決定される。これは後で記述されるフィードバ
ックループにより自動的に行われる。

【００７９】ラッチ７４のトランジスタ８８がターンオ
フされて、そしてトランジスタ９６及び９８が各クロッ
クパルスＣＫでもってターン・オンされると、端子８２
及び９２は電位において、供給電圧ＶＤＤへと引き上げ
られる。これは、クロック・パルスＣＫ（第２図を参
照）が降下する後縁６８に沿って高レベル６０から低レ
ベル６２へと引くときに生じる。その後、次のクロック
パルスＣＫの上昇する前縁６６において、トランジスタ
８８がターンオンし、そしてトランジスタ９６及び９８
がターンオフする。この瞬間において、もしも端子７５
における入力電圧が幾分、端子７８におけるバイアス電
圧ＢＶよりも大きいとすると、ラッチ７４は出力端子７
６における電圧を“ハイ”（ＶＤＤに実質的に等しい
値）に切り換える。これはラッチ７４の２進“１”出力
として規定される。交叉結合された端子８２及び９２に
より与えられる再生フィードバックのために、スイッチ
ングは高速（例えば、数ナノ秒）において行われる。同
様にして、もしも端子７５における入力電圧がバイアス
電圧ＢＶよりも低いならば、ラッチ７４は出力端子７６
上における電圧を“ロー”つまり接地へ切り換える。こ
れは２進“０”として規定される。

【００８０】ラッチ７４の好ましい実施例において、イ
ンバータ１００はＶＤＤ／２よりも僅かばかり低い閾値
電圧を持つように選ばれる。これは、ＣＫがハイになっ
てから、端子８２及び９２が共に約ＶＤＤ／２に降下す
る直後に“０”から“１”に切り換わらないことによっ
て、端子７６における出力電圧が“０”にあるときにお
ける出力端子７６での電圧スパイクを制限する。仮り
に、入力端子７５がバイアス端子７８よりも一層の負に
あるために、端子８２が高レベルに止どまろうとしてい
るとしてさえ、それは瞬間的にＶｄｄ／２へ下がる。イ
ンバータ１００の閾値電圧をＶＤＤ／２よりも僅かばか
り低く設定することにより、端子７６において“１”に
向う電圧スパイクは、その状態が“０”に止どまろうと
するときに阻止される。

【００８１】第３(Ａ)図には、ラッチ７４の入力端子７
５における入力電圧（水平軸）を、端子７６におけるス
イッチング出力電圧（垂直軸）に対して関係づけている
電圧図が示されている。オート・バイアス電圧ＢＶ（一
点鎖線の垂直ライン１０８として示されている）は後で
記述されるオートバイアス・フィードバック・ループに
より確立される。実線の垂直ライン１１０は、ラッチ７
４がそこで切り換わる電圧（ＶＳＣ）を示している。電
圧ＶＳＣはバイアス電圧ＢＶの値を調整することにより
基準電圧に実質的に等しいように確立される。ライン１
０８でのバイアス電圧ＢＶとライン１１０でのスイッチ
ング電圧ＶＳＣとの間で、１０９により示されている、
“オフセット”差分電圧は、所定のラッチ７４でのトラ
ンジスタの特性における小さな差を補償し、そしてオー
トバイアス・フィードバックループの作用により自動的
に決定される。このオフセット電圧はラッチ７４ごとに
異なっているが、スイッチング電圧ＶＳＣはすべてのラ
ッチにおいて同じである。この切り換え電圧ＶＳＣより
僅かばかり低い端子７５における入力電圧に対して、ラ
ッチ７４は出力を“ロー”に切り換え、そして切り換え
電圧ＶＳＣ以上の電圧に対して、ラッチは“ハイ”に切
り換わる。スイッチングの感度は示されているように１
ｍＶ以内である。ライン１０８に沿ったオート・バイア
ス電圧ＢＶの正確に決定された、すなわち、“セットさ
れた”値の不在においては、再度ラッチ７４におけるト
ランジスタの閾値電圧での僅かな変動のために、ラッチ
は垂直のダッシュ・ライン１１１により示されている低
いスイッチング電圧を持つか、又は垂直のダッシュ・ラ
イン１１２により示されている高いスイッチング電圧を
持つことができる。この変動は１つのラッチ７４から別
なラッチにおいて５０〜１００ｍＶ程度にあるのが良
く、さもなければ、第１図に示されているようなＡＤＣ
１８のアセンブリでの１つの比較器４０から別な比較器
でのスイッチング電圧における必要な精度を壊すことに
なる。ライン１０８におけるバイアス電圧ＢＶとライン
１１０におけるスイッチング電圧ＶＳＣとの間でのオフ
セット差分電圧１０９は、ライン１１１における低い電
圧からライン１１２における高い電圧までの１１３で示
されるレンジ内に横たわっている。前にも述べたよう
に、１つの比較器４０におけるラッチ７４に対するバイ
アス電圧ＢＶは、多重セルＡＤＣアセンブリ１０での別
な比較器４０におけるラッチ７４に対して別個に決定さ
れるバイアス電圧ＢＶと完全に同じでなくても良い。こ
れに対する理由の中には、アセンブリ１０での多重ＡＤ
Ｃ１８のそれぞれのラッチ７４に対する入力オフセット
電圧における寄生容量性カップリング及び差が含まれ
る。しかしながら、所定のＡＤＣ１８の各比較器４０の
オート零調整作用は、第３(Ａ)図に示されているスイッ
チング精度及び感度を与えるために、それによって見ら
れるオフセット効果を有効に補償するバイアス電圧ＢＶ
のそれ自体の値を決定する。

【００８２】第３図において、出力端子７６でのラッチ
７４からの出力電圧は伝送ゲート１１４（スイッチ１１
４、又はオン・オフ・スイッチ１１４としても記述され
ている）の片側に接続されている。スイッチ１１４はク
ロック・パルスＣＫ及び反転されたクロック・パルスＣ
ＫＮによって制御され、パルスＣＫＮはインバータ８９
の出力から得られる。“オン”にあるときのオン・オフ
スイッチ１１４は出力端子７６における電圧をラッチ１
１６の入力に印加する。ラッチ１１６は図示されている
ように背中合せに接続された第１のインバータ１１６ａ
及び第２のインバータ１１６ｂを含んでいる。このラッ
チ１１６は、スイッチ１１４がターンオフした後のその
電流状態を保有する。ラッチ１１６は、リード１１７を
介して、それが保持している電圧レベルを電圧インバー
タ・リミッタ１１８（ダッシュ−ライン・ボックス内で
示され且つ周知の型式である）の入力に印加する。イン
バータ・リミッタ１１８はＰチャネル・トランジスタ１
１８ａを含み、そのソースは電圧ＶＺＨに接続されてい
る。トランジスタ１１８ａ及び１１８ｂのドレインは１
１９での端子に接続されている。トランジスタ１１８ｂ
のソースは“低”基準電圧（ＶＺＬ）に接続されてい
る。トランジスタ１１８ａ及び１１８ｂのゲートは入力
リード１１７に接続されている。リード１１７上での電
圧が“ハイ”の場合、インバータ・リミッタ１１８はマ
スター電圧基準から終局的に得られるＶＺＬをその出力
端子１１９に印加し、そしてリード１１７上での電圧が
“ロー”である場合、インバータ・リミッタ１１８は同
様にして得られる。“高”電圧（ＶＺＨ）を出力端子１
１９に印加する。出力端子１１９における“ロー”から
“ハイ”への揺動は、電圧“ＶＺＬ”及び“ＶＺＨ”を
選ぶことによって、好都合に決定される。例えば、もし
もインバータ・リミッタ１１８への入力におけるリード
１１７上の電圧が０から＋５Ｖへ（ローからハイへ）揺
動するならば、出力端子１１９における電圧は、ＶＺＨ
＝＋３Ｖ及びＶＺＬ＝＋２Ｖでもって、＋３Ｖから＋２
Ｖ、つまりハイからローへと揺動される。端子１１９上
での電圧は特別に構成された低域、コンデンサ切換型フ
ィルタ・ユニット１２０に印加される。

【００８３】スイッチ／フィルタ１２０は、ｎチャネル
・トランジスタ１２２，１２４及び１４２、ｐチャネル
・トランジスタ１２８，１３０及び１４０、インバータ
１３２及び１３４、そしてコンデンサ１３６，１３８，
１４４及び１４６を含んでいる。トランジスタ１４０の
ドレイン及びソースと、コンデンサ１４４の第１の端子
とは、電圧源ＶＤＤに接続されている。トランジスタ１
４２のドレイン及びソース、そしてコンデンサ１３６，
１３８及び１４６の第１の端子は接地電位に結合されて
いる。トランジスタ１２２及び１２８のドレインは端子
１１９に結合されている。トランジスタ１２２のソース
はトランジスタ１２４のドレインと、コンデンサ１３６
の第２の端子とに結合されている。トランジスタ１２８
のソースは、トランジスタ１３０のドレインと、コンデ
ンサ１３８の第２の端子とに結合されている。トランジ
スタ１２４及び１３０のソースはコンデンサ１４４及び
１４６の第２の端子と、トランジスタ１４０及び１４２
のゲートと、そして端子１２６とに結合されている。端
子１２６は導体１４８を介して端子７８に結合されてい
る。相Ｐ（２）はインバータ１３２の入力に結合され、
その出力はトランジスタ１２８のゲートに結合されてい
る。相Ｐ（３）はインバータ１３４の入力に結合され、
その出力はトランジスタ１３０のゲートに結合されてい
る。

【００８４】コンデンサ１３６は分離せる回路素子では
なくて、組合せでの空乏容量、トランジスタ１２２のゲ
ート対ソース静電容量、そしてトランジスタ１２４のゲ
ート対ドレイン静電容量を表わしている。同じことはコ
ンデンサ１３８、トランジスタ１２８及び１３０に対し
ても当てはまる。こうしたコンデンサは、例えば約５ｆ
Ｆのように各々非常に小さく、実質的に互いに等しい。
相Ｐ（２）又はＰ（３）の不在において、トランジスタ
１２２，１２４及びトランジスタ１２８及び１３０は開
放スイッチの状態にある。標準として、分離せる回路素
子でないコンデンサ１４４はトランジスタ１４０のゲー
ト対ドレイン・ソース静電容量を表わしている。同様に
して、コンデンサ１４６はトランジスタ１４２の同じ静
電容量を表わしている。コンデンサ１４４及び１４６の
各々は例えば約２．５ｐＦの値を持ち、それはコンデン
サ１３６又は１３８のいづれよりもはるかに大きい。結
節１２６上での電圧は、接地とＶＤＤとの間で上又は下
に動くことができるが、通常では、ＶＤＤのほぼ半分
（例えば、５Ｖの半分）に設定されている。トランジス
タ１２２及び１２８は相補状にあるので、それらが相Ｐ
（２）及びＰ（２）Ｎ（インバータ１３２の出力）によ
りスイッチ・オンされる場合、それらはそれぞれのコン
デンサ１３６及び１３８を、その時の端子１１９にあ
る。“ハイ”又は“ロー”電圧（例えば、電圧ＶＺＨ又
はＶＺＬ）へと実質的に等しく且つ対称に充電する。ト
ランジスタ１２２及び１２８のスイッチング“オフ”に
より行われるコンデンサ１３６及び１３８を充電すると
きでの何等かのエラーは自己解消される。例えば、コン
デンサ１３６はあるべき値よりも僅かばかり低く充電さ
れたままに残されるが、コンデンサ１３８は僅かばばか
り高く充電されたままに残され、その逆の状態も成立す
る。その後、トランジスタ１２４及び１３０が相Ｐ
（３）及びＰ（３）Ｎによりターンオンされた場合（ト
ランジスタ１２２及び１２８がオフの後）、コンデンサ
１３６及び１３８上での電荷は端子１２６に印加され
る。その結果、コンデンサ１４４及び１４６の大きな値
のために、端子１２６は電圧において非常に小さな量だ
け上方又は下方に移動する。それらは各々、コンデンサ
１３６又は１３８よりも約５００倍程大きい。かくし
て、端子１２６上での電圧は、各クロックパルスＣＫで
もって、端子１１９において高く又は低く連続して切り
換えられつつあるディジタル電圧に応答して反復される
相Ｐ（２）及びＰ（３）上で連続して調整される高度に
濾波されるアナログ電圧である。比較器４０が初め多く
のサイクル（非常に短い時間）にわたって動作した後、
端子１２６におけるアナログ電圧は所望の値に漸近し、
その後、“自動零調整された”バイアス電圧ＢＶとな
る。この電圧ＢＶは、リード１４８を介して、ラッチ７
４のバイアス端子７８に印加される。勿論、相Ｐ（３）
上で端子１２６に設定されるバイアス電圧は、スイッチ
／フィルタ・ユニット１２０のトランジスタ１２２，１
２８の及びトランジスタ１２４，１３０の逐次状オン−
オフ・スイッチングにより、影響を受けず、そして比較
器４０の各全動作サイクルの残りの相Ｐ（４）〜Ｐ（１
５）を通して不変のままに残される（入力端子７８にお
ける所望のアナログ・バイアス電圧ＢＶとして）。

【００８５】第３図において、リード５２上における自
動校正基準電圧ＶＲＤＡ（第１図も参照）は以下のよう
に得られる。また、スイッチ１１４及びラッチ１１６を
通して再生ラッチ７４の出力にはリード１５０が接続さ
れている。リード１５０は低域、コンデンサ切換え型フ
ィルタ１５４の入力端子に接続されている。このスイッ
チ／フィルタ１５４は前に記述されたスイッチ／フィル
タ１２０に実質的に同じである。スイッチ／フィルタ１
５４は出力端子１５６（端子１２６と類似）を有し、そ
して示されているように、相Ｐ（３）及びＰ（４）によ
りシーケンスにおいてターン・オン及びオフされる。出
力端子１５６での電圧は、後で記述されるように、比較
器４０の作用によりマスター電圧基準に対して照合され
るアナログ電圧である。端子１５６におけるアナログ電
圧は、従来技術において周知のソース／フォロワ１５８
に印加される。ソース／フォロワ１５８は２つのｐチャ
ネル・トランジスタ１５８ａ及び１５８ｂを含み、それ
らトランジスタのソース及びドレインは、示されている
ように、電圧源ＶＤＤと接地との間で直列に接続されて
いる。トランジスタ１５８ａのゲートは端子１５６に接
続され、そしてトランジスタ１５８ｂのゲートは電圧Ｖ
ＲＥＦに接続されている。トランジスタ１５８ｂのドレ
インは、トランジスタ１５８ａのソースと、リード５２
に接続された端子１５９とに結合されている。端子１５
９での電圧は、リード５２を介して第１図でのＬＳＢ
ＤＡＣ４８に印加されるアナログ基準電圧ＶＲＤＡであ
る。

【００８６】第３図において、ラッチ７４の入力端子７
５は特別に構成された相互接続回路１６０に接続され、
回路１６０は比較器４０の一部を含んでいる。回路１６
０は、後で詳述されるように、種々な入力電圧を、所望
のシーケンスにおいて、ラッチ７４の入力端子７５に印
加する。回路１６０は、各々が第１及び第２の制御端
子、入力端子及び出力端子を持っている第１、第２及び
第３の伝送ゲート（スイッチ）１６４，１７４及び１７
６と、そしてコンデンサＣ１及びＣ２とを含んでいる。
スイッチ１６４はその制御端子に結合される信号“ＰＳ
ＭＰ”及びＰＳＭＰＮ（ＰＳＭＰのコンプリメント）を
持っている。同様にして、信号“ＰＶＩ”，“ＰＶＩ
Ｎ”，“ＰＶＲ”及び“ＰＶＲＮ”はスイッチ１７４及
び１７６の制御端子にそれぞれ結合されている。マスタ
ー電圧基準に対して照合される基準電圧ＶＲＥＦは端子
１６６と、スイッチ１６４の入力とに結合されている。
ＶＲＥＦは例えば２．５Ｖであり、マスター電圧基準は
５．０Ｖであって、非常に正確である。ＶＤＤは５Ｖで
ある。スイッチ１７４の入力は入力端子２０（第１図を
も参照）に結合され、そこには、アナログ信号ＶＩＮが
印加される。ＭＳＢ ＤＡＣ４４（第１図）からリード
４６を介して得られる切換え基準電圧（ＳＷＶＲ）はス
イッチ１７６の入力に結合されている端子１７８に印加
される。アナログ電圧ＤＡはＣ２の第１の端子に接続さ
れた端子１８０に結合されている。スイッチ１７４及び
１７６の出力はＣ１の第１の端子に結合されている。Ｃ
１及びＣ２の第２の端子はスイッチ１６４の出力と、ラ
ッチ７４の入力端子７５とに結合されている。

【００８７】第４図において、論理回路１９０は２入力
ＮＯＲゲート１９２と、インバータ１９４，１９５，１
９６及び１９９と、そして伝送ゲート１９８とを含んで
いる。ＮＯＲゲート１９２の第１及び第２の入力は相信
号Ｐ（０）及びＰ（３）にそれぞれ結合されている。Ｎ
ＯＲゲート１９２の出力はインバータ１９４の入力に結
合され、その出力はインバータ１９５及び伝送ゲート１
９８（オンにバイアス）の入力に結合されている。イン
バータ１９５の出力はインバータ１９６の入力に結合さ
れ、その出力には、信号ＰＳＭＰが発生される。伝送ゲ
ート１９８の出力はインバータ１９９の入力に結合さ
れ、その出力には、信号ＰＳＭＰＮ（ＰＳＭＰのコンプ
リメント）が発生される。回路１９０は信号ＰＳＭＰ及
びＰＳＭＰＮを発生し、それはそうした２つの出力信号
間に何の遅延もなく行われる。これはインバータ１９５
と本質的に同じ遅延時間を持つ伝送ゲート１９８を選ぶ
ことによって達成される。

【００８８】第４(Ｂ)図において、交叉結合型論理回路
２００は第１のＮＯＲゲート２０２を含み、ゲート２０
２はＰ（３）の印加される上部入力端子２０３と、下部
入力端子２０４とを持っている。ＮＯＲゲート２０２の
出力は、第１のインバータ２０６及び第２のインバータ
２０８を通して、第１の出力端子２１０に直列に接続さ
れ、出力端子２１０には信号ＰＶＲが発生される。第２
の出力端子２１２はリード２１１を介して第１のインバ
ータ２０６の出力に接続されており、出力端子２１２に
は、信号ＰＶＲＮ（ＰＶＲのコンプリメント）が発生さ
れる。更に、回路２００は第２の“ＮＯＲ”ゲート２１
４を含み、ＮＯＲゲート２１４はＰ（４）の印加される
下部入力端子２１５と、上部入力端子２１６とを持って
いる。ＮＯＲゲート２１４の出力は第３のインバータ２
１８及び第４のインバータ２２０を直列に通して第３の
出力端子２２２に通じている。信号ＰＶＩは端子２２２
に発生される。第４の出力端子２２４はリード２２３を
介して第３のインバータ２１８の出力に接続され、出力
端子２２４には信号ＰＶＩＮ（ＰＶＩのコンプリメン
ト）が発生される。第３の出力端子２２２は、リード２
２６を介して、第１のＮＯＲゲート２０２の入力端子２
０４に交叉接続されている。同様にして、第２の出力端
子２１０は、リード２２８を介して、第２のＮＯＲゲー
ト２１４の入力端子２１６に交叉接続されている。相Ｐ
（３）が第１のＮＯＲゲート２０２の端子２０３に印加
されると、第２のＮＯＲゲート２１４の端子２１０から
端子２１６への接続は信号ＰＶＩを端子２２２に作り出
す。その後、この回路は、相Ｐ（４）まで、この状態に
ラッチし続ける。信号ＰＶＩ及びＰＶＩＮはスイッチ１
７４をターンオンさせる極性を有している（第３図参
照）。しかしながら、信号ＰＶＲ及びＰＶＲＮは示され
ているものから負の極性において端子２１０及び２１２
に相継いで現われる。このように、それらは、それらが
印加される伝送ゲートつまりスイッチ１７６を動作させ
ない。後で、相Ｐ（４）が第２のＮＯＲゲート２１４の
端子２１５に印加されると、信号ＰＶＩ及びＰＶＩＮは
極性において反転され（そして、もはやスイッチ１７４
をオンに保持しない）、をして信号ＰＶＲ（眞）及びＰ
ＶＲＮ（コンプリメント）は適切な極性でもって端子２
１０及び２１２に現われる。その後、これらはスイッチ
１７６をターンオンさせる。相Ｐ（３）及びＰ（４）、
第４(Ａ)図の信号ＰＳＭＰ（及びコンプリメントＰＳＭ
ＰＮ）に関連した信号ＰＶＩ（及びコンプリメントＰＶ
ＩＮ）のタイミングについては以下に記述する。

【００８９】第４(Ｃ)図には、３つのパルス“ＣＫ
２”，“ＣＫ３”及び“ＣＫ４”をして信号Ｐ（３），
Ｐ（４），ＰＳＭＰ及びＰＶＩを持つクロック・パルス
（ＣＫ）が示されている。上昇する縁部６６におけるク
ロック・パルスＣＫはダッシュの矢印付ライン７１（第
２図をも参照）により示されているような相信号Ｐ
（３）を発生する。また、相Ｐ（３）は信号ＰＳＭＰ
（第４(Ａ)図）及び信号ＰＶＩ（第４(Ｂ)図）を発生す
る。簡素化のために、コンプリメントＰＳＭＰＮ及びＰ
ＶＩＮは第４(Ｃ)図に示されていない。相Ｐ（３）が信
号ＰＶＩをターンオンすると（実線での矢印付ライン２
３０によって示されているように）、それは又、ＰＳＭ
Ｐをターンオンする（矢印付ライン２３１によって示さ
れているように）。信号ＰＶＩは、論理回路２００の交
叉結合（第４(Ｂ)図）のために、Ｐ（３）がターンオフ
してから、相Ｐ（４）がオンになるまで、オンに止どま
る。信号ＰＶＩのターンオフは、相Ｐ（４）の始まりか
ら矢印付実線２３２により第４(Ｃ)図に示されている。
かくして、ＰＶＩの期間は２３６において示されている
ようにＰＳＭＰの期間よりも長い。ここで、ＰＳＭＰの
信号はライン２３７により示されているように相Ｐ
（３）によりターンオフされる。ＰＶＩがオンにある余
分な期間は、クロック・パルスＣＫ３が低いレベル６２
にある時間に本質的に等しい。ＰＶＩに対するこの余分
な時間の重要性については後で記述されよう。

【００９０】第３図において、端子７５（Ｔ７５）にお
ける電圧は、Ｃ１，Ｃ２，電圧ＶＲＥＦ，ＶＩＮ，ＳＷ
ＶＲ及びＤＡによって決定される。それは次の如く、式
（１）によって表わされる。つまり、Ｖ（Ｔ７５）＝Ｖ
ＲＥＦ＋（ＳＷＶＲ−ＶＩＮ）×［Ｃ１／（Ｃ１＋Ｃ
２）］＋ＤＡ×［Ｃ２／（Ｃ１＋Ｃ２）］。かくして、
端子７５における電圧は（ＳＷＶＲ＋ＤＡ）とＶＩＮと
の間での差に応動する。コンデンサＣ１及びＣ２の品質
における小さな変動の影響は、再生ラッチ７４からリー
ド５２を介してＬＳＢ ＤＡＣ４８へと通じ、そしてリ
ード５０を介してＤＡ端子１８０に戻っている自動校正
ループにおいて補償される。式（１）において与えられ
るＣ１とＣ２との比は、Ｇ×（Ｃ２／（１＋Ｃ２））＝
Ｃ１／（Ｃ１＋Ｃ２）であるように自動校正ループの有
効利得“Ｇ”を自動的に設定することにより、等しくさ
れる。また、コンデンサＣ１及びＣ２の長期熱ドリフト
は自動校正ループによって補償される。それ故、コンデ
ンサＣ１及びＣ２上における主な要件は、それらが電圧
ＳＷＶＲ及びＤＡの線形和を形成することである。

【００９１】端子７５における電圧は、実際に再生ラッ
チ７４が所定のクロック計数において“ロー”か又は
“ハイ”に切り換わるのを可能にするものなので、とり
わけ、端子７５が２次の寄生効果から自由であることが
必要である。かくして、端子７５は、端子７５がスイッ
チ１７４によりＶＩＮ端子２０から切り離される少し前
に、スイッチ１６４によりＶＲＥＦ端子１６６から切り
離されることが重要である。これは、第４(Ａ)図、第４
(Ｂ)図及び第４(Ｃ)図に関連して前にも記述したよう
に、信号ＰＳＭＰ及びＰＶＩ（及びそれらのコンプリメ
ント）のタイミングによって達成される。端子７５にお
けるＲＣ時定数による全整定時間は相Ｐ（０）により開
始されるオート・バイアス・サイクル中に対して許され
ることが必要である。かくして、相Ｐ（０）と、相Ｐ
（１）の付加的時間とは自動−零調整のために許され
る。自動校正は相Ｐ（２）中に対して与えられ、そして
入力電圧ＶＩＮのサンプリングは相Ｐ（３）上で開始さ
れる。

【００９２】第５図には、第１図のＳＡＲ４２の好まし
い実施例が示されており、それは、データの１０ビット
と１つのオフセット・ビットとに対応する位置“１０”
〜“０”からなる１１の本質的に同一の回路を含んでい
る。便宜上、図面の右側には位置１０〜４が示され、左
側には位置３〜０が示されている。位置“１０”はＳＡ
Ｒ４２での最上位ビットに対応し、そして位置“０”は
最下位ビットに対応している。位置“３”は“オフセッ
ト”ビットに対応している。便宜上、第５(Ａ)図に示さ
れている表はそうしたビット位置を概略し、そして第５
図に示されているそれぞれの位置で表示されているよう
な対応する出力“Ｄ（９）”〜“Ｄ（０）”を与えてい
る。

【００９３】第５図において、ＳＡＲ４２の位置１０は
第１の“ＮＡＮＤ”ゲート２５０を含み、ゲート２５０
は、第２の“ＮＡＮＤ”ゲート２５４の入力２５３に交
叉接続される端子２５２に出力を持ち、端子２５６にお
けるその出力はインバータ２５８の入力に接続され、そ
の出力はＤ（９）となっている。端子２５６は第１のＮ
ＡＮＤゲート２５０の第１の入力２６０に戻されてい
る。第１のＮＡＮＤゲート２５０の第２の入力２６２が
インバータ２６６の出力からリード２６４を介してロー
に駆動されると、インバータ２６６の入力はＰ（４）に
結合され且つＰ（４）により制御される。その結果、端
子２５２における第１のＮＡＮＤゲート２５０の出力は
ハイになり、そして第２のＮＡＮＤゲート２５４の端子
２５６における出力はローになる。この“ロー”は、端
子２５２でのその出力が“ハイ”にラッチされそして端
子２５６がローに保持されるように、第１のＮＡＮＤゲ
ート２５０の入力２６０に戻される。そこで、インバー
タ２５８は、ＳＡＲ４２の位置１０における２進“１”
に等価なハイ信号をその出力Ｄ（９）に印加する。第２
のＮＡＮＤゲート２５４は、相Ｐ（０）へ入力端子によ
り結合され且つ相Ｐ（０）によって制御されるインバー
タ２７２の出力に接続されているバス２７０（垂直に引
かれている）に接続される第２の入力端子２６８を持っ
ている。相Ｐ（０）が生じると、バス２７０はローにな
り、そして第２のＮＡＮＤゲート２５４は、端子２５６
におけるその出力がハイになるように作動される。この
“ハイ”は、端子２５２におけるその出力が“ロー”に
なり、その回路をこの交互させる状態にラッチするよう
に、第１のＮＡＮＤゲート２５０に戻される。ここで、
Ｄ（９）における出力は２進“０”に等価な“ロー”に
ある。第２のＮＡＮＤゲート２５４はＮＡＮＤゲート２
７４の出力に接続される第３の入力端子２７２を持って
いる。このＮＡＮＤゲート２７４の第１の入力２７５
は、比較器４０（第１図及び第３図をも参照）の単体の
ディジット出力をＳＡＲ４２に印加するリード４１に接
続されている。ＮＡＮＤゲート２７４の第２の入力端子
２７６は、相Ｐ（５）に結合され且つ相Ｐ（５）により
作動されるリード２７８に接続されている。ＮＡＮＤゲ
ート２７４の入力端子２７５及び２７６が共に、“ハ
イ”に駆動される場合、ＮＡＮＤゲート２７４は第２の
ＮＡＮＤゲート２５４の第３の入力端子２７２を“ロ
ー”にする。これは端子２５６を“ハイ”にセットし、
そして端子２５２を“ロー”にセットして、それらをそ
の状態に残す。そこで、出力Ｄ（９）はロー（２進
“０”）になる。他方、もしも、リード４１でのレベル
が比較器４０からの２進“１”を表わしている“ロー”
であったとすると、端子２５６は相Ｐ（５）の発生に際
して“ロー”に残され、そしてＤ（９）における出力は
ハイ（２進“１”）に置かれる。また、端子２５０はｎ
チャネル・トランジスタ２８０のゲートに接続されてい
て、そのソースは接地されている。トランジスタ２８０
のドレインは第２のｎチャネル・トランジスタ２８２の
ソースに接続され、そのドレインは、ＶＤＤに接続され
た高インピーダンス負荷（示されていない）に接続され
ている。トランジスタ２８２のゲートは後で記述される
バス２８４に接続されている。トランジスタ２８０が無
効、つまり、オフにバイアスされると、トランジスタ２
８２のドレインは“ハイ”（ＶＤＤに近い）になる。ト
ランジスタ２８２及び２８４が共に有効、つまり、オン
にバイアスされると、トランジスタ２８２のドレインは
ロー（接地電位に近い）に止どまる。トランジスタ２８
０のゲートは、端子２５６がローであるとき、ローに保
持され、かくして、トランジスタ２８０はオフに保持さ
れる。第２のトランジスタ２８２のドレインは、出力端
子ＭＤ（９）に２進“０”を与えるために、ハイに引か
れる。他方、もしもトランジスタ２８０がハイに保持さ
れているそのゲートによって有効にされるならば、第２
のトランジスタ２８２のドレインは、バス２８４及び相
Ｐ（１５）に結合されているそのゲートがハイになると
きに、ローになる。これは、出力ＭＤ（９）に、２進
“０”を与える。図からも見られるように、トランジス
タ２８２のゲートはＳＡＲ４２の位置“１０”〜“０”
のすべてに共通にあるバス２８４に接続されている。こ
のバス２８４は、“オン”のときに、ＳＡＲ４２にある
１１の２進信号ＭＤ（９）〜ＭＤ（０）のすべてを出力
する相Ｐ（１５）によって制御される。位置“０”のＭ
Ｄ（０）における信号は、バス４１がローになって、レ
ジスタ位置“０”におけるｎチャネル・トランジスタ２
８０をオフ状態に保持するときにのみ、２進“０”とし
て出力される。ＳＡＲ４２からのこうした１１の２進ビ
ットは、第１図に示されているように、ＡＤＣ１８から
出力端子２２へと並列に印加され、それから、ＭＵＸユ
ニット２８に印加される。そうした１１の２進ビット
は、標準でない２進フォーマットにあるけれども、入力
端子２０で標本化されたアナログ信号電圧の正確なディ
ジタル表示である。それらはＭＵＸユニット２８により
フォーマット変換器ユニット３２（周知）へ印加され、
そこでは、１０のＭＳＭ及びＬＳＢビットが１つのオフ
セットビットに付加され、そしてそれらは標準の２進フ
ォーマット（１０ビット）に変換される。

【００９４】位置９は位置１０に関連して記述されたも
のと同一の素子を含んでいる。勿論、位置９は、位置１
０を作動するために使用される相Ｐ（４）及びＰ（５）
に代って示されているように、相Ｐ（５）及びＰ（６）
によって作動される。位置８に対して、そのＮＡＮＤゲ
ート２９０はバス２７０に接続された入力端子２９２を
持っている。かくして、相Ｐ（０）が生じ、そしてバス
２７０が低くなると、位置８における出力Ｄ（７）はハ
イ（２進“１”）になる。ＮＡＮＤゲート２９０の上部
入力端子２９４は、反転された相Ｐ（６）信号を受信す
るために、インバータ２９６（インバータ２６６のよう
な他のインバータに同一）を通して接続される。相Ｐ
（６）が生じる場合、位置８の出力Ｄ（１）は２進
“０”にセットされる。位置８のＮＡＮＤゲート２９８
は、図示のように、相Ｐ（２）信号を受信するようにイ
ンバータ３０４を通して接続されているバス３０２に結
合された入力端子３００を持っている。相Ｐ（２）が生
じると、位置８の出力Ｄ（７）は２進“０”にセットさ
れる。位置７のＮＡＮＤゲート３０６はバス３１０に接
続される入力端子３０７を持っている。相Ｐ（２）が生
じると、位置７の出力Ｄ（６）は２進“１”にセットさ
れる。同様にして、位置６，５及び４はバス３０２に接
続され、そして相Ｐ（２）により２進“１”にセットさ
れる。位置７のＮＡＮＤゲート３０８は、バス３１０に
接続される入力端子３０９を持ち、バス３１０はＮＯＲ
ゲート３１２の出力に接続されている。ＮＯＲゲート３
１２の入力端子３１４は相Ｐ（０）を受けるように適合
され、そしてＮＯＲゲート３１２の入力端子３１６は相
Ｐ（３）を受けるように適合されている。かくして、相
Ｐ（０）か又はＰ（３）のいづれかがＮＯＲゲート３１
２に印加されると、バス３１０はローになり、そして位
置７に２進“０”をセットする。同様にして、位置６，
５及び４はバス３０２に接続されるので、それらは相Ｐ
（０）及びＰ（３）によって２進“０”にセットされ
る。位置３のＮＡＮＤゲート３１８は、相Ｐ（４）信号
の反転を受けるために、インバータ３２２を通して接続
される入力端子３２０を持っている。位置３のＮＡＮＤ
ゲート３２４はＮＯＲゲート３２８の出力に接続される
入力端子３２６を持ち、ＮＯＲゲート３２８の２つの入
力は、図示のように、相Ｐ（０）及びＰ（９）を受ける
ように適合されている。かくして、相Ｐ（０）又は相Ｐ
（９）のいづれかが現われる場合、位置３における出力
Ｄ（３）は２進“０”にセットされる。相Ｐ（４）が生
じると、位置３は、相Ｐ（０）による位置８への２進
“１”の設定に類似した仕方において、２進“１”にセ
ットされる。

【００９５】以上では、位置１０の交叉結合されたＮＡ
ＮＤゲート２５０及び２５４のセット及びリセット動作
が第５図を参照して詳細に記述された。ＳＡＲ４２の他
の位置“９”〜“０”における交叉結合されたＮＡＮＤ
ゲートのセット及び／又はリセット動作は同様な態様に
おいて生じる。ＳＡＲ４２での各種素子に対する相Ｐ
（０）〜Ｐ（１５）（但し、Ｐ（１）は使用されてな
い）の適用は示されている通りである。

【００９６】第６図は、第１図のＭＳＢ ＤＡＣ４４の
好ましい実施例を示し、そこには、３つの上位ビット
（ＭＳＢ）ディジットＤ（９），Ｄ（８）及びＤ（７）
（第５図及び第５(Ａ)図を参照）の入力２進コードと、
８つの復号された値とが示されている。かくして、入力
信号の２進値“１１１”に対して、ＳＡＲ４２からは、
第１のＮＡＮＤゲート３３０（第６図）に印加される出
力Ｄ（９），Ｄ（８）及びＤ（７）が得られる。ゲート
３３０の出力は、出力信号“Ｔ７”をインバータ３３２
の出力において得るために、第１のインバータ３３２に
印加される。第１のインバータ３３２の出力は第２のイ
ンバータ３３４の入力に印加され、第２のインバータ３
３４の出力には信号“Ｔ７Ｎ”（Ｔ７のコンプリメン
ト）が発生される。

【００９７】また、第６図には、出力Ｄ（９），Ｄ
（８）及びＤ（７）の２進符号“１１０”〜“０００”
にそれぞれ対応した７つの同一回路が含まれている。こ
うした回路は信号“Ｔ６”（及び、そのコンプリメント
Ｔ６Ｎ）〜“Ｔ０”及び“Ｔ０Ｎ”をそれぞれ作り出
す。同様にして、信号“Ｔ６”，“Ｔ６Ｎ”〜“Ｔ０”
及び“Ｔ０Ｎ”は、各々が示されているようにタップＶ
Ｒ（６）〜ＶＲ（０）の対応するものに接続されている
一連の７つのスイッチ（スイッチ３３６に同一）に結合
されている。信号Ｔ７及びＴ７Ｎは第１の伝送ゲート
（スイッチ）３３６の制御端子に印加される。端子３３
８におけるスイッチ３３６の入力は精密抵抗器による分
圧器（示されていない）のタップＶＲ（７）に接続され
ている。タップＶＲ（７）〜ＶＲ（０）は各々、互いか
ら電圧において等しく分離されている。第８番目のタッ
プ（示されていない）は示されていないマスター電圧基
準に接続されている。かくして、タップＶＲ（７）はマ
スター電圧基準の７／８を示し、２進“００１”に対応
するタップＶＲ（１）はその値の１／８にある。スイッ
チ３３６と、それと同様の７つの他のスイッチ（参照数
字なし）とは、リード４６となるバス３４０に接続され
ている。リード４６は比較器４０の入力端子１７８（第
３図をも参照）に対してスイッチング基準電圧ＳＷＶＲ
を印加する。例として、マスター電圧基準は正確に５Ｖ
であり、かくして、タップＶＲ（１）はこの値の１／８
である。結果的に、ＭＳＢ ＤＡＣ４４は、ＳＡＲ４２
の位置１０，９及び８の２進ビットを、電圧ＳＷＶＲ
（マスター電圧基準に対して正確に照合されている）に
よって表わされるそれらのアナログ等価値へと変換す
る。同様にして、ＬＳＢ ＤＡＣ変換器４８（第１図）
はＳＡＲ４２の位置“７”〜“０”の２進ビットを、ア
ナログ電圧ＤＡとしてそれらのアナログ等価値へと変換
する。次いで、マスター電圧基準に対するこの電圧の照
合（自動校正）が記述されよう。

【００９８】第３図に戻って、スイッチ／フィルタ・ユ
ニット１５４，リード５２、電圧ＶＲＤＡ、リード５０
及び電圧ＤＡを含む自動校正ループについては、前にお
いて既に記述した。オート・バイアス電圧ＢＶは既に、
所望の値（相Ｐ（９），Ｐ（１））にセットされてい
る。ＳＡＲ４２（第５図）の位置“１０”，“９”及び
“８”は、電圧ＳＷＶＲが１／８（第６図）にあるよう
に、２進“００１”にセットされる。相Ｐ（２）の開始
において、ＳＡＲ４２の４つの位置“７”，“６”，
“５”及び“４”は２進“１１１１”（位置“３”，
“２”，“１”及び“０”は“００００”にセット）に
セットされる。この点において、標準の２進ビット・フ
ォーマットの場合、ＳＡＲ４２の初めの３つの位置１
０，９及び８は全体の７／８を表わしている。すなわ
ち、位置１０は１／２を表わし、位置９は１／４を表わ
し、位置８は１／８を表わしている。同様にして、位置
７は１／１６を表わし、位置６は１／３２を表わし、位
置５は１／６４を表わし、以下、同様となっている。し
かしながら、１／６４（１／１２８の代りに）の値を位
置４に任意に割当てることにより、位置７，６，５及び
４における２進“１１１１”の組合せでの重みは正確に
１／８に等しい。かくして、“１１１１”とセットされ
たときにおける４ビットのアナログ値（すなわち、アナ
ログ電圧ＤＡ）はそれが１／８にセットされたときのア
ナログ電圧ＳＷＶＲに匹敵する。もしもそこに何等かの
差つまり違いがあるならば、自動校正ループＶＲＤＡ、
つまり、電圧ＤＡを調整することによりその差を自動的
に除去する。ＳＡＲ４２の位置７，６，５及び４は相Ｐ
（２）上で“１１１１”にセットされそして、位置８は
この時点において、“０”にセットし、そして位置１
０，９，３，２，１，０はすでに２進“０”にセットさ
れている。

【００９９】第３図において、入力端子１６６における
入力電圧ＶＲＥＦは、第４(Ａ)図を参照して前にも記述
されたように、スイッチ１６４をターンオンすることに
より端子７５に対して相Ｐ（０）において印加された。
これは、コンデンサＣ２を、端子１８０（相Ｐ（０）で
は、零にセットされていた）における電圧ＤＡとＶＲＥ
Ｆとの間での電圧差に合せて充電する。コンデンサＣ１
は電圧ＶＲＥＦとＳＷＶＲとの間の差へと充電され、こ
の時点において、スイッチ１７６はオンにある（第４
(Ｂ)図を参照）。相Ｐ（０）中、電圧ＳＷＶＲは１／８
にセットされる。その後、相Ｐ（２）で、電圧ＳＷＶＲ
が零にセットされて、電圧ＤＡが１／８にセットされる
場合、コンデンサＣ１及びＣ２は実効的に等しいので、
端子７５上における電圧は変わらない（電圧ＤＡが正確
に１／８に等しいとして）。この電圧ＤＡ（ＬＳＢ Ｄ
ＡＣ４８に印加されるビット値“１１１１００００”に
対して）は、自動校正ループの作用により、マスター電
圧基準の１／８へと漸近することになる（オートバイア
ス動作中でのバイアス電圧ＢＶの漸近化と同じ態様にお
いて）。ＳＷＶＲとＤＡとの間における小さな差が検出
され、そして電圧ＤＡが自動校正ループの作用によって
対応的に調整される。かくして、アナログ電圧ＤＡはマ
スター電圧基準に対して（電圧ＳＷＶＲに対して）正確
に照合される。

【０１００】レジスタの位置４のビットに割当てられる
余分な重みは１／１２８（１／６４の半分）に等しい。
この付加的な重みは、比較器が一層高い速度において動
作するのを可能にするオフセット補償として使用され
る。抵抗−静電容量（ＲＣ）回路網によって所定の電圧
への充電に対して必要とされる時間はＲＣ時定数によっ
て決定されるために、端子７５（第３図）上での電圧は
その充電電圧へ瞬時には変わらない。そこには“整定時
間”と呼ばれる遅延があり、それは、ＲＣ時定数及び電
圧変化に関係している。初めに小さな“オフセット”電
圧を端子１８０におけるアナログ電圧ＤＡに加えること
により、ＭＳＢ（そして次の幾つかのＬＳＢ）の高い値
が決定されつつある間、比較器４０は、そこでの“整定
時間”が許容するよりも速い割合において正確に動作で
きる。すなわち、この小さな補償電圧（アナログ電圧Ｄ
Ａに一時的に加えられる）により、比較器は、それが整
定時間の全量だけそのサンプリングにおいて遅延された
としたときに可能であろうよりもはるかに高い速度（例
えば、２倍程）においてそうした高い値のビットを正確
に決定することができる。整定時間は、端子７５におけ
る電圧“変化”が益々小さくなるにつれて（式（１）を
参照）、減少し、これはより多くの“ビット”がＳＡＲ
４２によって決定されたことを意味する。ＳＡＲ４２の
動作における適当な点において、そのオフセット補償電
圧は除かれ、そして比較器４０はなおも、それがクロッ
ク駆動される高い速度において正確に動作する。

【０１０１】整定時間が許容するよりも早めに比較器４
０が端子７５をサンプリングしている場合、比較器
（“オフセット”なし）は、ハイかローのいずれかでエ
ラー（整定時間エラー）をすることがある。例えば、も
しも端子での入力電圧が２進値“１／２”よりも大きく
て、しかも“１／２”が２進桁の部分和に含まれないよ
うに比較器がエラーをするならば、その部分和における
残りの桁の最大２進値は常に“１／２”以下である。他
方、もしもその入力電圧が値“１／２”よりも小さく、
しかも“１／２”がその部分和に含まれるように比較器
がエラーをするならば、低次ビット値を用いてその部分
和を減少させる対策はない。整時間エラーはオフセット
電圧（Ｖ０）の適正値を選ぶことによって回避される。
Ｖ０の値は比較的小さい（例えば、重み付けされた値に
おいて１／６４）が、高次ビットの決定において（ここ
で、端子７５上における電圧変化は比較的大きく、ここ
から、“整定時間”は長い）、整定時間が補償されるに
は十分に大きい。電圧Ｖ０／２をアナログ電圧ＤＡに加
えることにより、ＳＡＲ４２での部分和に貢献するビッ
トに対する重み付けされた値はＶＩＮ−Ｖ０−／２に収
束する。Ｖ０よりも大きな値でもって重み付けされるビ
ットに対する部分和を決定した後、アナログ電圧ＤＡ上
でのＶ０／２オフセットは除去され、そして余分なクロ
ック・サイクルが付与される。この余分なサイクルは、
オフセット電圧Ｖ０の重み付けされた値がＳＡＲ４２で
の部分和に付加されるべきか又は省略されるべきかどう
かを、比較器４０が決定するのを可能にする。もしも付
加されるならば、その部分和におけるエラーは零にな
る。もしも省略されるならば、そのエラーは−Ｖ０／２
となる。次のサイクルでは、Ｖ０／２の重み付けされた
値を持つ次のビットが省略されるか又はその部分和に付
加されることになる。もしも付加されるならば、前の和
の−Ｖ０／２のエラーが修正されるが、もしも省略され
るならば、エラーの修正は必要ない。いづれの場合に
も、オフセット・エラーなしのＶＩＮはこの点までのビ
ットによって表わされる。その後、部分和の残りの低次
ビットは、ＶＩＮのＮ＋１ビット値を得るために決定さ
れる。

【０１０２】ＳＡＲ４２において、電圧Ｖ０は位置４
（１／６４）により表わされる２進重みを持ち、そして
Ｖ０／２は位置３（１／１２８）の２進重みを持ってい
る。位置３でのビットは、比較器エラーが零であるか又
は−Ｖ０／２であるかどうかに依存して、相Ｐ（１２）
において付加されるのか又は否かのいづれかである。そ
の後、整定時間は、前にも説明したように、もはや関係
ないために、比較器４０は、いかなるオフセットもなく
（もはや必要としない）その残りのビットを決定する際
でのその正規のクロック・サイクルを継続する。

【０１０３】第３図において、ＳＡＲ４２のビットはす
べて、相Ｐ（３）が始まるときに、２進“０”にセット
される。比較器４０は、前にも述べたように、バイアス
電圧ＢＶ及びアナログ電圧ＤＡ（オフセットあり）を所
望の値に前以ってセットする。相Ｐ（３）は端子７５に
おけるＶＲＥＦ，ＳＷＶＲ及びＤＡに対してそれを照合
することによりＶＩＮのサンプリングを開始する（式１
を参照）。スイッチ１６４，１７４及び１７６は前にも
説明したように相Ｐ（３）においてターンオン及びオフ
される（第４(Ａ)図，第４(Ｂ)図及び第４(Ｃ)図）。そ
の後、比較器４０は、クロックパルスＣＫ４の始めにお
いて、その電圧がオート零スイッチング電圧ＶＳＣより
も高いか又は低いかを決定する。もしも低く、第１のビ
ットに対する２進“１”を示し、ＳＡＲ４２の位置１０
に対応しているならば、リード４１は低くなる。相Ｐ
（４）は位置１０を２進“１”に無条件にセットする。
もしも、相Ｐ（５）が生じるときにリード４１がローで
あれば、位置１０は２進“１”にとどまる。しかしなが
ら、もしもリード４１がハイ（ＳＡＲ４２での第１のビ
ットが２進“０”であるべきことを示している）である
ならば、相Ｐ（５）及びリード４１上における“ハイ”
は位置１０を２進“０”にリセットする。この手順は、
その後、レジスタにおけるビットのすべてがセットされ
るまで、１相づつ繰り返される。前にも述べたように、
相Ｐ（１４）では、位置０が“１”にセットされ、相Ｐ
（１５）で、このビットは、そのときのリード４１がロ
ーなのが又はハイなのかに依存して、“１”としてか又
は“０”として読み出される（第５図）。

【０１０４】第７図には、ＳＡＲ４２におけるビットの
セット及びリセット動作の各相を通したシーケンスが概
略表の形態で示されている。別なサイクルは、１６の相
Ｐの完全なサイクルが完了した後に始まる。位置１０と
相Ｐ（４）に対応している表での場所を見るに、示され
ているシンボル１／Ｓは、この位置１０でのビットが
“１”に対して無条件にセットされ、次の相Ｐ（５）で
は、“セット”（Ｓ）がその最終値（“１”か又は
“０”）にセットされることを示している。

【０１０５】相Ｐ（９）において、アナログ電圧ＤＡ上
におけるオフセット補償電圧は、位置３にあった“１”
ビットを“０”にリセットすることによって除去され
る。その後、相Ｐ（１０）において、位置４におけるオ
フセット補償ビット（Ｖ０）は“１”にセットされ、そ
して相Ｐ（１１）には、“セット”（Ｓ）がある。相Ｐ
（１１）において、位置３（Ｖ０／２）でのビットは
“１”にセットされ、相Ｐ（１２）では、“セット”Ｓ
がその最終値にセットされる。相Ｐ（１５）において、
ＳＡＲ４２の１１の位置での“セット”（Ｓ）ビットは
すべて、前にも述べたように、出力される。

【０１０６】ここで記述されたアーキテクチャ及び回路
の実施例は本発明の一般的原理の例示である。当業者に
おいては、幾多の修正が本発明の精神及び範囲から逸脱
することなく、容易になし得よう。例えば、回路素子を
変えても、また、オフセット補償の値が示されているも
のから異なっていても良い。更に、本発明は、特定の速
度、分解能、語におけるビットの数、又は並列アセンブ
リにおけるＡＤＣの数に限定されない。また、１つのみ
が使用されているＡＤＣ１８はＭＵＸ２８を必要とせ
ず、標準の出力フォーマットを与えるようにフォーマッ
ト変換器（加算器）３２を含んでいる。更に、応用によ
っては、ＤＡＣ４４及び４８を単体のＤＡＣへ組み合せ
て、導体５０及び５２、それらの接続を除いても良い。
単一のＤＡＣを用いる応用において、校正ライン５２は
有用である。

【０１０７】以上説明したように、高速で動作し、高い
分解能を与えるアナログ／ディジタル変換器（ＡＤＣ）
が提供される。また、金属酸化膜半導体（ＭＯＳ）技術
を用いて、低価格で作られ且つ低い消費電力で動作する
非常に高い性能のＡＤＣが提供される。

【図面の簡単な説明】

【図１】第１図は、並列に配列され且つスキューされた
クロック及び位相パルスにより駆動される同一のＡＤＣ
を多重に持つアセンブリを含む本発明のＡＤＣの概略図
である。

【図２】第２図は、第１図でのＡＤＣと共に使用される
それぞれの位相及びクロック・パルスのクロック及び位
相タイミング図である。

【図３】第３図は本発明の別な局面による比較器回路
（第１図のＡＤＣの各々の一部）の概略図である。第３
(Ａ)図は、第３図の比較器に対するオート・バイアスの
重要な効果を示している電圧図である。

【図４】第４(Ａ)図は、第３図の比較器で使用されるタ
イミング信号“ＰＳＭＰ”及び“ＰＳＭＰＮ”を得るた
めの回路を示す図面である。第４(Ｂ)図は、比較器で使
用されるタイミング信号“ＰＶＲ”，“ＰＶＲＮ”及び
信号“ＰＶＩ”及び“ＰＶＩＮ”を得るための回路を示
す図面である。第４(Ｃ)図は、“ＰＳＭＰ”に対する
“ＰＶＩ”のタイミング関係、そして相Ｐ（３）及びＰ
（４）を示す図面である。

【図５】第５図は、第１図に示されているようなＡＤＣ
のＳＡＲの回路図であり；第５(Ａ)図は、第５図でのＳ
ＡＲのビット位置の概略表示図である。

【図６】第６図は、第５図におけるＳＡＲのＭＳＢ Ｄ
ＡＣを示している回路図である。

【図７】第７図は、第１図のＡＤＣの１つの動作シーケ
ンスを示しているチャートである。

【符号の説明】

１０…ＡＤＣアセンブリ、１２…入力バス、１４…ディ
ジタル出力信号端子、１８…ＡＤＣ、２０…電圧入力端
子、２８…多重（ＭＵＸ）ユニット、３０…出力、４２
…ＳＡＲ、４０…オート零比較器、４４…ＭＳＢＤＡ
Ｃ、４８…ＬＳＢＤＡＣ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 アナログ／ディジタル変換器であって、 電圧基準、入力アナログ信号、第１のアナログフィード
   バック電圧、及び第２のアナログフィードバック電圧に
   それぞれ接続可能な第１、第２、第３及び第４の入力端
   子を持つ入力接続回路を備え、該入力接続回路は、共通
   端子、該第１の入力端子と該共通端子との間に接続され
   る第１のスイッチ、各々の一端が該共通端子に接続され
   る第１コンデンサ及び第２のコンデンサ、該第２の端子
   と該第１のコンデンサの他端との間に接続される第２の
   スイッチ、並びに該第１のコンデンサの他端と該第３の
   入力端子との間に接続される第３のスイッチを持ち、該
   第２のコンデンサの他端は該第４の端子に接続され；入
   力端子及び出力端子を持ち、該入力端子が該共通端子に
   接続されているラッチ手段を備え；該ラッチ手段の出力
   に接続される入力を持つビット・レジスタ手段を備え、
   該ビット・レジスタ手段は、該入力アナログ信号の値を
   表わしているＮビット語のビットをそれぞれの位置に蓄
   積すると共に記憶し、該ビット・レジスタ手段は、語の
   最上位側ビットを表わす位置を持ち、且つ語の最下位側
   ビットを表わす引き続く位置を持ち；該ビットレジスタ
   手段の最上位側ビット位置によって作動され、該最上位
   側ビットを表わしている第１のアナログ電圧を提供する
   出力を持っている第１のディジタル／アナログ変換器
   （ＤＡＣ）手段と；該最下位側ビット位置によって作動
   され、該最下位側ビットを表わしている第２のアナログ
   電圧を提供する出力を持っている第２のディジタル／ア
   ナログ変換器（ＤＡＣ）手段と；該第１及び第２のアナ
   ログ電圧を該第３及び第４の入力端子にそれぞれ印加す
   るための印加手段と；当該アナログ／ディジタル変換器
   が高い分解能でもって高速において正確に動作するよう
   に該ラッチ手段、該レジスタ手段、該第１、第２及び第
   ３のスイッチを所望の動作シーケンスを与えるアルゴリ
   ズムにおいて作動させるためのタイミング及び制御手段
   と、を備えるアナログ／ディジタル変換器。
2. 【請求項２】 並列動作のために接続された複数の同一
   のアナログ／ディジタル変換器を更に含み、該複数のア
   ナログ／ディジタル変換器は、アセンブリを提供するよ
   うに設けられており、該複数のアナログ／ディジタル変
   換器の各々は、該入力アナログ電圧が該複数のアナログ
   ／ディジタル変換器のうちの第１のアナログ／ディジタ
   ル変換器の動作サイクル中に該複数のアナログ／ディジ
   タル変換器の各々によって順に標本化されるように、先
   行するアナログ／ディジタル変換器に相対的に少なくと
   も１つのクロック・カウントだけスキューされるそれぞ
   れの動作サイクルで該タイミング及び制御手段によって
   駆動される、請求項１記載のアナログ／ディジタル変換
   器。
3. 【請求項３】 該高速比較器および該第２のディジタル
   ／アナログ変換器（ＤＡＣ）に結合され、フィードバッ
   ク手段を含む自動校正手段を更に備え、該フィードバッ
   ク手段は、該第２のアナログ出力電圧を正確に決定され
   た電圧に自動的に関連づける、請求項１に記載のアナロ
   グ／ディジタル変換器。