WO2018116540A1

WO2018116540A1 - 逐次比較型ａ／ｄ変換装置、撮像装置、内視鏡および設定方法

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Publication number: WO2018116540A1
Application number: PCT/JP2017/032169
Authority: WO
Inventors: 修三平出; 靖也原田; 雅人大澤
Original assignee: オリンパス株式会社
Priority date: 2016-12-21
Filing date: 2017-09-06
Publication date: 2018-06-28
Also published as: JP6445746B2; CN109983704A; US20190280707A1; JPWO2018116540A1; US10601436B2

Abstract

出力信号の線形性が劣化することを防止することができる逐次比較型Ａ／Ｄ変換装置、撮像装置、内視鏡および設定方法を提供する。逐次比較型のＡ／Ｄ変換装置２７は、サンプリング回路４０１によりサンプリングされた一対のアナログ信号を保持するバイナリ容量を有する容量回路４０２と、一対の電圧信号をなす一方の信号と他方の信号とを比較する比較回路４０３と、比較回路４０３の入力トランジスタにおける寄生容量を相殺した一対の電圧信号を比較回路４０３へ出力する補正回路４０４と、バイナリ容量に対応するデジタル信号の各ビットの値を２分探索法により逐次的に判定し、デジタル信号の各ビットの値を前記参照信号に反映させる制御回路４０５と、を備える。

Description

逐次比較型Ａ／Ｄ変換装置、撮像装置、内視鏡および設定方法

　本発明は、外部から入力されるアナログの信号をデジタルの信号に変換する逐次比較型Ａ／Ｄ変換装置、撮像装置、内視鏡および設定方法に関する。

　消費電力の低いＡ／Ｄ変換装置として、例えば非特許文献１に開示された差動入力非同期方式の逐次比較型Ａ／Ｄ変換装置が知られている。この逐次比較型Ａ／Ｄ変換装置は、差動入力信号として入力された一対のアナログ信号をサンプルホールド回路で保持し、保持したアナログ信号に容量回路を通じて基準信号を反映させることにより比較回路に比較電圧信号を発生させ、この比較電圧信号に基づいて、逐次比較論理回路が２分探索アルゴリズムに従って差動入力信号に対応するデジタル信号のＭＳＢからＬＳＢまでの各ビットの値（０または１）を決定すると共に、決定された各ビットの値を基準信号にフィードバックする。

　逐次比較型Ａ／Ｄ変換装置は、オペアンプ等のアナログ回路を使用することなく、その大部分をデジタル回路で構成することができる。このため、微細ＣＭＯＳ(Complementary　Metal　Oxide　Semiconductor)プロセスを用いて逐次比較型Ａ／Ｄ変換装置を小型に実現することができ、また消費電力を低減させることができる。このような低消費電力化および小型化を可能とする観点から、逐次比較型Ａ／Ｄ変換装置は、例えば携帯機器などのシステムＬＳＩ(Large　Scale　Integration)に用いられている。

"A　26uW　8bit　10MS/s　Asynchronous　SAR　ADC　for　Low　Energy　Radios",　IEEE　JOURNAL　OF　SOLID-STATE　CIRCUITS,　Vol46,　No7　JULY　2011　pp1585-1595

　ところで、上述した逐次比較型Ａ／Ｄ変換装置は、Ａ／Ｄ変換を実行する際に、ビット変換毎にコンパレータの入力電圧が変化することで、Ａ／Ｄ変換を実行中にコンパレータの入力容量も変動する。このため、上述した逐次比較型Ａ／Ｄ変換装置は、コンパレータの入力端子に接続される容量が変化することによって、ゲイン係数がＡ／Ｄ変換の最中に変動し、出力信号に誤差が生じることで、出力信号の線形性が劣化するという問題点があった。

　本発明は、上記に鑑みてなされたものであって、出力信号の線形性が劣化することを防止することができる逐次比較型Ａ／Ｄ変換装置、撮像装置、内視鏡および設定方法を提供することを目的とする。

　上述した課題を解決し、目的を達成するために、本発明に係る逐次比較型Ａ／Ｄ変換装置は、差動入力信号として入力された一対のアナログ信号をサンプリングするサンプリング回路と、前記サンプリング回路によりサンプリングされた一対のアナログ信号を保持するバイナリ容量を有し、前記バイナリ容量を介して前記一対のアナログ信号に参照信号の信号レベルを反映させることにより一対の電圧信号を発生させる容量回路と、前記一対の電圧信号が入力される入力トランジスタを有し、前記一対の電圧信号をなす一方の信号と他方の信号とを比較する比較回路と、前記比較回路の前段側に設けられ、前記入力トランジスタにおける寄生容量を相殺した前記一対の電圧信号を前記比較回路へ出力する補正回路と、前記比較回路による比較の結果に基づき、前記バイナリ容量に対応するデジタル信号の各ビットの値を２分探索法により逐次的に判定し、前記デジタル信号の各ビットの値を前記参照信号に反映させる制御回路と、を備えることを特徴とする。

　また、本発明に係る逐次比較型Ａ／Ｄ変換装置は、上記発明において、前記補正回路は、前記寄生容量を相殺する補正用トランジスタと、前記補正用トランジスタに所定のバイアス電圧を印加するバイアス回路と、を有することを特徴とする。

　また、本発明に係る逐次比較型Ａ／Ｄ変換装置は、上記発明において、前記バイアス回路は、前記バイアス電圧が調整可能であることを特徴とする。

　また、本発明に係る逐次比較型Ａ／Ｄ変換装置は、上記発明において、前記補正用トランジスタの容量の電圧依存性は、前記寄生容量の電圧依存と逆特性を有することを特徴とする。

　また、本発明に係る撮像装置は、上記発明の逐次比較型Ａ／Ｄ変換装置と、二次元マトリクス状に配置されてなり、外部から入力される光を受光して光電変換を行って撮像信号を出力する複数の画素を有する撮像素子と、を備え、前記撮像素子は、前記複数の画素の配置における列毎に設けられ、前記撮像信号に含まれるノイズ成分を除去するノイズ除去部と、前記複数の画素の配置における列毎に設けられ、前記ノイズ除去部が前記ノイズ成分を除去した前記撮像信号を増幅して出力する複数の列ソースフォロワバッファと、前記複数の列ソースフォロワバッファを順次選択して前記撮像信号を出力させる水平走査部と、前記水平走査部によって順次選択された前記列ソースフォロワバッファと接続することによってボルテージフォロワ回路を形成し、前記列ソースフォロワバッファから出力された前記撮像信号の電圧に対してインピーダンス変換を行って前記逐次比較型Ａ／Ｄ変換装置へ出力するバッファ部と、を備えることを特徴とする。

　また、本発明に係る撮像装置は、上記発明において、前記撮像素子は、前記画素で生成された前記信号と同相の揺らぎ成分を有する基準信号を生成して前記逐次比較型Ａ／Ｄ変換装置へ出力する基準信号生成部をさらに備え、前記逐次比較型Ａ／Ｄ変換装置は、前記撮像信号および前記基準信号を前記差動入力信号として入力することを特徴とする。

　また、本発明に係る内視鏡は、上記発明の撮像装置と、被検体に挿入可能であり、先端部に前記撮像装置を設けた挿入部と、を備えることを特徴とする。

　また、本発明に係る設定方法は、差動入力信号として入力された一対のアナログ信号をサンプリングするサンプリング回路と、前記サンプリング回路によりサンプリングされた一対のアナログ信号を保持するバイナリ容量を有し、前記バイナリ容量を介して前記一対のアナログ信号に参照信号の信号レベルを反映させることにより一対の電圧信号を発生させる容量回路と、前記一対の電圧信号が入力される入力トランジスタを有し、前記一対の電圧信号をなす一方の信号と他方の信号とを比較する比較回路と、前記比較回路の前段側に設けられ、前記入力トランジスタにおける寄生容量を相殺する補正用トランジスタと、前記補正用トランジスタに所定のバイアス電圧を印加するバイアス回路と、を有し、前記一対の電圧信号を前記比較回路へ出力する補正回路と、前記比較回路による比較の結果に基づき、前記バイナリ容量に対応するデジタル信号の各ビットの値を２分探索法により逐次的に判定し、前記デジタル信号の各ビットの値を前記参照信号に反映させる制御回路と、を備えることを特徴とする逐次比較型Ａ／Ｄ変換装置に実行する設定方法であって、前記バイアス回路が印加する前記バイアス電圧の値を設定する第１の設定ステップと、前記補正用トランジスタに前記第１の設定ステップで設定した値の前記バイアス電圧を順次印加する印加ステップと、前記逐次比較型Ａ／Ｄ変換装置にテスト信号を順次入力してＡ／Ｄ変換を実行させるＡ／Ｄ変換ステップと、前記Ａ／Ｄ変換ステップで変換された出力コードを順次測定した測定結果に基づいて、前記出力コード毎の積分非直線誤差を算出する第１の算出ステップと、前記積分非直線誤差に基づいて、前記積分非直線誤差の最大値および最小値の各々を、前記出力コード毎に算出する第２の算出ステップと、前記第２の算出ステップにおいて算出された複数の前記最大値と前記最小値の絶対値の差分が小さく、かつ、前記最大値と前記最小値の絶対値の平均値が小さい前記バイアス電圧の値を前記バイアス回路が印加する前記バイアス電圧の値に設定する第２の設定ステップと、を含むことを特徴とする。

　本発明によれば、出力信号の線形成が劣化することを防止することができるという効果を奏する。

図１は、本発明の実施の形態１に係る内視鏡システムの全体構成を模式的に示す概略図である。図２は、本発明の実施の形態１に係る内視鏡システムの要部の機能を示すブロック図である。図３は、図２に示す撮像素子の詳細な構成を示すブロック図である。図４は、本発明の実施の形態１に係る撮像素子の構成を模式的に示す回路図である。図５は、本発明の実施の形態１に係る基準電圧生成部の構成を示す回路図である。図６は、本発明の実施の形態１に係る基準信号生成部の構成を模式的に示す回路図である。図７は、本発明の実施の形態１に係る第１のＡ／Ｄ変換部の構成を模式的に示す回路図である。図８は、本発明の実施の形態１に係る比較回路の入力容量と補正回路の補正用トランジスタの入力容量との電圧依存特性の関係を示す図である。図９は、従来の逐次比較型のＡ／Ｄ変換装置が出力する出力信号のＩＮＬ特性を示す図である。図１０は、本発明の実施の形態１に係る第１のＡ／Ｄ変換部が出力する出力信号のＩＮＬ特性を示す図である。図１１Ａは、本発明の実施の形態１に係る撮像装置の動作を示すタイミングチャートである。図１１Ｂは、図１１Ａの領域Ｒ１のタイミングチャートの一部を拡大した模式図である。図１２は、本発明の実施の形態１の変形例１に係る基準信号生成部の構成を模式的に示す回路図である。図１３は、本発明の実施の形態１の変形例２に係る基準信号生成部の構成を模式的に示す回路図である。図１４は、本発明の実施の形態２に係る撮像素子の構成を模式的に示す回路図である。図１５は、本発明の実施の形態２に係る基準信号生成部の構成を模式的に示す回路図である。図１６Ａは、本発明の実施の形態２に係る撮像装置の動作を示すタイミングチャートである。図１６Ｂは、図１６Ａの領域Ｒ２のタイミングチャートの一部を拡大した模式図である。図１７は、本発明の実施の形態３に係る第１のＡ／Ｄ変換部の構成を模式的に示す回路図である。図１８は、本発明の実施の形態３に係る補正回路のバイアス電圧の調整方法を示すフローチャートである。図１９Ａは、本発明の実施の形態３に係る補正回路のバイアス電圧（１）を変化させたときのＩＮＬ特性を模式的に示す図である。図１９Ｂは、本発明の実施の形態３に係る補正回路のバイアス電圧（Ｎ）を変化させたときのＩＮＬ特性を模式的に示す図である。図１９Ｃは、本発明の実施の形態３に係る補正回路のバイアス電圧（ｎ）を変化させたときのＩＮＬ特性を模式的に示す図である。

　以下、本発明を実施するための形態（以下、「実施の形態」という）として、被検体内に挿入される挿入部の先端部に撮像装置を有する内視鏡を備えた内視鏡システムについて説明する。また、この実施の形態により、本発明が限定されるものではない。さらに、図面の記載において、同一の部分には同一の符号を付して説明する。さらにまた、図面は、模式的なものであり、各部材の厚みと幅との関係、各部材の比率等は、現実と異なることに留意する必要がある。また、図面の相互間において、互いの寸法や比率が異なる部分が含まれている。

（実施の形態１）
　〔内視鏡システムの構成〕
　図１は、本発明の実施の形態１に係る内視鏡システムの全体構成を模式的に示す概略図である。図１に示す内視鏡システム１は、内視鏡２と、伝送ケーブル３と、コネクタ部５と、プロセッサ６と、表示装置７と、光源装置８と、を備える。

　内視鏡２は、伝送ケーブル３の一部である挿入部１００を被検体の体腔内に挿入することによって被検体の体内を撮像して撮像信号をプロセッサ６へ出力する。また、内視鏡２は、伝送ケーブル３の一端側であり、被検体の体腔内に挿入される挿入部１００の先端部１０１側に、被検体の体内を撮像して撮像信号を生成する撮像装置２０が設けられている。さらに、内視鏡２は、挿入部１００の基端部１０２側に、内視鏡２に対する各種操作を受け付ける操作部４が設けられている。撮像装置２０が撮像した体内画像の撮像信号は、例えば数ｍの長さを有する伝送ケーブル３を介してコネクタ部５に出力される。

　伝送ケーブル３は、内視鏡２とコネクタ部５とを接続するとともに、内視鏡２とプロセッサ６および光源装置８とを接続する。また、伝送ケーブル３は、撮像装置２０が生成した撮像信号をコネクタ部５へ伝送する。伝送ケーブル３は、ケーブルや光ファイバ等を用いて構成される。

　コネクタ部５は、内視鏡２、プロセッサ６および光源装置８に接続され、接続された内視鏡２が出力する撮像信号に所定の信号処理を施してプロセッサ６へ出力する。

　プロセッサ６は、コネクタ部５から入力された撮像信号に所定の画像処理を施して表示装置７へ出力する。また、プロセッサ６は、内視鏡システム１全体を統括的に制御する。例えば、プロセッサ６は、光源装置８が出射する照明光を切り替えたり、内視鏡２の撮像モードを切り替えたりする制御を行う。

　表示装置７は、プロセッサ６が画像処理を施した撮像信号に対応する画像を表示する。また、表示装置７は、内視鏡システム１に関する各種情報を表示する。表示装置７は、液晶や有機ＥＬ（Electro　Luminescence）等の表示パネル等を用いて構成される。

　光源装置８は、コネクタ部５および伝送ケーブル３を経由して内視鏡２の挿入部１００の先端部１０１側から被検体（被写体）に向けて照明光を照射する。光源装置８は、白色光を発する白色ＬＥＤ（Light　Emitting　Diode）等を用いて構成される。なお、本実施の形態１では、光源装置８に同時方式の照明方式が採用されるが、面順次方式の照明方式であってもよい。

　〔内視鏡システムの要部〕
　次に、内視鏡システム１の要部の機能について説明する。図２は、内視鏡システム１の要部の機能を示すブロック図である。

　〔内視鏡の構成〕
　まず、内視鏡２の構成について説明する。
　図２に示す内視鏡２は、撮像装置２０と、伝送ケーブル３と、コネクタ部５と、を備える。撮像装置２０は、撮像素子２１（撮像チップ）と、撮像素子２１に被写体像を結像する光学系２２と、を備える。

　撮像素子２１は、行列方向に二次元マトリクス状に配置されてなり、外部から光を受光し、受光量に応じた撮像信号を生成して出力する複数の画素を有する受光部２３と、受光部２３によって光電変換された撮像信号を列毎に順次読み出す読み出し部２４と、読み出し部２４が順次読み出した撮像信号の電圧をインピーダンス変換してボルテージフォロワにより１倍に増幅して出力するバッファ部２５と、受光部２３によって生成された撮像信号と同相の揺らぎ成分を有し、撮像信号の補正処理に用いられる基準信号を生成して出力する基準信号生成部２６と、バッファ部２５から出力された撮像信号および基準信号生成部２６から生成された基準信号を同一タイミングでサンプリングし、デジタルの撮像信号に変換して外部へ出力するＡ／Ｄ変換装置２７と、基準クロック信号および同期信号に基づきタイミング信号を生成するタイミング生成部２８と、伝送ケーブル３を介してコネクタ部５から入力された基準クロック信号および同期信号の波形整形を行い、この波形整形を行った基準クロック信号および同期信号をタイミング生成部２８へ出力するヒステリシス部２９と、を有する。また、撮像素子２１は、伝送ケーブル３を介して後述するプロセッサ６の電源部６１において生成された電源電圧ＶＤＤ（例えば３．３Ｖ）をグランドＧＮＤとともに受け取る。撮像素子２１に供給される電源電圧ＶＤＤとグランドＧＮＤとの間には、電源安定用のコンデンサＣ１が設けられている。なお、撮像素子２１の詳細な構成については、図３を参照して後述する。

　光学系２２は、複数のレンズおよびプリズムを用いて構成され、撮像素子２１の受光部２３に被写体像を結像する。

　コネクタ部５は、プロセッサ６から供給され、内視鏡２の各構成部の動作の基準となる基準クロック信号（例えば、２７ＭＨｚのクロック信号）に基づいて、各フレームのスタート位置を表す同期信号（水平同期信号および垂直同期信号を含む）を生成して、基準クロック信号とともに、伝送ケーブル３を介して撮像装置２０のタイミング生成部２８へ出力するパルス生成部５１と、ＦＰＧＡ（Field　Programmable　Gate　Array）やＡＳＩＣ（Application　Specific　Integrated　Circuit）等を用いて構成され、伝送ケーブル３を介して撮像装置２０から出力されたデジタルの撮像信号に対して所定の信号処理、例えばノイズ低減処理を行ってプロセッサ６へ出力する信号処理部５２と、レギュレータ（Regulator）等を用いて構成され、プロセッサ６から供給される電源から、撮像素子２１を駆動するのに必要な電源電圧を生成して撮像素子２１へ出力する電源電圧生成部５３と、を有する。

　〔プロセッサの構成〕
　次に、プロセッサ６の構成について説明する。
　プロセッサ６は、電源電圧を生成し、この生成した電源電圧ＶＤＤをグランドＧＮＤとともに、コネクタ部５の電源電圧生成部５３へ供給する電源部６１と、内視鏡システム１の各構成部の動作の基準となる基準クロック信号を生成し、この基準クロック信号をコネクタ部５のパルス生成部５１へ出力するクロック生成部６２と、ＣＰＵ（Central　Processing　Unit）等を用いて構成され、内視鏡システム１の全体を統括的に制御するプロセッサ制御部６３と、内視鏡２から入力されたデジタルの撮像信号に対して、同時化処理、ホワイトバランス（ＷＢ）調整処理、ゲイン調整処理、ガンマ補正処理、デジタルアナログ（Ｄ／Ａ）変換処理、フォーマット変換処理等の画像処理を行って画像信号に変換し、この画像信号を表示装置７へ出力する画像処理部６４と、を備える。

　〔撮像素子の構成〕
　次に、上述した撮像素子２１の詳細な構成について説明する。図３は、図２に示す撮像素子２１の詳細な構成を示すブロック図である。

　図３に示すように、撮像素子２１は、受光部２３と、読み出し部２４と、バッファ部２５と、基準信号生成部２６と、Ａ／Ｄ変換装置２７と、タイミング生成部２８と、ヒステリシス部２９と、を備える。

　受光部２３は、行列方向に２次元マトリクス状に配置され、外部から光を受光し、受光量に応じた撮像信号を生成して出力する複数の画素を有する。なお、受光部２３における画素の構成は、後述する図４において詳細に説明する。

　読み出し部２４は、後述する受光部２３の複数の画素の各々から撮像信号を順次読み出してバッファ部２５へ出力する。読み出し部２４は、垂直走査部２４１（行選択回路）と、定電流源２４２と、ノイズ除去部２４３と、列ソースフォロワバッファ２４４と、水平走査部２４５と、基準電圧生成部２４６と、を有する。

　垂直走査部２４１は、タイミング生成部２８から入力される駆動信号（φＴ、φＲ等）に基づいて、受光部２３の選択された行（水平ライン）＜Ｍ＞（Ｍ＝０，１，２…，ｍ－１，ｍ）に駆動信号φＴ＜Ｍ＞およびφＲ＜Ｍ＞を印加して、受光部２３の各画素２３０を定電流源２４２で駆動することによって、撮像信号および画素リセット時のノイズ信号を後述する垂直転送線２３９（第１の転送線）へ転送し、ノイズ除去部２４３に出力する。

　ノイズ除去部２４３は、後述する各画素２３０の出力ばらつきと、画素リセット時のノイズ信号とを除去し、後述する各画素２３０で光電変換された撮像信号を列ソースフォロワバッファ２４４へ出力する。

　列ソースフォロワバッファ２４４は、水平走査部２４５から入力される駆動信号に基づいて、ノイズ除去部２４３からノイズが除去された撮像信号を保持し、この保持した撮像信号を増幅してバッファ部２５へ出力する。

　水平走査部２４５は、タイミング生成部２８から入力される駆動信号（φＨＣＬＫ）に基づいて、受光部２３の選択された列（縦ライン）＜Ｎ＞（Ｎ＝０，１，２…，ｎ－１，ｎ）に駆動信号φＨＣＬＫ＜Ｎ＞を印加し、各画素２３０で光電変換された撮像信号を、ノイズ除去部２４３および列ソースフォロワバッファ２４４を介して後述する水平転送線２５７に転送してバッファ部２５へ出力する。

　基準電圧生成部２４６は、受光部２３と同じ電源電圧ＶＤＤからノイズ除去部２４３のクランプ電圧ＶＣＬＰを生成する。なお、基準電圧生成部２４６の回路の詳細は、後述する図５において説明する。

　バッファ部２５は、列ソースフォロワバッファ２４４から順次出力された撮像信号の電圧に対してインピーダンス変換を行い、ボルテージフォロワにより１倍に増幅してＡ／Ｄ変換装置２７へ出力する。なお、バッファ部２５の回路の詳細は、後述する図４において説明する。

　基準信号生成部２６は、受光部２３によって生成された撮像信号と同相の揺らぎ成分を有し、撮像信号の補正処理に用いられる基準信号を生成してＡ／Ｄ変換装置２７へ出力する。なお、基準信号生成部２６の回路の詳細は、後述する図６において説明する。

　Ａ／Ｄ変換装置２７は、バッファ部２５から出力された撮像信号および基準信号生成部２６から生成された基準信号を同一タイミングでサンプリングし、デジタルの撮像信号（Ｖｏｕｔ）に変換して外部へ出力する。

　タイミング生成部２８は、ヒステリシス部２９から入力された基準クロック信号および同期信号に基づいて、各種の駆動信号を生成し、後述する読み出し部２４、バッファ部２５、基準信号生成部２６およびＡ／Ｄ変換装置２７へ出力する。

　ヒステリシス部２９は、伝送ケーブル３を介して入力された基準クロック信号および同期信号の波形整形を行い、この波形整形を行った基準クロック信号および同期信号をタイミング生成部２８へ出力する。

　〔撮像素子の回路の構成〕
　次に、上述した撮像素子２１の回路について詳細に説明する。図４は、撮像素子２１の構成を模式的に示す回路図である。

　〔画素の構成〕
　まず、画素２３０の構成について説明する。
　図４に示すように、上述した受光部２３には、多数の画素２３０が二次元マトリクス状に配列されてなる。各画素２３０は、光電変換素子２３１（フォトダイオード）と、電荷変換部２３３と、転送トランジスタ２３４（第１の転送部）と、画素リセット部２３６（トランジスタ）と、画素ソースフォロワトランジスタ２３７と、を含む。

　光電変換素子２３１は、入射光をその光量に応じた信号電荷量に光電変換して蓄積する。光電変換素子２３１は、カソード側がそれぞれ転送トランジスタ２３４の一端側に接続され、アノード側がグランドＧＮＤに接続される。

　電荷変換部２３３は、浮遊拡散容量（ＦＤ）からなり、光電変換素子２３１で蓄積された電荷を電圧に変換する。

　転送トランジスタ２３４は、光電変換素子２３１から電荷変換部２３３に電荷を転送する。転送トランジスタ２３４のゲートには、駆動信号（行選択パルス）φＲおよび駆動信号φＴが供給される信号線が接続され、他端側には、電荷変換部２３３が接続される。転送トランジスタ２３４は、垂直走査部２４１から信号線を介して駆動信号φＲおよび駆動信号φＴが供給されると、オン状態となり、光電変換素子２３１から電荷変換部２３３に電荷を転送する。

　画素リセット部２３６は、電荷変換部２３３を所定電位にリセットする。画素リセット部２３６は、一端側が電源電圧ＶＤＤに接続され、他端側が電荷変換部２３３に接続され、ゲートには駆動信号φＲが供給される信号線に接続される。画素リセット部２３６は、垂直走査部２４１から信号線を介して駆動信号φＲが供給されると、オン状態となり、電荷変換部２３３に蓄積された信号電荷を放出させ、電荷変換部２３３を所定電位にリセットする。

　画素ソースフォロワトランジスタ２３７は、一端側が電源電圧ＶＤＤ（例えば３．３Ｖ）に接続され、他端側が垂直転送線２３９に接続され、ゲートには電荷変換部２３３で電圧変換された信号（撮像信号またはリセット時の信号）が入力される。画素ソースフォロワトランジスタ２３７は、後述する選択動作の後に、転送トランジスタ２３４のゲートに駆動信号φＴが供給されると、光電変換素子２３１から電荷が読み出され、電荷変換部２３３にて電圧変換された後に、垂直転送線２３９に転送される。

　定電流源２４２は、一端側が垂直転送線２３９に接続され、他端側がグランドＧＮＤに接続され、ゲートにはバイアス電圧Ｖｂｉａｓ１が印加される。定電流源２４２は、画素２３０を駆動し、画素２３０の出力を垂直転送線２３９へ出力させる。垂直転送線２３９へ出力された信号は、ノイズ除去部２４３に入力される。

　〔ノイズ除去部の構成〕
　次に、ノイズ除去部２４３の構成について説明する。
　図４に示すノイズ除去部２４３は、各画素２３０の列毎に設けられる。具体的には、ノイズ除去部２４３は、垂直転送線２３９毎に設けられる。ノイズ除去部２４３は、転送容量２５２（ＡＣ結合コンデンサ）と、クランプスイッチ２５３（トランジスタ）と、を有する。なお、本実施の形態１では、ノイズ除去部２４３がクランプ回路として機能する。

　転送容量２５２は、一端側が垂直転送線２３９に接続され、他端側が後述する列ソースフォロワバッファ２４４の列ソースフォロワトランジスタ２５４に接続される。

　クランプスイッチ２５３は、一端側が基準電圧生成部２４６からクランプ電圧ＶＣＬＰが供給される信号線が接続され、他端側が転送容量２５２と列ソースフォロワバッファ２４４との間に接続され、ゲートにタイミング生成部２８から駆動信号φＶＣＬが入力される。ノイズ除去部２４３に入力される撮像信号は、ノイズ成分を含んだ光ノイズ和信号である。

　このように構成されたノイズ除去部２４３は、タイミング生成部２８から駆動信号φＶＣＬがクランプスイッチ２５３のゲートに入力されると、クランプスイッチ２５３がオン状態となり、基準電圧生成部２４６から供給されるクランプ電圧ＶＣＬＰにより転送容量２５２がリセットされる。ノイズ除去部２４３でノイズ除去された撮像信号は、列ソースフォロワバッファ２４４のゲートに入力される。ノイズ除去部２４３は、サンプリング用のコンデンサ（サンプリング容量）を必要としないため、転送容量２５２（ＡＣ結合コンデンサ）の容量が列ソースフォロワバッファ２４４の入力容量に十分な容量であればよい。さらに、ノイズ除去部２４３は、サンプリング容量の無い分、撮像素子２１における専有面積を小さくすることができる。

　〔列ソースフォロワバッファの構成〕
　次に、列ソースフォロワバッファ２４４の構成について説明する。
　図４に示す列ソースフォロワバッファ２４４は、各画素２３０の列毎に設けられる。具体的には、列ソースフォロワバッファ２４４は、垂直転送線２３９毎に設けられる。列ソースフォロワバッファ２４４は、列ソースフォロワトランジスタ２５４と、列選択スイッチ２５５と、を有する。なお、本実施の形態１では、列ソースフォロワバッファ２４４が列側回路として機能する。

　列ソースフォロワトランジスタ２５４は、一端側が電源電圧ＶＳＳ（以下、「グランドＧＮＤ」という）に接続され、他端側が列選択スイッチ２５５の一端側に接続され、ゲートにはノイズ除去部２４３でノイズ除去された撮像信号が入力される。

　列選択スイッチ２５５は、一端側が列ソースフォロワトランジスタ２５４の他端側に接続され、他端側が水平転送線２５７に接続される。列選択スイッチ２５５は、トランジスタを用いて構成され、ゲートに水平走査部２４５から駆動信号φＨＣＬＫ＜Ｍ＞を供給するための信号線が接続される。列選択スイッチ２５５は、水平走査部２４５から駆動信号φＨＣＬＫ＜Ｍ＞が供給されると、オン状態となり、ノイズ除去部２４３でノイズ除去された撮像信号を水平転送線２５７へ転送する。なお、水平転送線２５７には、図示しない水平リセットトランジスタが接続され、水平リセットトランジスタにタイミング生成部２８から駆動信号が入力されることによって、水平リセットトランジスタがオン状態となり、水平転送線２５７をリセットする。

　このように構成された列ソースフォロワバッファ２４４は、タイミング生成部２８から駆動信号φＨＣＬＫ＜Ｍ＞が列選択スイッチ２５５に印加されると、列選択スイッチ２５５がオン状態となり、水平転送線２５７を介してノイズ除去部２４３でノイズ除去された撮像信号がバッファ部２５に順次入力される。

　〔バッファ部の構成〕
　次に、バッファ部２５の構成について説明する。
　図４に示すバッファ部２５は、水平走査部２４５によって順次選択された列ソースフォロワバッファ２４４が接続されることによって、ボルテージフォロワ回路を形成し、入力される撮像信号の電圧に対してインピーダンス変換を行ってＡ／Ｄ変換装置２７へ出力する。具体的には、バッファ部２５は、水平走査部２４５によって順次選択された列ソースフォロワバッファ２４４が接続されることによって、入力される撮像信号をボルテージフォロワにより１倍に増幅してＡ／Ｄ変換装置２７へ出力する。バッファ部２５は、画素２３０の奇数列および偶数列それぞれに設けられた第１のグローバル側回路２６０および第２のグローバル側回路２７０を有する。なお、第１のグローバル側回路２６０および第２のグローバル側回路２７０は、インピーダンス変換部として機能する。

　第１のグローバル側回路２６０は、定電流源２５６と、スイッチ２６１と、第１のトランジスタ２６２と、第２のトランジスタ２６３と、第３のトランジスタ２６４と、定電流源２６５と、を有する。

　定電流源２５６は、一端側が水平転送線２５７に接続され、他端側が電源電圧ＶＤＤに接続される。定電流源２５６は、撮像信号を水平転送線２５７へ読み出す。水平転送線２５７へ読み出された撮像信号は、後述するスイッチ２６１を介して第１のトランジスタ２６２のソース側に入力される。なお、本実施の形態１では、定電流源２５６が第１の定電流源として機能する。

　スイッチ２６１は、一端側が水平転送線２５７を介して列ソースフォロワバッファ２４４の列選択スイッチ２５５に接続され、他端側が第１のトランジスタ２６２のソース側に接続される。スイッチ２６１は、列ソースフォロワバッファ２４４の列選択スイッチ２５５と同様の抵抗値を有し、例えばトランジスタを用いて構成される。スイッチ２６１は、常にオン状態で設けられ、水平転送線２５７と第１のトランジスタ２６２とを接続する。

　第１のトランジスタ２６２は、一端側（ソース側）がスイッチ２６１および水平転送線２５７を介して列ソースフォロワバッファ２４４の列選択スイッチ２５５に接続され、他端側（ドレイン側）が第２のトランジスタ２６３の一端側（ドレイン側）に接続され、ゲートがＡ／Ｄ変換装置２７に接続される。第１のトランジスタ２６２は、ＰＭＯＳを用いて構成される。

　第２のトランジスタ２６３は、一端側（ドレイン側）に第１のトランジスタ２６２の他端側（ドレイン側）および第１のトランジスタ２６２のゲートが接続され、他端側（ソース側）がグランドＧＮＤに接続され、ゲートが定電流源２６５に接続される。第２のトランジスタ２６３は、ＮＭＯＳを用いて構成される。

　第３のトランジスタ２６４は、一端側（ドレイン側）が定電流源２６５（第２の定電流源）に接続され、他端側（ソース側）がグランドＧＮＤに接続され、ゲートが定電流源２６５に接続される。

　このように構成された第１のグローバル側回路２６０は、水平走査部２４５によって順次選択された奇数列の列ソースフォロワバッファ２４４（列側回路）が接続されることによって、ボルテージフォロワ回路となり、列ソースフォロワバッファ２４４から入力される撮像信号（Ｖｉｎ）の電圧に対してインピーダンス変換を行い、ボルテージフォロワにより１倍に増幅して撮像信号（Ｖｏｕｔ）をＡ／Ｄ変換装置２７へ出力する。

　第２のグローバル側回路２７０は、上述した第１のグローバル側回路２６０と同一の構成を有し、定電流源２５６と、スイッチ２６１と、第１のトランジスタ２６２と、第２のトランジスタ２６３と、第３のトランジスタ２６４と、定電流源２６５と、を有する。

　このように構成された第２のグローバル側回路２７０は、水平走査部２４５によって順次選択された偶数列の列ソースフォロワバッファ２４４（列側回路）が接続されることによって、ボルテージフォロワ回路を形成し、入力される撮像信号（Ｖｉｎ）の電圧に対してインピーダンス変換を行い、ボルテージフォロワにより１倍に増幅した撮像信号（Ｖｏｕｔ）をＡ／Ｄ変換装置２７へ出力する。

　基準信号生成部２６は、画素２３０によって生成された撮像信号と同相の揺らぎ成分を有し、撮像信号の補正処理に用いられる基準信号を生成してＡ／Ｄ変換装置２７へ出力する。なお、基準信号生成部２６の回路の詳細は、後述する図６において説明する。

　Ａ／Ｄ変換装置２７は、受光部２３における奇数列および偶数列の各々に設けられ、奇数列の画素２３０から出力されたアナログの撮像信号をデジタルの撮像信号に変換して外部へ出力する第１のＡ／Ｄ変換部２８０、および偶数列の画素２３０から出力されたアナログの撮像信号をデジタルの撮像信号に変換して外部へ出力する第２のＡ／Ｄ変換部２９０と、を有する。なお、第１のＡ／Ｄ変換部２８０および第２のＡ／Ｄ変換部２９０の回路の詳細は、後述する図７において説明する。

　〔基準電圧生成部の構成〕
　次に、上述した図３において説明した基準電圧生成部２４６の構成について説明する。図５は、基準電圧生成部２４６の構成を示す回路図である。

　図５に示す基準電圧生成部２４６（定電圧信号生成部）は、２つの抵抗２９１ａおよび２９１ｂからなり、一端がＶＤＤ_Ａ／Ｄ（例えば３．３Ｖ）に接続され、他端がグランドＧＮＤに接続された抵抗分圧回路２９１と、タイミング生成部２８から印加される駆動信号φＶＳＨで駆動されるスイッチ２９２（トランジスタ）と、電源から独立させて、揺らぎから開放させるためのサンプリング容量２９３（コンデンサ）と、を含む。

　このように構成された基準電圧生成部２４６は、スイッチ２９２の駆動により駆動信号φＶＳＨが駆動するタイミングで、ノイズ除去部２４３のクランプ電圧ＶＣＬＰを生成してノイズ除去部２４３へ出力する。

　〔基準信号生成部の構成〕
　次に、上述した図３および図４において説明した基準信号生成部２６の詳細な構成について説明する。図６は、基準信号生成部２６の構成を模式的に示す回路図である。

　図６に示す基準信号生成部２６は、２つの抵抗３０１ａおよび抵抗３０１ｂからなる抵抗分割回路３０１と、タイミング生成部２８から印加される駆動信号で駆動するスイッチ３０２（トランジスタ）と、電源から独立させて、揺らぎから開放させるためのサンプリング容量３０３（コンデンサ）と、画素相当回路３０４と、ノイズ除去相当回路３０５と、列相当回路３０６と、バッファ相当回路３０７と、を有する。

　画素相当回路３０４は、画素２３０の画素ソースフォロワトランジスタ２３７および定電流源２４２の各々と相当な回路を形成し、画素ソースフォロワトランジスタ２３７ａと、画素ソースフォロワトランジスタ２３７ａを駆動する定電流源２４２ａと、を有する。

　画素ソースフォロワトランジスタ２３７ａは、一端側（ドレイン側）が電源電圧ＶＤＤに接続され、他端側（ソース側）が定電流源２４２ａに接続され、ゲートにはサンプリング容量３０３から転送された信号が転送される信号線が接続される。

　定電流源２４２ａは、一端側が画素ソースフォロワトランジスタ２３７ａに接続され、他端側がグランドＧＮＤに接続される。定電流源２４２ａは、画素ソースフォロワトランジスタ２３７ａを駆動し、画素ソースフォロワトランジスタ２３７ａの出力をノイズ除去相当回路３０５へ出力させる。

　ノイズ除去相当回路３０５は、上述したノイズ除去部２４３と相当な回路を形成し、転送容量２５２（ＡＣ結合コンデンサ）と、クランプスイッチ２５３と、を有する。ノイズ除去相当回路３０５は、上述したノイズ除去部２４３と相当な回路のため、詳細な説明は省略する。

　列相当回路３０６は、上述した列ソースフォロワバッファ２４４と相当な回路を形成し、列ソースフォロワトランジスタ２５４と、列選択スイッチ２５５と、を有する。列相当回路３０６は、上述した列ソースフォロワバッファ２４４と相当な回路のため、詳細な説明は省略する。

　バッファ相当回路３０７は、上述した第１のグローバル側回路２６０と相当な回路を形成し、定電流源２５６と、スイッチ２６１と、第１のトランジスタ２６２と、第２のトランジスタ２６３と、第３のトランジスタ２６４と、定電流源２６５と、を有する。バッファ相当回路３０７は、上述した第１のグローバル側回路２６０と相当な回路のため、詳細な説明は省略する。

　このように構成された基準信号生成部２６は、画素２３０によって生成された撮像信号と同相の揺らぎ成分を有し、撮像信号の補正処理に用いられる基準信号（ＶＲＥＦ）を生成してＡ／Ｄ変換装置２７へ出力する。

　〔第１のＡ／Ｄ変換部の構成〕
　次に、第１のＡ／Ｄ変換部２８０の構成について説明する。図７は、第１のＡ／Ｄ変換部２８０の構成を模式的に説明する回路図である。なお、第１のＡ／Ｄ変換部２８０および第２のＡ／Ｄ変換部２９０は、同じ回路構成のため、以下においては、第１のＡ／Ｄ変換部２８０の構成のみ説明し、第２のＡ／Ｄ変換部２９０の構成の説明は省略する。また、図７に示す第１のＡ／Ｄ変換部２８０は、逐次比較型のＡ／Ｄ変換装置であり、９ビット（bit）出力のＡ／Ｄ変換装置であるが、これに限定されず、出力ビット数を適宜変更することができる。なお、第１のＡ／Ｄ変換部２８０は、逐次比較型のＡ／Ｄ変換装置である必要はなく、省電力可能なＡ／Ｄ変換装置であればよく、例えばナイキスト型のＡ／Ｄ変換装置であってもよい。

　図７に示す第１のＡ／Ｄ変換部２８０は、サンプリング回路４０１と、容量性ＤＡＣ回路４０２と、比較回路４０３と、補正回路４０４と、制御回路４０５と、を備える。

　サンプリング回路４０１は、差動入力信号を構成する１対の撮像信号（Ｖsignal）および基準信号（ＶＲＥＦ）に対して、タイミング生成部２８から入力されるクロック信号ＣＬＫに基づいて、同一のタイミングでトラック・ホールド（Track　and　Hold）を行い、アナログの撮像信号および基準信号をサンプリングする。サンプリング回路４０１は、スイッチ４０１ａと、スイッチ４０１ｂと、を有する。

　スイッチ４０１ａは、オン状態であるとき、上述した第１のグローバル側回路２６０と容量性ＤＡＣ回路４０２との間を導通させ、オフ状態であるとき、第１のグローバル側回路２６０と容量性ＤＡＣ回路４０２との間を高インピーダンス状態とする。スイッチ４０１ａは、非反転入力端子ＩＮＰを介してアナログの撮像信号が入力される。スイッチ４０１ａは、オン状態からオフ状態に切り替わるタイミングに後述する容量部４０２ａＰにアナログの撮像信号をホールドしてサンプリングする。スイッチ４０１ａは、タイミング生成部２８から入力されるクロック信号ＣＬＫに基づいて、オン状態とオフ状態とが切り替わる。

　スイッチ４０１ｂは、オン状態であるとき、上述した基準信号生成部２６と容量性ＤＡＣ回路４０２との間を導通させ、オフ状態であるとき、基準信号生成部２６と容量性ＤＡＣ４０２との間を高インピーダンス状態とする。スイッチ４０１ｂは、反転入力端子ＩＮＮを介してアナログの基準信号が入力される。スイッチ４０１ｂは、オン状態からオフ状態に切り替わるタイミングに後述する容量部４０２ａＮにアナログの基準信号をホールドしてサンプリングする。スイッチ４０１ｂは、タイミング生成部２８から入力されるクロック信号ＣＬＫに基づいて、オン状態とオフ状態とが切り替わる。

　容量性ＤＡＣ回路４０２は、制御回路４０５によって生成されたデジタル信号（ＤＮ０～ＤＮ８，ＤＰ０～ＤＰ８）に基づくアナログ信号を生成し、サンプリング回路４０１によりホールドされ、サンプリングされた撮像信号および基準信号の各々から参照信号（基準信号ＶＲＥＦと異なる別の基準信号）を減算することによって、差動入力信号と９ビットのデジタル信号Ｄ０～Ｄ８との間の累積残差を取得する。容量性ＤＡＣ回路４０２は、撮像信号および基準信号の各々から参照信号を減算した減算結果を、累積残差が反映されたアナログの撮像信号（ＩＮＰ）および基準信号（ＩＮＮ）として、比較回路４０３へ出力する。容量性ＤＡＣ回路４０２は、容量部４０２ａＮと、駆動部４０２ｂＮと、容量部４０２ａＰと、駆動部４０２ｂＰと、を有する。

　容量部４０２ａＰは、減衰容量ＣｈＰとバイナリ容量Ｃ０Ｐ～Ｃ８Ｐと、を有する。減衰容量ＣｈＰは、スイッチ４０１ａに接続された配線に相当する信号ノードＮＰとグランドＧＮＤとの間に接続される。また、バイナリ容量Ｃ０Ｐ～Ｃ８Ｐの各々は、信号ノードＮＰと駆動部４０２ｂＰの出力部との間に接続される。即ち、バイナリ容量Ｃ０Ｐ～Ｃ８Ｐの各々は、一方の電極が信号ノードＮＰに共通接続され、他方の電極が後述する駆動部４０２ｂＰを構成するインバータＱ０Ｐ～Ｑ８Ｐの出力部に個別に接続される。バイナリ容量Ｃ０Ｐ～Ｃ８Ｐは、制御回路４０５によって生成されるデジタル信号ＤＰ０～ＤＰ８に対応して配置されている。バイナリ容量Ｃ０Ｐ～Ｃ８Ｐの各々の容量値は異なる。例えば、デジタル信号ＤＰ（ｎ＋１）に対応する容量Ｃ（ｎ＋１）Ｐの容量値は、デジタル信号ＤＰｎに対応する容量ＣｎＰの容量値の２倍である（ｎは、０から７までの整数）。即ち、バイナリ容量Ｃ０Ｐ～Ｃ８Ｐの各々の容量値は、デジタル信号ＤＰ０～ＤＰ８の各ビットの位に応じた２進数で重み付けされている。

　容量部４０２ａＮは、容量部４０２ａＰと同様に、減衰容量ＣｈＮとバイナリ容量Ｃ０Ｎ～Ｃ８Ｎと、を有する。減衰容量ＣｈＮは、スイッチ４０１ｂに接続された配線に相当する信号ノードＮＮとグランドＧＮＤとの間に接続される。また、バイナリ容量Ｃ０Ｎ～Ｃ８Ｎの各々は、信号ノードＮＮと駆動部４０２ｂＮの出力部との間に接続される。即ち、バイナリ容量Ｃ０Ｎ～Ｃ８Ｎの各々は、一方の電極が信号ノードＮＮに共通接続され、他方の電極が後述する駆動部４０２ｂＮを構成するインバータＱ０Ｎ～Ｑ８Ｎの出力部に個別に接続される。バイナリ容量Ｃ０Ｎ～Ｃ８Ｎは、制御回路４０５によって生成されるデジタル信号ＤＮ０～ＤＮ８に対応して配置されている。なお、バイナリ容量Ｃ０Ｎ～Ｃ８Ｎの容量値についても、バイナリ容量Ｃ０Ｐ～Ｃ８Ｐと同様に２進数で重み付けされている。また、容量部４０２ａＮを構成するバイナリ容量Ｃ０Ｎ～Ｃ８Ｎの各容量値の各々は、容量部４０２ａＰを構成するバイナリ容量Ｃ０Ｐ～Ｃ８Ｐの各々の容量値と同じに設定されている。

　駆動部４０２ｂＰは、インバータＱ０Ｐ～Ｑ８Ｐを有する。インバータＱ０Ｐ～Ｑ８Ｐには、電源電圧ＶＤＤ＿Ａ／Ｄが供給される。このことは、インバータＱ０Ｐ～Ｑ８Ｐの各々から出力されるアナログ信号の振幅が電源電圧ＶＤＤ＿Ａ／Ｄに等しいことを意味する。インバータＱ０Ｐ～Ｑ８Ｐは、制御回路４０５によって生成されるデジタル信号ＤＰ０～ＤＰ８に対応して配置されている。インバータＱ０Ｐ～Ｑ８Ｐの各々には、制御回路４０５から、デジタル信号ＤＰ０～ＤＰ８の各ビットが入力される。また、インバータＱ０Ｐ～Ｑ８Ｐの出力部の各々は、バイナリ容量Ｃ０Ｐ～Ｃ８Ｐの他方の電極に接続される。

　インバータＱ０Ｐ～Ｑ８Ｐは、制御回路４０５から入力されるデジタル信号ＤＰ０～ＤＰ８を反転することによって参照信号を生成する。容量部４０２ａＰが有する複数のバイナリ容量Ｃ０Ｐ～Ｃ８Ｐは、電荷再配分により、減衰容量ＣｈＰに保持されているアナログの撮像信号Ｖsignalに基づく電荷から、参照信号に基づく電荷を引き抜くことによって、撮像信号Ｖsignalから参照信号を減算する。容量部４０２ａＰは、減算結果であるアナログ信号ＶＣＰを比較回路４０３へ出力する。

　駆動部４０２ｂＮは、インバータＱ０Ｎ～Ｑ８Ｎを備えている。インバータＱ０Ｎ～Ｑ８Ｎには、電源電圧ＶＤＤ＿Ａ／Ｄが供給される。このことは、インバータＱ０Ｎ～Ｑ８Ｎの各々から出力される基準信号の振幅が電源電圧ＶＤＤ＿Ａ／Ｄに等しいことを意味する。インバータＱ０Ｎ～Ｑ８Ｎは、制御回路４０５によって生成されるデジタル信号ＤＮ０～ＤＮ８に対応して配置されている。インバータＱ０Ｎ～Ｑ８Ｎの各々には、制御回路４０５から、デジタル信号ＤＮ０～ＤＮ８の各ビットが入力される。また、インバータＱ０Ｎ～Ｑ８Ｎの出力部の各々は、バイナリ容量Ｃ０Ｎ～Ｃ８Ｎの他方の電極に接続される。

　インバータＱ０Ｎ～Ｑ８Ｎは、制御回路４０５から入力されるデジタル信号ＤＮ０～ＤＮ８を反転することによって参照信号を生成する。容量部４０２ａＮが有する複数のバイナリ容量Ｃ０Ｎ～Ｃ８Ｎは、電荷再配分により、減衰容量ＣｈＮに保持されているアナログの基準信号ＶＲＥＦに基づく電荷から、参照信号に基づく電荷を引き抜くことによって、アナログの基準信号ＶＲＥＦから参照信号を減算する。容量部４０２ａＮは、減算結果であるアナログ信号ＶＣＮを出力する。

　比較回路４０３（コンパレータ）は、容量性ＤＡＣ回路４０２から入力されるアナログの撮像信号とアナログの基準信号とを比較し、その大小関係に応じた比較結果を示すデジタル信号ＶＯＰおよびデジタル信号ＶＯＮを出力する。具体的には、比較回路４０３は、アナログの撮像信号の信号レベルがアナログの基準信号の信号レベルよりも高い場合、デジタル信号ＶＯＰとしてハイレベルの信号を出力し、デジタル信号ＶＯＮとしてローレベルの信号を出力する。逆に、比較回路４０３は、アナログの撮像信号の信号レベルがアナログの基準信号の信号レベルよりも低い場合、デジタル信号ＶＯＰとしてローレベルの信号を出力し、デジタル信号ＶＯＮとしてハイレベルの信号を出力する。比較回路４０３は、後述する制御回路４０５によって生成される内部クロック信号ＢＩＴ＿ＣＬＫおよび反転内部クロック信号ＢＩＴ＿ＣＬＫｂに基づいて制御される。

　補正回路４０４は、比較回路４０３の前段側に設けられ、比較回路４０３の入力トランジスタにおける寄生容量を相殺した一対の電圧信号を比較回路４０３へ出力する。具体的には、補正回路４０４は、比較回路４０３の入力トランジスタの寄生容量（ゲート容量）を相殺することによって、比較回路４０３に入力される一対のアナログの信号電圧を補正して比較回路４０３へ出力する。補正回路４０４は、比較回路４０３の入力トランジスタの寄生容量を相殺する補正用トランジスタ４０４ａと、補正用トランジスタ４０４ａにバイアス電圧ＶＢを印加するバイアス回路４０４ｂと、を有する。補正用トランジスタ４０４ａのゲート端子は、比較回路４０３の入力端子に、補正用トランジスタ４０４ａのドレイン端子とソース端子は互いに接続されてバイアス回路４０４ｂに接続されている。補正用トランジスタ４０４ａは、ゲート端子と共通接続されたドレイン・ソース端子間とでＭＯＳ容量を構成する。補正用トランジスタ４０４ａの容量の電圧依存性は、比較回路４０３の入力トランジスタの電圧依存と逆特性を有する。なお、補正用トランジスタ４０４ａの電圧依存性については後述する。

　制御回路４０５は、ＳＡＲ（Successive　Approximation　Register）ロジック回路として機能し、２分探索アルゴリズムに従って、比較回路４０３による比較結果を示すデジタル信号ＶＯＰおよびデジタル信号ＶＯＮに対応するデジタル信号ＤＰ０～ＤＰ８、およびデジタル信号ＤＮ０～ＤＮ８の各ビットの値を逐次判定する。制御回路４０５は、デジタル信号ＶＯＰおよびデジタル信号ＶＯＮに対応するデジタル信号ＤＰ０～ＤＰ８およびデジタル信号ＤＮ０～ＤＮ８を容量性ＤＡＣ回路４０２に供給する。このうち、制御回路４０５は、デジタル信号ＤＰ０～ＤＰ８を、Ａ／Ｄ変換結果を表すデジタル信号Ｄ０～Ｄ８として出力する（Ｖｏｕｔ）。また、制御回路４０５は、比較回路４０３を制御する内部クロック信号ＢＩＴ＿ＣＬＫおよび反転内部クロック信号ＢＩＴ＿ＣＬＫｂを生成し、比較回路４０３へ供給する。制御回路４０５は、タイミング生成部２８によって生成されたクロック信号ＣＬＫに基づいて制御される。制御回路４０５は、クロック信号ＣＬＫがハイレベルの期間において、内部クロック信号ＢＩＴ＿ＣＬＫおよび反転内部クロック信号ＢＩＴ＿ＣＬＫｂを発生させる。

　このように構成された第１のＡ／Ｄ変換部２８０は、デジタル信号Ｄ０～Ｄ８の最上位ビット（Ｄ８）から最下位ビット（Ｄ０）に向かって、１ビットずつ順にＡ／Ｄ変換結果を取得する。このＡ／Ｄ変換の過程で、比較回路４０３は、容量性ＤＡＣ回路４０２によって上述した減算が行われる都度、それまでの累積残差が反映されたアナログの撮像信号（ＩＮＰ）の信号レベル（電圧）とアナログの基準信号（ＩＮＮ）の信号レベル（電圧）とを比較する。

　また、第１のＡ／Ｄ変換部２８０の差動入力レンジは、下記の式（１）となる。

　ここで、Ｃｓｔ１は、メタル配線間（ノード配線）に生じる寄生容量を示し、Ｃｓｔ２は、比較回路４０３の入力容量を示し、Ｃｓｔ３は、補正用トランジスタ４０４ａにより生成されるＭＯＳ容量を示し、Ｃｈは、容量性ＤＡＣ回路４０２の減衰容量を示す。

　上述した式（１）において、Ｃｄａｃ＝Ｃｈ＋Ｃｓｔ１＋Ｃｓｔ２＋Ｃｓｔ３となるようにＣｈを設定するとゲイン係数が１となり、フルスケールレンジを確保することができる。このため、本実施の形態１では、補正用トランジスタ４０４ａの容量は、ＭＯＳ容量の値が比較回路４０３の入力トランジスタのゲート容量と逆特性のバイアス電圧の依存性を示すように設定する。

　〔補正用トランジスタの特性〕
　次に、補正用トランジスタ４０４ａの容量と比較回路４０３の容量の電圧依存特性について説明する。図８は、比較回路４０３の入力容量と補正回路４０４の補正用トランジスタ４０４ａの入力容量との電圧依存特性の関係を示す図である。図８において、横軸が比較回路４０３の入力電圧（Ｖ）を示し、縦軸が容量を示す。また、図８において、曲線Ｌ１が比較回路４０３の電圧依存特性を示し、曲線Ｌ２が補正用トランジスタ４０４ａの電圧依存特性を示し、曲線Ｌ３が補正用トランジスタ４０４ａの容量（ＶＢパラメータ）と比較回路４０３の入力容量との合成容量における電圧依存特性を示す。

　図８に示すように、補正用トランジスタ４０４ａは、容量が比較回路４０３の入力トランジスタのゲート容量と逆特性のバイアス電圧依存性を有するように設定する。具体的には、ユーザは、補正用トランジスタ４０４ａのバイアス電圧ＶＢを適切に設定することにより、補正用トランジスタ４０４ａの容量と比較回路４０３の入力容量との合成容量を略フラットとなるように設定する。より具体的には、曲線Ｌ２に示すように、ユーザは、補正用トランジスタ４０４ａのバイアス電圧ＶＢを適切に設定することにより、比較回路４０３の入力トランジスタのゲート容量と逆特性のバイアス電圧依存性を持たせることで、曲線Ｌ３に示すように補正用トランジスタ４０４ａのＭＯＳ容量と比較回路４０３の入力容量との合成容量を略フラットとなるように設定することができる。

　図９は、従来の逐次比較型のＡ／Ｄ変換装置が出力する出力信号のＩＮＬ（Integral　Non-Linearity：積分非直線性誤差）特性を示す。図１０は、第１のＡ／Ｄ変換部２８０が出力する出力信号のＩＮＬ特性を示す。図９および図１０において、横軸がｃｏｄｅを示し、縦軸がＩＮＬ［ａ．ｕ．］を示す。また、図９の曲線Ｌ３１が従来の逐次比較型のＡ／Ｄ変換装置が出力する出力信号のＩＮＬ特性を示し、図１０の曲線Ｌ３２が第１のＡ／Ｄ変換部２８０が出力する出力信号のＩＮＬ特性を示す。

　図１０の曲線Ｌ３２に示すように、第１のＡ／Ｄ変換部２８０は、出力信号が略フラットなものとなり、ゲインがＡ／Ｄ変換の最中に変動することを防止することができるので、出力信号の線形性を維持することができる。

　〔撮像装置の動作〕
　次に、撮像装置２０の動作について説明する。図１１Ａは、撮像装置２０の動作を示すタイミングチャートである。図１１Ｂは、図１１Ａの領域Ｒ１のタイミングチャートの一部を拡大した模式図である。図１１Ａにおいては、受光部２３の行＜ｎ＞の画素２３０から撮像信号を読み出し、Ａ／Ｄ変換装置２７からデジタルの撮像信号が出力されるまでを説明する。また、図１１Ａに示すタイミングチャートでは説明の便宜上、画素２３０に１つの光電変換素子２３１のみが含まれるものとしている。画素２３０に複数の光電変換素子２３１が含まれる場合（画素共有の場合）には、このタイミングチャートに示す１映像信号ライン分の動作を画素２３０に含まれる光電変換素子２３１の数分だけ繰り返し行う。また、図１１Ａにおいて、最上段から順に、駆動信号φＲ、駆動信号φＴ、駆動信号φＶＣＬ、駆動信号ＳＷ２１～ＳＷ２ｎ、転送容量２５２の電圧ＶＩＮ１～ＶＩＮｎ、バッファ部２５の出力電圧Ｖｏｕｔ、Ａ／Ｄ変換装置２７の変換タイミング、基準クロックＣＬＫ、Ａ／Ｄ変換装置２７の変換結果の出力タイミングおよび基準信号ＶＲＥＦを示す。また、図１１Ｂにおいて、最上段から順に、基準信号ＶＲＥＦ、バッファ部２５の出力電圧Ｖｏｕｔ、基準クロックＣＬＫ、Ａ／Ｄ変換装置２７の動作モードおよびバッファ部２５の出力電圧Ｖｏｕｔから基準信号ＶＲＥＦの差分（Ｖｏｕｔ－ＶＲＥＦ）を示す。

　図１１Ａおよび図１１Ｂに示すように、まず、タイミング生成部２８は、クランプスイッチ２５３をオン（駆動信号φＶＣＬがＨｉｇｈ）し、画素リセット部２３６をオン（パルス状の駆動信号φＲ＜０＞がＨｉｇｈ）、転送トランジスタ２３４をオフ（パルス状の駆動信号φＴ＜０＞がＬｏｗ）することにより（時間Ｔ１）、読み出し対象の画素２３０特有のばらつきと、画素リセット時のノイズ等を含むノイズ信号を画素２３０から垂直転送線２３９に出力する。このとき、クランプスイッチ２５３をオン（駆動信号φＶＣＬがＨｉｇｈ）状態にしたままにすることにより、列ソースフォロワバッファ２４４のゲートがクランプ電圧ＶＣＬＰの電圧となり、転送容量２５２にＶＲＳＴ－ＶＣＬＰを充電する。

　次に、タイミング生成部２８は、クランプスイッチ２５３をオフ（駆動信号φＶＣＬがＬｏｗ）にした状態で、転送トランジスタ２３４をオン（パルス状の駆動信号φＴ＜０＞がＨｉｇｈ）することにより、電荷変換部２３３が光電変換素子２３１によって光電変換された信号を垂直転送線２３９に読み出す（時間Ｔ２）。この状態で、電荷変換部２３３によって電圧変換された撮像信号ＶＳＩＧは、垂直転送線２３９に転送される。この動作により、転送容量２５２に、ＶＣＬＰ－（ＶＲＳＴ１－ＶＳＩＧ１）を充電する。これにより、転送容量２５２を介して、ノイズ信号が差し引かれた撮像信号（光信号）が、列ソースフォロワバッファ２４４のゲートに出力される。ここで、列ソースフォロワバッファ２４４のゲートに出力される信号は、クランプ電圧ＶＣＬＰを基準としてサンプリングされた信号である。

　続いて、タイミング生成部２８は、列選択スイッチ２５５をオン（駆動信号ＳＷ２１がＨｉｇｈ）することにより（時間Ｔ３）、転送容量２５２に充電された撮像信号Ｖｏｕｔ（ＶＣＬＰ－（ＶＲＳＴ１－ＶＳＩＧ１））が列ソースフォロワバッファ２４４および第１のグローバル側回路２６０を介してＡ／Ｄ変換装置２７へ出力される。

　その後、タイミング生成部２８は、列選択スイッチ２５５を切り替えてオンオフ（駆動信号ＳＷ２１がＬｏｗ、駆動信号ＳＷ２２がＨｉｇｈ）することにより（時間Ｔ４）、転送容量２５２に充電された撮像信号Ｖｏｕｔ（ＶＣＬＰ－（ＶＲＳＴ２－ＶＳＩＧ２））が列ソースフォロワバッファ２４４および第１のグローバル側回路２６０を介してＡ／Ｄ変換装置２７へ出力される。このとき、Ａ／Ｄ変換装置２７は、基準信号生成部２６から出力された基準信号ＶＲＥＦに基づいて、転送容量２５２から出力された撮像信号Ｖｏｕｔに対してＡ／Ｄ変換を行ってデジタルの撮像信号Ｄ１を外部へ出力する。

　続いて、タイミング生成部２８は、列選択スイッチ２５５を順次切り替えてオンオフ（駆動信号ＳＷ２２～ＳＷ２ｎ）することにより（時間ＴＮ）、転送容量２５２に充電された撮像信号Ｖｏｕｔ（ＶＣＬＰ－（ＶＲＳＴｎ－ＶＳＩＧｎ））が列ソースフォロワバッファ２４４および第１のグローバル側回路２６０を介してＡ／Ｄ変換装置２７へ順次出力される。このとき、Ａ／Ｄ変換装置２７は、基準信号生成部２６から出力された基準信号ＶＲＥＦに基づいて、転送容量２５２から順次出力された撮像信号Ｖｏｕｔに対してＡ／Ｄ変換を行ってデジタルの撮像信号Ｄ２～ＤＮを外部へ順次出力する。

　このような動作を、撮像装置２０は、受光部２３の列数分（または読み出しが必要な列数分）繰り返すことにより、撮像信号の同相の揺らぎ成分がキャンセルされたデジタルの撮像信号を外部へ出力する。さらに、撮像装置２０は、１ライン分の読み出し動作を画素行数分（または読み出しが必要な行数分）繰り返すことにより、１フレーム分のデジタルの撮像信号を外部へ出力する。

　また、図１１Ｂに示すように、基準信号ＶＲＥＦおよび撮像信号Ｖｏｕｔは、同相ノイズが乗るが、バッファ部２５の出力電圧Ｖｏｕｔから基準信号ＶＲＥＦの差分（Ｖｏｕｔ－ＶＲＥＦ）は、同相ノイズの影響を受けない。Ａ／Ｄ変換装置２７は、バッファ部２５から入力された撮像信号Ｖｏｕｔおよび基準信号生成部２６から生成された基準信号ＶＲＥＦを同一のタイミングでサンプリングし、デジタルの撮像信号Ｖｏｕｔを外部へ出力する。この結果、Ａ／Ｄ変換結果は、同相ノイズの影響を受けない。

　以上説明した本発明の実施の形態１によれば、第１のグローバル側回路２６０が水平走査部２４５によって順次選択された奇数列の列ソースフォロワバッファ２４４（列側回路）が接続されることによって、ボルテージフォロワ回路となり、列ソースフォロワバッファ２４４から入力される撮像信号（Ｖｉｎ）の電圧に対してインピーダンス変換を行い、ボルテージフォロワにより増幅率を１倍に増幅して撮像信号（Ｖｏｕｔ）を出力するので、列ソースフォロワバッファ２４４が出力する撮像信号のレベルを最大限に用いることができる。

　また、本発明の実施の形態１によれば、画素２３０よりも低い電源電圧で動作するＡ／Ｄ変換装置２７へ出力する場合において、Ａ／Ｄ変換装置２７の入力ダイナミックレンジと線形性を確保することができる。

　さらに、本発明の実施の形態１によれば、列ソースフォロワバッファ２４４の入力換算雑音を低減することができる。

　また、本発明の実施の形態１によれば、基準信号生成部２６が画素２３０で生成された撮像信号と同相の揺らぎ成分を有する基準信号を生成するので、同相ノイズの影響を実質的に受けない状態で撮像信号をデジタルの撮像信号に変換して出力することができる。

　また、本発明の実施の形態１によれば、比較回路４０３の入力端子に接続される容量を略フラットにすることができるので、Ａ／Ｄ変換装置２７が出力する出力信号の線形性が劣化することを防止することができる。

（実施の形態１の変形例１）
　次に、本発明の実施の形態１の変形例１について説明する。本実施の形態１の変形例１は、上述した実施の形態１に係る基準信号生成部２６の構成が異なる。以下においては、本実施の形態１の変形例１に係る基準信号生成部の構成について説明する。なお、上述した実施の形態１に係る内視鏡システム１と同一の構成には同一の符号を付して説明を省略する。

　〔基準信号生成部の構成〕
　図１２は、本発明の実施の形態１の変形例１に係る基準信号生成部の構成を模式的に示す回路図である。

　図１２に示す基準信号生成部２６ａは、上述した実施の形態１に係る基準信号生成部２６からノイズ除去相当回路３０５、列相当回路３０６および、バッファ相当回路３０７を省略した構成であり、２つの抵抗３０１ａおよび抵抗３０２ｂからなる抵抗分割回路３０１と、タイミング生成部２８から印加される駆動信号で駆動するスイッチ３０２（トランジスタ）と、電源から独立させて、揺らぎから開放させるためのサンプリング容量３０３（コンデンサ）と、画素相当回路３０４と、を有する。

　以上説明した本発明の実施の形態１の変形例１によれば、画素２３０によって生成された撮像信号と同相の揺らぎ成分を有し、撮像信号の補正処理に用いられる基準信号を生成してＡ／Ｄ変換装置２７へ出力することができるうえ、撮像素子２１のチップ面積を小型化することができる。

（実施の形態１の変形例２）
　次に、本発明の実施の形態１の変形例２について説明する。本実施の形態１の変形例２は、上述した実施の形態１に係る基準信号生成部２６の構成が異なる。以下においては、本実施の形態１の変形例２に係る基準信号生成部の構成について説明する。なお、上述した実施の形態１に係る内視鏡システム１と同一の構成には同一の符号を付して説明を省略する。

　〔基準信号生成部の構成〕
　図１３は、本発明の実施の形態１の変形例２に係る基準信号生成部の構成を模式的に示す回路図である。

　図１３に示す基準信号生成部２６ｂは、上述した実施の形態１に係る基準信号生成部２６からスイッチ３０２（トランジスタ）、サンプリング容量３０３（コンデンサ）、画素相当回路３０４、ノイズ除去相当回路３０５、列相当回路３０６およびバッファ相当回路３０７を省略した構成であり、２つの抵抗３０１ａおよび抵抗３０１ｂからなる抵抗分割回路３０１を有する。

　以上説明した本発明の実施の形態１の変形例２によれば、画素２３０によって生成された撮像信号と同相の揺らぎ成分を有し、撮像信号の補正処理に用いられる基準信号を生成してＡ／Ｄ変換装置２７へ出力することができるうえ、撮像素子２１のチップ面積をより小型化することができる。

（実施の形態２）
　次に、本発明の実施の形態２について説明する。本実施の形態２は、上述した実施の形態１に係る撮像素子２１の構成が異なる。以下においては、本実施の形態２に係る撮像素子の構成を説明後、本実施の形態２に係る撮像素子の動作について説明する。なお、上述した実施の形態１に係る内視鏡システム１と同一の構成には同一の符号を付して説明を省略する。

　〔撮像素子の回路の構成〕
　図１４は、本発明の実施の形態２に係る撮像素子の構成を模式的に示す回路図である。図１４に示す撮像素子２１ａは、上述した実施の形態１に係る撮像素子２１のバッファ部２５および基準信号生成部２６に換えて、バッファ部２５ａおよび基準信号生成部２６ｃを備える。

　〔バッファ部の構成〕
　まず、バッファ部２５ａの構成について説明する。バッファ部２５ａは、水平走査部２４５によって順次選択された列ソースフォロワバッファ２４４が接続されることによって、ボルテージフォロワ回路となり、入力される撮像信号をボルテージフォロワにより１倍増幅にしてＡ／Ｄ変換装置２７へ出力する。バッファ部２５ａは、画素２３０の奇数列および偶数列それぞれに設けられた第１のグローバル側回路２６０ａおよび第２のグローバル側回路２７０ａを有する。第１のグローバル側回路２６０ａおよび第２のグローバル側回路２７０ａは、インピーダンス変換部として機能する。

　第１のグローバル側回路２６０ａは、上述した実施の形態１に係る第１のグローバル側回路２６０の構成に加えて、第４のトランジスタ２６６、定電流源２６７と、第５のトランジスタ２６８と、定電流源２６９と、をさらに有する。

　第４のトランジスタ２６６は、一端側（ソース側）が定電流源２６７に接続され、他端側（ドレイン側）がグランドＧＮＤに接続され、ゲートがスイッチ２６１、第１のトランジスタ２６２および水平転送線２５７を介して列ソースフォロワバッファ２４４の列選択スイッチ２５５に接続される。第４のトランジスタ２６６は、ＰＭＯＳを用いて構成される。

　定電流源２６７は、一端側が電源電圧ＶＤＤに接続され、他端側が第４のトランジスタ２６６の一端側（ソース側）および第５のトランジスタ２６８のゲートに接続される。なお、本実施の形態２では、定電流源２６７が第３の定電流源として機能する。

　第５のトランジスタ２６８は、一端側（ドレイン側）が電源電圧ＶＤＤに接続され、他端側（ソース側）が定電流源２６９に接続され、ゲートが定電流源２６７に接続される。第５のトランジスタ２６８は、ＮＭＯＳを用いて構成される。

　定電流源２６９は、一端側がグランドＧＮＤに接続され、他端側が第５のトランジスタ２６８の他端側（ソース側）に接続される。なお、本実施の形態２では、定電流源２６９が第４の定電流源として機能する。

　このように構成された第１のグローバル側回路２６０ａは、出力段をソースフォロワ構成としているため、水平走査部２４５によって順次選択された奇数列の列ソースフォロワバッファ２４４（列側回路）が接続されることによって、ボルテージフォロワ回路となり、入力される撮像信号（Ｖｉｎ）をボルテージフォロワにより１倍に増幅した撮像信号（Ｖｏｕｔ）をＡ／Ｄ変換装置２７へ出力する。

　第２のグローバル側回路２７０ａは、上述した第１のグローバル側回路２６０ａと同一の構成を有し、定電流源２５６と、スイッチ２６１と、第１のトランジスタ２６２と、第２のトランジスタ２６３と、第３のトランジスタ２６４と、定電流源２６５と、第４のトランジスタ２６６、定電流源２６７と、第５のトランジスタ２６８と、定電流源２６９と、を有する。

　このように構成された第２のグローバル側回路２７０ａは、水平走査部２４５によって順次選択された偶数列の列ソースフォロワバッファ２４４（列側回路）が接続されることによって、ボルテージフォロワ回路となり、入力される撮像信号（Ｖｉｎ）をボルテージフォロワにより１倍に増幅した撮像信号（Ｖｏｕｔ）をＡ／Ｄ変換装置２７へ出力する。

　基準信号生成部２６ｃは、画素２３０によって生成された撮像信号と同相の揺らぎ成分を有し、撮像信号の補正処理に用いられる基準信号を生成してＡ／Ｄ変換装置２７へ出力する。なお、基準信号生成部２６ｃの回路の詳細は、後述する図１５において説明する。

　〔基準信号生成部の構成〕
　次に、図１４において説明した基準信号生成部２６ｃの詳細な構成について説明する。図１５は、基準信号生成部２６ｃの構成を模式的に示す回路図である。

　図１５に示す基準信号生成部２６ｃは、上述した実施の形態１に係る基準信号生成部２６のバッファ相当回路３０７に換えて、バッファ相当回路３０７ａを有する。

　バッファ相当回路３０７ａは、第１のグローバル側回路２６０ａと相当な回路を形成し、定電流源２５６と、スイッチ２６１と、第１のトランジスタ２６２と、第２のトランジスタ２６３と、第３のトランジスタ２６４と、定電流源２６５と、第４のトランジスタ２６６、定電流源２６７と、第５のトランジスタ２６８と、定電流源２６９と、を有する。バッファ相当回路３０７ａは、上述した第１のグローバル側回路２６０ａと相当な回路のため、詳細な説明は省略する。

　このように構成された基準信号生成部２６ｃは、画素２３０によって生成された撮像信号と同相の揺らぎ成分を有し、撮像信号の補正処理に用いられる基準信号（ＶＲＥＦ）を生成してＡ／Ｄ変換装置２７へ出力する。

　〔撮像装置の動作〕
　次に、撮像装置２０の動作について説明する。図１６Ａは、撮像装置２０の動作を示すタイミングチャートである。図１６Ｂは、図１６Ａの領域Ｒ２のタイミングチャートの一部を拡大した模式図である。図１６Ａにおいては、受光部２３の行＜ｎ＞の画素２３０から撮像信号を読み出し、Ａ／Ｄ変換装置２７からデジタルの撮像信号が出力されるまでを説明する。また、図１６Ａに示すタイミングチャートでは説明の便宜上、画素２３０に１つの光電変換素子２３１のみが含まれるものとしている。画素２３０に複数の光電変換素子２３１が含まれる場合（画素共有の場合）には、このタイミングチャートに示す１映像信号ライン分の動作を画素２３０に含まれる光電変換素子２３１の数分だけ繰り返し行う。また、図１６Ａにおいて、最上段から順に、駆動信号φＲ、駆動信号φＴ、駆動信号φＶＣＬ、駆動信号ＳＷ２１～ＳＷ２ｎ、転送容量２５２の電圧ＶＩＮ１～ＶＩＮｎ、バッファ部２５ａの出力電圧Ｖｏｕｔ、Ａ／Ｄ変換装置２７の変換タイミング、基準クロックＣＬＫ、Ａ／Ｄ変換装置２７の変換結果の出力タイミングおよび基準信号ＶＲＥＦを示す。また、図１６Ｂにおいて、最上段から順に、基準信号ＶＲＥＦ、バッファ部２５の出力電圧Ｖｏｕｔ、基準クロックＣＬＫ、Ａ／Ｄ変換装置２７の動作モードおよびバッファ部２５の出力電圧Ｖｏｕｔから基準信号ＶＲＥＦの差分（Ｖｏｕｔ－ＶＲＥＦ）を示す。

　図１６Ａおよび図１６Ｂに示すように、まず、タイミング生成部２８は、クランプスイッチ２５３をオン（駆動信号φＶＣＬがＨｉｇｈ）し、画素リセット部２３６にオン（パルス状の駆動信号φＲ＜０＞がＨｉｇｈ）、転送トランジスタ２３４をオフ（パルス状の駆動信号φＴ＜０＞がＬｏｗ）することにより（時間Ｔ１）、読み出し対象の画素２３０特有のばらつきと、画素リセット時のノイズ等を含むノイズ信号を画素２３０から垂直転送線２３９に出力する。このとき、クランプスイッチ２５３をオン（駆動信号φＶＣＬがＨｉｇｈ）状態にしたままにすることにより、列ソースフォロワバッファ２４４のゲートがクランプ電圧ＶＣＬＰの電圧となり、転送容量２５２にＶＲＳＴ－ＶＣＬＰを充電する。

　次に、タイミング生成部２８は、クランプスイッチ２５３をオフ（駆動信号φＶＣＬがＬｏｗ）にした状態で、転送トランジスタ２３４にオン（パルス状の駆動信号φＴ＜０＞がＨｉｇｈ）することにより、電荷変換部２３３が光電変換素子２３１によって光電変換された電荷を変換した信号を垂直転送線２３９に読み出す（時間Ｔ２）。この状態で、電荷変換部２３３によって電圧変換された撮像信号ＶＳＩＧは、垂直転送線２３９に転送される。この動作により、転送容量２５２に、ＶＣＬＰ－（ＶＲＳＴ１－ＶＳＩＧ１）を充電する。これにより、転送容量２５２を介して、ノイズ信号が差し引かれた撮像信号（光信号）が、列ソースフォロワバッファ２４４のゲートに出力される。ここで、列ソースフォロワバッファ２４４のゲートに出力される信号は、クランプ電圧ＶＣＬＰを基準としてサンプリングされた信号である。

　続いて、タイミング生成部２８は、列選択スイッチ２５５をオン（駆動信号ＳＷ２１がＨｉｇｈ）することにより（時間Ｔ３）、転送容量２５２に充電された撮像信号Ｖｏｕｔ（ＶＣＬＰ－（ＶＲＳＴ１－ＶＳＩＧ１））が列ソースフォロワバッファ２４４および第１のグローバル側回路２６０ａを介してＡ／Ｄ変換装置２７へ出力される。

　その後、タイミング生成部２８は、列選択スイッチ２５５を切り替えてオンオフ（駆動信号ＳＷ２１がＬｏｗ、駆動信号ＳＷ２２がＨｉｇｈ）することにより（時間Ｔ４）、転送容量２５２に充電された撮像信号Ｖｏｕｔ（ＶＣＬＰ－（ＶＲＳＴ２－ＶＳＩＧ２））が列ソースフォロワバッファ２４４および第１のグローバル側回路２６０ａを介してＡ／Ｄ変換装置２７へ出力される。このとき、Ａ／Ｄ変換装置２７は、基準信号生成部２６ｃから出力された基準信号ＶＲＥＦに基づいて、転送容量２５２から出力された撮像信号Ｖｏｕｔに対してＡ／Ｄ変換を行ってデジタルの撮像信号Ｄ１を外部へ出力する。

　続いて、タイミング生成部２８は、列選択スイッチ２５５を順次切り替えてオンオフ（駆動信号ＳＷ２２～ＳＷ２ｎ）することにより（時間ＴＮ）、転送容量２５２に充電された撮像信号Ｖｏｕｔ（ＶＣＬＰ－（ＶＲＳＴｎ－ＶＳＩＧｎ））が列ソースフォロワバッファ２４４および第１のグローバル側回路２６０ａを介してＡ／Ｄ変換装置２７へ順次出力される。このとき、Ａ／Ｄ変換装置２７は、基準信号生成部２６ｃから出力された基準信号ＶＲＥＦに基づいて、転送容量２５２から順次出力された撮像信号Ｖｏｕｔに対してＡ／Ｄ変換を行ってデジタルの撮像信号Ｄ２～ＤＮを外部へ順次出力する。

　また、図１６Ｂに示すように、基準信号ＶＲＥＦおよび撮像信号Ｖｏｕｔは、同相ノイズが乗るが、バッファ部２５の出力電圧Ｖｏｕｔから基準信号ＶＲＥＦの差分（Ｖｏｕｔ－ＶＲＥＦ）は、同相ノイズの影響を受けない。Ａ／Ｄ変換装置２７は、バッファ部２５から入力された撮像信号Ｖｏｕｔおよび基準信号生成部２６から生成された基準信号ＶＲＥＦを同一のタイミングでサンプリングし、デジタルの撮像信号Ｖｏｕｔを外部へ出力する。この結果、Ａ／Ｄ変換結果は、同相ノイズの影響を受けない。

　以上説明した本発明の実施の形態２によれば、第１のグローバル側回路２６０ａが水平走査部２４５によって順次選択された奇数列の列ソースフォロワバッファ２４４（列側回路）が接続されることによって、ボルテージフォロワ回路となり、列ソースフォロワバッファ２４４から入力される撮像信号（Ｖｉｎ）の電圧に対してインピーダンス変換を行い、ボルテージフォロワにより増幅率を１倍に増幅して撮像信号（Ｖｏｕｔ）を出力するので、列ソースフォロワバッファ２４４が出力する撮像信号のレベルを最大限に用いることができる。

　また、本発明の実施の形態２によれば、第１のグローバル側回路２６０ａをソースフォロワ型にすることにより、列ソースフォロワバッファ２４４のセトリング性能を向上させることができる。

　また、本発明の実施の形態２によれば、第１のグローバル側回路２６０ａをソースフォロワ型にすることにより、Ａ／Ｄ変換装置２７の入力容量を大きくした場合であっても、線形性を確保することができる。

　また、本発明の実施の形態２によれば、基準信号生成部２６ｃが画素２３０で生成された撮像信号と同相の揺らぎ成分を有する基準信号を生成するので、同相ノイズの影響を実質的に受けない状態で撮像信号をデジタルの撮像信号に変換して出力することができる。

　また、本発明の実施の形態２によれば、比較回路４０３の入力端子に接続される容量を略フラットにすることができるので、Ａ／Ｄ変換装置２７が出力する出力信号の線形性が劣化することを防止することができる。

（実施の形態３）
　次に、本発明の実施の形態３について説明する。本実施の形態３は、上述した実施の形態１に係るＡ／Ｄ変換装置２７における第１のＡ／Ｄ変換部２８０および第２のＡ／Ｄ変換部２９０と構成が異なる。以下においては、本実施の形態３に係る第１のＡ／Ｄ変換部および第２のＡ／Ｄ変換部の構成について説明する。なお、上述した実施の形態１に係る内視鏡システム１と同一の構成には同一の符号を付して説明を省略する。

　〔第１のＡ／Ｄ変換部の構成〕
　図１７は、本実施の形態３に係る第１のＡ／Ｄ変換部の構成を模式的に示す回路図である。なお、本実施の形態３に係る第１のＡ／Ｄ変換部および第２のＡ／Ｄ変換部は、同じ回路構成のため、以下においては、第１のＡ／Ｄ変換部の構成のみ説明し、第２のＡ／Ｄ変換部の構成の説明は省略する。また、図１７に示す第１のＡ／Ｄ変換部２８０ａは、逐次比較型のＡ／Ｄ変換装置であり、９ビット（bit）出力のＡ／Ｄ変換装置であるが、これに限定されず、出力ビット数を適宜変更することができる。

　図１７に示す第１のＡ／Ｄ変換部２８０ａは、上述した実施の形態１に係る第１のＡ／Ｄ変換部２８０の補正回路４０４に換えて、補正回路４０６を備える。

　補正回路４０６は、比較回路４０３の入力トランジスタの寄生容量を相殺することによって、比較回路４０３に入力される一対のアナログの信号を補正する。補正回路４０６は、比較回路４０３の入力トランジスタの寄生容量を相殺する補正用トランジスタ４０４ａと、補正用トランジスタ４０４ａにバイアス電圧ＶＢを印加するとともに、バイアス電圧ＶＢを調整可能なバイアス回路４０６ｂと、を有する。バイアス回路４０６ｂは、例えば可変抵抗等を用いて構成される。なお、バイアス回路４０６ｂは、ＤＡＣ回路の出力信号を用いて構成されてもよい。

　〔補正回路のバイアス電圧ＶＢの調整方法〕
　次に、上述した補正回路４０６のバイアス電圧の調整方法について説明する。図１８は、補正回路４０６のバイアス電圧の調整方法を示すフローチャートである。図１９Ａ～図１９Ｃは、補正回路４０６のバイアス電圧（ｎ）を変化させたときのＩＮＬ特性（９ビットＡＤＣ）を模式的に示す図である。図１９Ａ～図１９Ｃにおいて、横軸がｃｏｄｅを示し、縦軸がＩＮＬ[ａ．ｕ]を示す。また、図１９Ａの曲線Ｌ４１がバイアス電圧ＶＢ＝ＶＢ（１）のＩＮＬ特性を示し、図１９Ｂの曲線Ｌ４２がバイアス電圧ＶＢ＝Ｖｂ（Ｎ）のＩＮＬ特性を示し、図１９Ｃの曲線Ｌ４３がバイアス電圧ＶＢ＝ＶＢ（ｎ）のＩＮＬ特性を示す。

　図１８に示すように、まず、ユーザは、バイアス回路４０６ｂを調整して、バイアス電圧ＶＢ（１）～ＶＢ（Ｎ）の値を設定し（ステップＳ１０１）、ｎ＝１に設定する（ステップＳ１０２）。ここで、Ｎがバイアス電圧ＶＢを分割する際の最大値を示す。

　続いて、バイアス回路４０６ｂは、補正用トランジスタ４０４ａにバイアス電圧ＶＢ（ｎ）を印加する（ステップＳ１０３）。

　その後、ユーザは、第１のＡ／Ｄ変換部２８０ａにテスト信号を入力し、Ａ／Ｄ変換を実行させ（ステップＳ１０４）、第１のＡ／Ｄ変換部２８０ａから出力された出力コードＤＯＵＴ（ｎ）を測定し、ＩＮＬ（ｎ）を算出する（ステップＳ１０５）。この場合、バイアス電圧ＶＢ（１）のＩＮＬ特性は、図１９Ａの曲線Ｌ４１に示すような上側に凸状をなす。

　続いて、ユーザは、算出したＩＮＬ（ｎ）より、ＩＮＬの最大値ＩＮＬ_ＭＡＸ（ｎ）、最小値ＩＮＬ_ＭＩＮ（ｎ）を算出する（ステップＳ１０６）。

　その後、ユーザは、ｎがＮであるか否かを判断する（ステップＳ１０７）。ｎがＮである場合（ステップＳ１０７：Ｙｅｓ）、後述するステップＳ１０９へ移行する。

　これに対して、ｎがＮでない場合（ステップＳ１０７：Ｎｏ）、ユーザは、ｎをインクリメント（ｎ＝ｎ＋１）し（ステップＳ１０８）、ステップＳ１０３へ戻り、ｎ＝Ｎになるまで、上述したステップＳ１０３～ステップＳ１０７を繰り返す。この場合、バイアス電圧ＶＢ（Ｎ）のＩＮＬ特性は、図１９Ｂの曲線Ｌ４２に示すような下側に凸状をなす。

　ステップＳ１０９において、ユーザは、最大値ＩＮＬ_ＭＡＸ（ｎ）と最小値ＩＮＬ_ＭＩＮ（ｎ）の絶対値の差分が小さく、最大値ＩＮＬ_ＭＡＸ（ｎ）と最小値ＩＮＬ_ＭＩＮ（ｎ）の絶対値の平均値が小さいｎを選択する。

　その後、ユーザは、バイアス電圧ＶＢ（ｎ）を補正用トランジスタ４０４ａのバイアス電圧に設定する（ステップＳ１１０）。具体的には、ユーザは、バイアス回路４０６ｂが補正用トランジスタ４０４ａに印加するバイアス電圧がＶＢ（ｎ）となるように調整する。この場合、図１９Ｃに示すように、バイアス電圧ＶＢ（ｎ）のＩＮＬ特性は、図１９Ｃの曲線Ｌ４３に示すような略直線状をなす。ステップＳ１１０の後、ユーザは、本処理を終了する。

　以上説明した本発明の実施の形態３によれば、比較回路４０３の入力端子に接続される容量を略フラットにすることができるので、Ａ／Ｄ変換装置２７が出力する出力信号の線形性が劣化することを防止することができる。

（その他の実施の形態）
　本発明の実施の形態では、伝送ケーブルを介して撮像装置が生成した撮像信号をプロセッサへ伝送していたが、例えば有線である必要はなく、無線であってもよい。この場合、所定の無線通信規格（例えばＷｉ－Ｆｉ（登録商標）やＢｌｕｅｔｏｏｔｈ（登録商標））に従って、撮像信号をプロセッサへ伝送するようにすればよい。もちろん、他の無線通信規格に従って無線通信を行ってもよい。さらに、撮像信号以外にも、内視鏡の各種情報を更新するための更新情報を伝送してもよい。

　また、本発明の実施の形態では、撮像素子を１チップで構成していたが、複数の画素を配置してなる画素チップと、読み出し部からＡ／Ｄ変換装置までの各種回路を配置してなる回路チップと、を分割し、画素チップ上に回路チップを積層する２チップとしてもよい。

　また、本発明の実施の形態では、伝送ケーブルを介してＡ／Ｄ変換装置からデジタルの撮像信号をコネクタ部へ伝送していたが、例えばデジタルの撮像信号を光信号に変換する光カプラ等を設け、デジタルの撮像信号を光信号によってコネクタ部へ伝送してもよい。

　また、本明細書において、前述の各動作フローチャートの説明において、便宜上「まず」、「次に」、「続いて」、「その後」等を用いて動作を説明しているが、この順で動作を実施することが必須であることを意味するものではない。

　また、本発明の実施の形態では、プロセッサと光源装置とが一体的に形成されていたが、これに限定されることなく、例えばプロセッサと光源装置とが別体であってもよい。

　また、本発明の実施の形態では、同時方式の内視鏡を例に説明したが、面順次方式の内視鏡であっても適用することができる。

　また、本発明の実施の形態では、軟性内視鏡（上下内視鏡スコープ）以外にも、硬性内視鏡、副鼻腔内視鏡および電気メスや検査プローブ等の内視鏡システムであっても適用することができる。

　また、本発明の実施の形態では、逐次比較型Ａ／Ｄ変換装置が撮像装置として、被検体に挿入される挿入部の先端部に設けられた内視鏡の撮像装置を例に説明したが、これに限定されることなく、レンズ装置を着脱自在な撮像装置、携帯電話に内蔵された撮像装置、表示モニタレスの撮像装置、ネットワークを介して操作される監視カメラ、デジタルカムコーダおよび顕微鏡に用いられる撮像装置等に適用することができる。

　また、本発明は、上述した実施の形態および変形例そのままに限定されるものではなく、実施段階では、発明の要旨を逸脱しない範囲内で構成要素を変形して具体化することができる。また、上述した実施の形態に開示されている複数の構成要素を適宜組み合わせることによって、種々の発明を形成することができる。例えば、上述した実施の形態および変形例に記載した全構成要素からいくつかの構成要素を削除してもよい。さらに、各実施の形態および変形例で説明した構成要素を適宜組み合わせてもよい。

　また、明細書または図面において、少なくとも一度、より広義または同義な異なる用語とともに記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。このように、発明の主旨を逸脱しない範囲内において種々の変形や応用が可能である。

　１　内視鏡システム
　２　内視鏡
　３　伝送ケーブル
　４　操作部
　５　コネクタ部
　６　プロセッサ
　７　表示装置
　８　光源装置
　２０　撮像装置
　２１，２１ａ　撮像素子
　２３　受光部
　２４　読み出し部
　２５，２５ａ　バッファ部
　２６，２６ａ～２６ｃ　基準信号生成部
　２７　Ａ／Ｄ変換装置
　２８　タイミング生成部
　２９　ヒステリシス部
　５１　パルス生成部
　５２　信号処理部
　５３　電源電圧生成部
　６１　電源部
　６２　クロック生成部
　６３　プロセッサ制御部
　６４　画像処理部
　１００　挿入部
　１０１　先端部
　２３０　画素
　２３１　光電変換素子
　２３３　電荷変換部
　２３４　転送トランジスタ
　２３６　画素リセット部
　２３７　画素ソースフォロワトランジスタ
　２３９　垂直転送線
　２４１　垂直走査部
　２４２　定電流源
　２４３　ノイズ除去部
　２４４　列ソースフォロワバッファ
　２４５　水平走査部
　２４６　基準電圧生成部
　２５２　転送容量
　２５３　クランプスイッチ
　２５４　列ソースフォロワトランジスタ
　２５５　列選択スイッチ
　２５６　定電流源
　２５７　水平転送線
　２６０，２６０ａ　第１のグローバル側回路
　２６１　スイッチ
　２６２　第１のトランジスタ
　２６３　第２のトランジスタ
　２６４　第３のトランジスタ
　２６５　定電流源
　２６６　第４のトランジスタ
　２６７　定電流源
　２６８　第５のトランジスタ
　２６９　定電流源
　２７０，２７０ａ　第２のグローバル側回路
　２８０，２８０ａ　第１のＡ／Ｄ変換部
　２９０　第２のＡ／Ｄ変換部
　３０４　画素相当回路
　３０５　ノイズ除去相当回路
　３０６　列相当回路
　３０７，３０７ａ　バッファ相当回路
　４０１　サンプリング回路
　４０２　容量性ＤＡＣ回路
　４０３　比較回路
　４０４，４０６　補正回路
　４０４ａ　補正用トランジスタ
　４０４ｂ，４０６ｂ　バイアス回路
　４０５　制御回路

Claims

　差動入力信号として入力された一対のアナログ信号をサンプリングするサンプリング回路と、
　前記サンプリング回路によりサンプリングされた一対のアナログ信号を保持するバイナリ容量を有し、前記バイナリ容量を介して前記一対のアナログ信号に参照信号の信号レベルを反映させることにより一対の電圧信号を発生させる容量回路と、
　前記一対の電圧信号が入力される入力トランジスタを有し、前記一対の電圧信号をなす一方の信号と他方の信号とを比較する比較回路と、
　前記比較回路の前段側に設けられ、前記入力トランジスタにおける寄生容量を相殺した前記一対の電圧信号を前記比較回路へ出力する補正回路と、
　前記比較回路による比較の結果に基づき、前記バイナリ容量に対応するデジタル信号の各ビットの値を２分探索法により逐次的に判定し、前記デジタル信号の各ビットの値を前記参照信号に反映させる制御回路と、
　を備えることを特徴とする逐次比較型Ａ／Ｄ変換装置。
　前記補正回路は、
　前記寄生容量を相殺する補正用トランジスタと、
　前記補正用トランジスタに所定のバイアス電圧を印加するバイアス回路と、
　を有することを特徴とする請求項１に記載の逐次比較型Ａ／Ｄ変換装置。
　前記バイアス回路は、前記バイアス電圧が調整可能であることを特徴とする請求項２に記載の逐次比較型Ａ／Ｄ変換装置。
　前記補正用トランジスタの容量の電圧依存性は、前記寄生容量の電圧依存と逆特性を有することを特徴とする請求項３に記載の逐次比較型Ａ／Ｄ変換装置。
　請求項１に記載の逐次比較型Ａ／Ｄ変換装置と、
　二次元マトリクス状に配置されてなり、外部から入力される光を受光して光電変換を行って撮像信号を出力する複数の画素を有する撮像素子と、
　を備え、
　前記撮像素子は、
　前記複数の画素の配置における列毎に設けられ、前記撮像信号に含まれるノイズ成分を除去するノイズ除去部と、
　前記複数の画素の配置における列毎に設けられ、前記ノイズ除去部が前記ノイズ成分を除去した前記撮像信号を増幅して出力する複数の列ソースフォロワバッファと、
　前記複数の列ソースフォロワバッファを順次選択して前記撮像信号を出力させる水平走査部と、
　前記水平走査部によって順次選択された前記列ソースフォロワバッファと接続することによってボルテージフォロワ回路を形成し、前記列ソースフォロワバッファから出力された前記撮像信号の電圧に対してインピーダンス変換を行って前記逐次比較型Ａ／Ｄ変換装置へ出力するバッファ部と、
　を備えることを特徴とする撮像装置。
　前記撮像素子は、
　前記画素で生成された前記信号と同相の揺らぎ成分を有する基準信号を生成して前記逐次比較型Ａ／Ｄ変換装置へ出力する基準信号生成部をさらに備え、
　前記逐次比較型Ａ／Ｄ変換装置は、前記撮像信号および前記基準信号を前記差動入力信号として入力することを特徴とする請求項５に記載の撮像装置。
　前記基準信号生成部は、前記画素と等価な構造の素子または回路を有することを特徴とする請求項６に記載の撮像装置。
　請求項５に記載の撮像装置と、
　被検体に挿入可能であり、先端部に前記撮像装置を配置してなる挿入部と、
　を備えることを特徴とする内視鏡。
　差動入力信号として入力された一対のアナログ信号をサンプリングするサンプリング回路と、前記サンプリング回路によりサンプリングされた一対のアナログ信号を保持するバイナリ容量を有し、前記バイナリ容量を介して前記一対のアナログ信号に参照信号の信号レベルを反映させることにより一対の電圧信号を発生させる容量回路と、前記一対の電圧信号が入力される入力トランジスタを有し、前記一対の電圧信号をなす一方の信号と他方の信号とを比較する比較回路と、前記比較回路の前段側に設けられ、前記入力トランジスタにおける寄生容量を相殺する補正用トランジスタと、前記補正用トランジスタに所定のバイアス電圧を印加するバイアス回路と、を有し、前記一対の電圧信号を前記比較回路へ出力する補正回路と、前記比較回路による比較の結果に基づき、前記バイナリ容量に対応するデジタル信号の各ビットの値を２分探索法により逐次的に判定し、前記デジタル信号の各ビットの値を前記参照信号に反映させる制御回路と、を備えることを特徴とする逐次比較型Ａ／Ｄ変換装置に実行する設定方法であって、
　前記バイアス回路が印加する前記バイアス電圧の値を設定する第１の設定ステップと、
　前記補正用トランジスタに前記第１の設定ステップで設定した値の前記バイアス電圧を順次印加する印加ステップと、
　前記逐次比較型Ａ／Ｄ変換装置にテスト信号を順次入力してＡ／Ｄ変換を実行させるＡ／Ｄ変換ステップと、
　前記Ａ／Ｄ変換ステップで変換された出力コードを順次測定した測定結果に基づいて、前記出力コード毎の積分非直線誤差を算出する第１の算出ステップと、
　前記積分非直線誤差に基づいて、前記積分非直線誤差の最大値および最小値の各々を、前記出力コード毎に算出する第２の算出ステップと、
　前記第２の算出ステップにおいて算出された複数の前記最大値と前記最小値の絶対値の差分が小さく、かつ、前記最大値と前記最小値の絶対値の平均値が小さい前記バイアス電圧の値を前記バイアス回路が印加する前記バイアス電圧の値に設定する第２の設定ステップと、
　を含むことを特徴とする設定方法。